JPH06303209A - 多重化回路 - Google Patents
多重化回路Info
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- JPH06303209A JPH06303209A JP5086619A JP8661993A JPH06303209A JP H06303209 A JPH06303209 A JP H06303209A JP 5086619 A JP5086619 A JP 5086619A JP 8661993 A JP8661993 A JP 8661993A JP H06303209 A JPH06303209 A JP H06303209A
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Abstract
(57)【要約】
【目的】光通信における端局多重化装置の主要構成回路
である８／１多重器のクロックの位相同期をＰＬＬを用
いない簡易な回路で行う。 【構成】低速クロックＣＬを８逓倍して高速クロックＣ
Ｈを発生する逓倍器４と、リセットパルスＲによりリセ
ットされクロックＣＨを順次２分周し各々クロックＣ
Ｘ，ＣＹ，ＣＺを生成する縦続接続されたカウンタ１９
〜２１と、クロックＣＬの立上がり以後のクロックＣＨ
の立上がりに同期してリセットパルスＲを発生するリセ
ット回路２２とを備える。
である８／１多重器のクロックの位相同期をＰＬＬを用
いない簡易な回路で行う。 【構成】低速クロックＣＬを８逓倍して高速クロックＣ
Ｈを発生する逓倍器４と、リセットパルスＲによりリセ
ットされクロックＣＨを順次２分周し各々クロックＣ
Ｘ，ＣＹ，ＣＺを生成する縦続接続されたカウンタ１９
〜２１と、クロックＣＬの立上がり以後のクロックＣＨ
の立上がりに同期してリセットパルスＲを発生するリセ
ット回路２２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は多重化回路に関し、特に
光通信端局の多重化回路に関する。
光通信端局の多重化回路に関する。
【０００２】
【従来の技術】光ファイバを伝送媒体とする光ファイバ
伝送方式（以下光通信）は、その広帯域性に基く本質的
な高速性および大容量性と、光ファイバや光素子技術の
進歩により、近年、益々発展しつつある。光通信は、大
容量のデータを扱うので、比較的低速のデータを複数、
例えば８チャネル分多重化して１多重化チャネルとして
データを伝送することが一般的である。したがって、光
通信端局における端局装置は、上記複数（Ｎ）チャネル
のデータを多重化して１多重化チャネルのデータを生成
するＮ／１多重化器を基本的な構成要素としている。こ
のＮ／１多重化器は、基本的には並直列変換回路であ
り、Ｎチャネルの低速データに対する１多重化チャネル
の高速データはビットレートでＮ倍であり、同様に、上
記低速データ対応の低速クロックに対する上記高速デー
タ対応の高速クロックの周波数もＮ倍となる関係があ
る。
伝送方式（以下光通信）は、その広帯域性に基く本質的
な高速性および大容量性と、光ファイバや光素子技術の
進歩により、近年、益々発展しつつある。光通信は、大
容量のデータを扱うので、比較的低速のデータを複数、
例えば８チャネル分多重化して１多重化チャネルとして
データを伝送することが一般的である。したがって、光
通信端局における端局装置は、上記複数（Ｎ）チャネル
のデータを多重化して１多重化チャネルのデータを生成
するＮ／１多重化器を基本的な構成要素としている。こ
のＮ／１多重化器は、基本的には並直列変換回路であ
り、Ｎチャネルの低速データに対する１多重化チャネル
の高速データはビットレートでＮ倍であり、同様に、上
記低速データ対応の低速クロックに対する上記高速デー
タ対応の高速クロックの周波数もＮ倍となる関係があ
る。
【０００３】外部から入力するこれらＮチャネルの低速
データは上記多重化器内部における多重化処理用の高速
／低速クロックに対して非同期である。両者間の同期の
ため、従来は、例えば、１９９２年に米国で発行された
「アイ・イー・イー・イー１９９２年カスタム集積回路
コンファレンス（ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧ
ＲＡＴＥＤＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）
第２９．４．１〜２９．４．４頁所載の論文「１０Ｇｂ
／Ｓ シリコン・バイポーラ・８：１・マルチプレクサ
・アンド・１：８・デマルチプレクサ（１０Ｇｂ／Ｓ
ＳｉｌｉｃｏｎＢｉｐｏｌａｒ Ｍｕｌｔｉｐｌｅｘｅ
ｒ ａｎｄ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）」に記載さ
れているように、上記高速クロックを分周した多重化処
理用低速クロックの位相を可変位相シフタにより調整し
てデータの位相同期用の低速クロックである位相同期ク
ロックを生成し、この位相同期クロックを用いて上記低
速データの位相同期を行なっていた。
データは上記多重化器内部における多重化処理用の高速
／低速クロックに対して非同期である。両者間の同期の
ため、従来は、例えば、１９９２年に米国で発行された
「アイ・イー・イー・イー１９９２年カスタム集積回路
コンファレンス（ＩＥＥＥ ＣＵＳＴＯＭ ＩＮＴＥＧ
ＲＡＴＥＤＣＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）
第２９．４．１〜２９．４．４頁所載の論文「１０Ｇｂ
／Ｓ シリコン・バイポーラ・８：１・マルチプレクサ
・アンド・１：８・デマルチプレクサ（１０Ｇｂ／Ｓ
ＳｉｌｉｃｏｎＢｉｐｏｌａｒ Ｍｕｌｔｉｐｌｅｘｅ
ｒ ａｎｄ Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）」に記載さ
れているように、上記高速クロックを分周した多重化処
理用低速クロックの位相を可変位相シフタにより調整し
てデータの位相同期用の低速クロックである位相同期ク
ロックを生成し、この位相同期クロックを用いて上記低
速データの位相同期を行なっていた。
【０００４】従来のこの種の多重化回路は、図５に示す
ように、８チャネルの低速データＤ１〜Ｄ８を多重化し
１チャネルの多重化データＤＯを生成する８：１の多重
化器６と、端局装置の下位の通信装置から供給される通
信データを光伝送用の８チャネルの低速データＤ１〜Ｄ
８に変換する低速データ変換回路３と、低速データ変換
回路３から供給される低速クロックＣＬの位相を基準と
して多重化器６から供給される位相シフト８分周クロッ
クＣＯの位相同期をとり高速クロックＣＨを出力する位
相ロックループ（ＰＬＬ）７と、高速クロックＣＨの位
相を調整し位相シフト高速クロックＣＶを出力する位相
シフタ５とを備える。
ように、８チャネルの低速データＤ１〜Ｄ８を多重化し
１チャネルの多重化データＤＯを生成する８：１の多重
化器６と、端局装置の下位の通信装置から供給される通
信データを光伝送用の８チャネルの低速データＤ１〜Ｄ
８に変換する低速データ変換回路３と、低速データ変換
回路３から供給される低速クロックＣＬの位相を基準と
して多重化器６から供給される位相シフト８分周クロッ
クＣＯの位相同期をとり高速クロックＣＨを出力する位
相ロックループ（ＰＬＬ）７と、高速クロックＣＨの位
相を調整し位相シフト高速クロックＣＶを出力する位相
シフタ５とを備える。
【０００５】多重化器６は低速データＤ１〜Ｄ８をそれ
ぞれラッチするフリップフロップＦ１１〜Ｆ１８と、そ
れぞれ４チャネル分のフリップフロップＦ１１，Ｆ１
５，Ｆ１３，Ｆ１７およびＦ１２，Ｆ１６，Ｆ１４，Ｆ
１８の各々の出力データｆ１１，ｆ１５，ｆ１３，ｆ１
７およびｆ１２，ｆ１６，ｆ１４，ｆ１８を多重化した
４チャネルの多重化データＤＱ１，ＤＱ２をそれぞれ出
力する多重回路１１，１２と、２つの多重化データＤＱ
１，ＤＱ２をさらに多重化し８チャネルの多重化データ
ＤＰを出力する多重回路１３と、多重化データＤＰをラ
ッチし位相シフト高速クロックＣＶによりリタイミング
するフリップフロップ１４と、フリップフロップ１４の
出力の供給を受け多重化データＤＯを出力するバッファ
１５と、高速クロックＣＨの供給に応答して２分周クロ
ックＣＸを，２分周クロックＣＸを２分周し４分周クロ
ックＣＹを，４分周クロックＣＹをさらに２分周し８分
周クロックＣＺをそれぞれ出力するカウンタ１６，１
７，１８と、８分周クロックＣＺの供給を受け１８０°
位相シフト（反転）する位相シフタ２４と、位相シフタ
２４の出力の供給を受け反転８分周クロックＣＯを出力
するバッファ２５とを備える。
ぞれラッチするフリップフロップＦ１１〜Ｆ１８と、そ
れぞれ４チャネル分のフリップフロップＦ１１，Ｆ１
５，Ｆ１３，Ｆ１７およびＦ１２，Ｆ１６，Ｆ１４，Ｆ
１８の各々の出力データｆ１１，ｆ１５，ｆ１３，ｆ１
７およびｆ１２，ｆ１６，ｆ１４，ｆ１８を多重化した
４チャネルの多重化データＤＱ１，ＤＱ２をそれぞれ出
力する多重回路１１，１２と、２つの多重化データＤＱ
１，ＤＱ２をさらに多重化し８チャネルの多重化データ
ＤＰを出力する多重回路１３と、多重化データＤＰをラ
ッチし位相シフト高速クロックＣＶによりリタイミング
するフリップフロップ１４と、フリップフロップ１４の
出力の供給を受け多重化データＤＯを出力するバッファ
１５と、高速クロックＣＨの供給に応答して２分周クロ
ックＣＸを，２分周クロックＣＸを２分周し４分周クロ
ックＣＹを，４分周クロックＣＹをさらに２分周し８分
周クロックＣＺをそれぞれ出力するカウンタ１６，１
７，１８と、８分周クロックＣＺの供給を受け１８０°
位相シフト（反転）する位相シフタ２４と、位相シフタ
２４の出力の供給を受け反転８分周クロックＣＯを出力
するバッファ２５とを備える。
【０００６】低速データ変換回路３は上記通信データを
低速データＤ１〜Ｄ８に変換するデータ変換部３１と、
低速クロックＣＬを発生するクロック源３２とを備え
る。
低速データＤ１〜Ｄ８に変換するデータ変換部３１と、
低速クロックＣＬを発生するクロック源３２とを備え
る。
【０００７】同一の多重回路１１，１２のうちの多重回
路１１の構成を示す図６を参照すると、多重回路１１は
クロックＣＺを用いて各々２チャネル分の入力データを
並直列変換し１チャネルに多重化する２つの２：１の多
重回路１１１，１１２と、クロックＣＹを用いて多重回
路１１１，１１２の出力をさらに１チャネルに多重化し
多重化データＤＱ１を出力する２：１の多重回路１１３
とを備える。多重回路１１１は信号ｆ１１，ｆ１５の供
給を受けデータｋ１５を出力し、多重回路１１２はデー
タｆ１３，ｆ１７の供給を受けデータｋ３７を出力す
る。同様に、多重回路１２の多重回路１２１はデータｆ
１２，ｆ１６の供給に応じてｋ２６を、多重回路１１２
はデータｆ１４，ｆ１８の供給に応じてｋ４８をそれぞ
れ出力する。
路１１の構成を示す図６を参照すると、多重回路１１は
クロックＣＺを用いて各々２チャネル分の入力データを
並直列変換し１チャネルに多重化する２つの２：１の多
重回路１１１，１１２と、クロックＣＹを用いて多重回
路１１１，１１２の出力をさらに１チャネルに多重化し
多重化データＤＱ１を出力する２：１の多重回路１１３
とを備える。多重回路１１１は信号ｆ１１，ｆ１５の供
給を受けデータｋ１５を出力し、多重回路１１２はデー
タｆ１３，ｆ１７の供給を受けデータｋ３７を出力す
る。同様に、多重回路１２の多重回路１２１はデータｆ
１２，ｆ１６の供給に応じてｋ２６を、多重回路１１２
はデータｆ１４，ｆ１８の供給に応じてｋ４８をそれぞ
れ出力する。
【０００８】ＰＬＬ７の構成を示す図７を参照すると、
このＰＬＬ７は低速クロックＣＬと反転８分周クロック
ＣＯとの位相比較をし誤差信号を出力する位相比較器７
１と、この誤差信号の供給を受け平滑化して直流の誤差
電圧に変換する低域フィルタ７２と、上記誤差電圧によ
り出力である高速クロックＣＨの周波数を制御される電
圧制御発振器（ＶＣＯ）７３とを備える。
このＰＬＬ７は低速クロックＣＬと反転８分周クロック
ＣＯとの位相比較をし誤差信号を出力する位相比較器７
１と、この誤差信号の供給を受け平滑化して直流の誤差
電圧に変換する低域フィルタ７２と、上記誤差電圧によ
り出力である高速クロックＣＨの周波数を制御される電
圧制御発振器（ＶＣＯ）７３とを備える。
【０００９】次に、従来の多重化回路の動作について説
明する。低速データ変換回路３は、端局装置の下位の通
信装置から供給される通信データをクロックＣＬに同期
した低速データＤ１〜Ｄ８に変換し、多重器６に供給す
る。一方、ＰＬＬ７は位相比較器７１でクロックＣＬを
基準として反転８分周クロックＣＯの位相比較をしその
比較結果の誤差信号を低域フィルタ７２で平滑化した誤
差電圧によりＶＣＯ７３を制御し、低速クロックＣＬと
同期した８倍の周波数の高速クロックＣＨを出力する。
クロックＣＯはクロックＣＨを８分周したものであるか
ら、クロックＣＬとクロックＣＯとは位相同期がとれた
状態で安定化する。なお、この同期用としてクロックＣ
Ｚを１８０°位相シフトした反転８分周クロックＣＯを
用いる理由は、各フリップフロップ１１〜１８に入力す
る低速データＤ１〜Ｄ１１とラッチ用のクロックＣＺと
の位相関係を最適化するためである。
明する。低速データ変換回路３は、端局装置の下位の通
信装置から供給される通信データをクロックＣＬに同期
した低速データＤ１〜Ｄ８に変換し、多重器６に供給す
る。一方、ＰＬＬ７は位相比較器７１でクロックＣＬを
基準として反転８分周クロックＣＯの位相比較をしその
比較結果の誤差信号を低域フィルタ７２で平滑化した誤
差電圧によりＶＣＯ７３を制御し、低速クロックＣＬと
同期した８倍の周波数の高速クロックＣＨを出力する。
クロックＣＯはクロックＣＨを８分周したものであるか
ら、クロックＣＬとクロックＣＯとは位相同期がとれた
状態で安定化する。なお、この同期用としてクロックＣ
Ｚを１８０°位相シフトした反転８分周クロックＣＯを
用いる理由は、各フリップフロップ１１〜１８に入力す
る低速データＤ１〜Ｄ１１とラッチ用のクロックＣＺと
の位相関係を最適化するためである。
【００１０】クロックＣＬ，ＣＯの同期状態におけるタ
イムチャートを示す図８を参照すると、低速データＤ１
〜Ｄ８のクロス点と低速クロックＣＬの立上がりとが同
一となる位相（同相）で出力され、同時に、クロックＣ
Ｏが同相の同一周波数で、クロックＣＨ，ＣＸ，ＣＹは
それぞれ同相の８倍，４倍，２倍の周波数で、クロック
ＣＺは逆相の同一周波数でそれぞれ出力される。
イムチャートを示す図８を参照すると、低速データＤ１
〜Ｄ８のクロス点と低速クロックＣＬの立上がりとが同
一となる位相（同相）で出力され、同時に、クロックＣ
Ｏが同相の同一周波数で、クロックＣＨ，ＣＸ，ＣＹは
それぞれ同相の８倍，４倍，２倍の周波数で、クロック
ＣＺは逆相の同一周波数でそれぞれ出力される。
【００１１】多重器６の並直列変換動作のタイムチャー
トを示す図９を参照すると、低速データＤ１，Ｄ５はフ
リップフロップＦ１１，Ｆ１５にて８分周クロックＣＺ
によりそれぞれラッチされデータｆ１１，ｆ１５として
保持される。多重回路１１１はデータｆ１１，ｆ１５の
供給を受けクロックＣＺの″Ｈ″レベルの間データｆ１
１を、″Ｌ″レベルの間データｆ１５をそれぞれ出力す
るデータｋ１５を生ずる。同様に多重回路１１２はデー
タｆ１３，ｆ１７の供給を受けクロックＣＺの″Ｈ″レ
ベルの間データｆ１３を、″Ｌ″レベルの間データｆ１
７をそれぞれ出力するデータｋ３７を生ずする。次に、
多重回路１１２はこれらデータｋ１５，ｋ３７の供給を
受け、クロックＣＹにより同様の並直列変換を行ないデ
ータＤＱ１を出力する。多重回路１２の多重回路１２
１，１２２，１２３においてもデータｆ１２，ｆ１６，
ｆ１４，ｆ１８について同様な並直列変換を行ない、デ
ータＤＱ２を出力する。多重回路１３はこれらデータＤ
Ｑ１，ＤＱ２の供給に応じてクロックＣＸにより同様の
並直列変換を行い、データＤＰを出力する。このデータ
ＤＰは、低速データＤ１〜Ｄ８を８：１の並直列変換し
た高速データである。フリップフロップ１４はこのデー
タＤＰをラッチし、クロックＣＨを位相シフタ５により
位相調整して生成したクロックＣＶによりタイミング調
整を行い、バッファ１５を経由してデータＤＯとして出
力する。
トを示す図９を参照すると、低速データＤ１，Ｄ５はフ
リップフロップＦ１１，Ｆ１５にて８分周クロックＣＺ
によりそれぞれラッチされデータｆ１１，ｆ１５として
保持される。多重回路１１１はデータｆ１１，ｆ１５の
供給を受けクロックＣＺの″Ｈ″レベルの間データｆ１
１を、″Ｌ″レベルの間データｆ１５をそれぞれ出力す
るデータｋ１５を生ずる。同様に多重回路１１２はデー
タｆ１３，ｆ１７の供給を受けクロックＣＺの″Ｈ″レ
ベルの間データｆ１３を、″Ｌ″レベルの間データｆ１
７をそれぞれ出力するデータｋ３７を生ずする。次に、
多重回路１１２はこれらデータｋ１５，ｋ３７の供給を
受け、クロックＣＹにより同様の並直列変換を行ないデ
ータＤＱ１を出力する。多重回路１２の多重回路１２
１，１２２，１２３においてもデータｆ１２，ｆ１６，
ｆ１４，ｆ１８について同様な並直列変換を行ない、デ
ータＤＱ２を出力する。多重回路１３はこれらデータＤ
Ｑ１，ＤＱ２の供給に応じてクロックＣＸにより同様の
並直列変換を行い、データＤＰを出力する。このデータ
ＤＰは、低速データＤ１〜Ｄ８を８：１の並直列変換し
た高速データである。フリップフロップ１４はこのデー
タＤＰをラッチし、クロックＣＨを位相シフタ５により
位相調整して生成したクロックＣＶによりタイミング調
整を行い、バッファ１５を経由してデータＤＯとして出
力する。
【００１２】
【発明が解決しようとする課題】上述した従来の多重化
回路は、低速データ同期用の低速クロックと高速クロッ
クを８分周した８分周クロックとの同期をＰＬＬを用い
て行っているが、ＰＬＬの主要構成要素であるＶＣＯが
高価であり、また、高周波帯ではモノリシック化が困難
であるという欠点があった。さらに、上記８分周クロッ
クの位相調整が必要であるという欠点があった。
回路は、低速データ同期用の低速クロックと高速クロッ
クを８分周した８分周クロックとの同期をＰＬＬを用い
て行っているが、ＰＬＬの主要構成要素であるＶＣＯが
高価であり、また、高周波帯ではモノリシック化が困難
であるという欠点があった。さらに、上記８分周クロッ
クの位相調整が必要であるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の多重化回路は、
予め定めた周期の第１のクロックを発生するクロック源
と、 前記第１のクロックに同期して前記低速データを
供給する低速データ変換回路と、前記第１のクロックに
同期して各々の前記低速データをラッチする８個のデー
タラッチ手段と、前記第１のクロックと同一周期の第２
のクロックおよび前記第１のクロックの１／２の周期の
第３のクロックを用いて各々予め定めた４個の前記デー
タラッチ手段の出力データを並直列変換し４：１の多重
化を行なう第１および第２の４：１多重化回路と、前記
第３のクロックの１／２の周期の第４のクロックに同期
して前記第１および第２の４：１多重化回路の出力デー
タを並直列変換して２：１の多重化を行なう２：１多重
化回路とを備え、並列に供給される８チャネルの低速デ
ータを１チャネルの直列の高速データに並直列変換して
８：１の多重化を行なう多重化回路において、前記第１
のクロックを８逓倍して第５のクロックを発生する逓倍
手段と、リセットパルスによりリセットされ前記第５の
クロックを順次２分周し各々前記第４および第３および
第２のクロックを生成する縦続接続された第１および第
２および第３の分周回路と、前記第１のクロックの立上
がり以後の前記第５のクロックの立上がりに同期して予
め定めたパルス幅の前記リセットパルスを発生するリセ
ット手段とを備えて構成されている。
予め定めた周期の第１のクロックを発生するクロック源
と、 前記第１のクロックに同期して前記低速データを
供給する低速データ変換回路と、前記第１のクロックに
同期して各々の前記低速データをラッチする８個のデー
タラッチ手段と、前記第１のクロックと同一周期の第２
のクロックおよび前記第１のクロックの１／２の周期の
第３のクロックを用いて各々予め定めた４個の前記デー
タラッチ手段の出力データを並直列変換し４：１の多重
化を行なう第１および第２の４：１多重化回路と、前記
第３のクロックの１／２の周期の第４のクロックに同期
して前記第１および第２の４：１多重化回路の出力デー
タを並直列変換して２：１の多重化を行なう２：１多重
化回路とを備え、並列に供給される８チャネルの低速デ
ータを１チャネルの直列の高速データに並直列変換して
８：１の多重化を行なう多重化回路において、前記第１
のクロックを８逓倍して第５のクロックを発生する逓倍
手段と、リセットパルスによりリセットされ前記第５の
クロックを順次２分周し各々前記第４および第３および
第２のクロックを生成する縦続接続された第１および第
２および第３の分周回路と、前記第１のクロックの立上
がり以後の前記第５のクロックの立上がりに同期して予
め定めたパルス幅の前記リセットパルスを発生するリセ
ット手段とを備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の多重化回路の一実施例を示
すブロック図である。
すブロック図である。
【００１６】本実施例の多重化回路は、図１に示すよう
に、従来の多重器６に代り同様に８チャネルの低速デー
タＤ１〜Ｄ８を多重化し１チャネルの多重化データＤＯ
を生成する８：１の多重器１と、従来と同様の低速デー
タ変換回路３と、位相シフタ５とに加えて、低速クロッ
クＣＬを８逓倍し高速クロックＣＨを発生する逓倍器４
とを備える。
に、従来の多重器６に代り同様に８チャネルの低速デー
タＤ１〜Ｄ８を多重化し１チャネルの多重化データＤＯ
を生成する８：１の多重器１と、従来と同様の低速デー
タ変換回路３と、位相シフタ５とに加えて、低速クロッ
クＣＬを８逓倍し高速クロックＣＨを発生する逓倍器４
とを備える。
【００１７】逓倍器４は図２に示す２逓倍器を３段縦続
接続して８逓倍器を構成する。図２を参照すると、上記
２逓倍器は供給されたクロックＣＬの高周波成分を除去
する低域フィルタ４１と、低域フィルタ４１の出力を全
波整流する全波整流回路４２と、全波整流回路４２の出
力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ供給
されるコンパレータ４３とを備える。
接続して８逓倍器を構成する。図２を参照すると、上記
２逓倍器は供給されたクロックＣＬの高周波成分を除去
する低域フィルタ４１と、低域フィルタ４１の出力を全
波整流する全波整流回路４２と、全波整流回路４２の出
力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ供給
されるコンパレータ４３とを備える。
【００１８】多重器１は、従来の多重器６と同様のフリ
ップフロップＦ１１〜Ｆ１８と、多重回路１１，１２，
１３と、フリップフロップ１４と、バッファ１５とに加
えて、フリップフロップＦ１５，Ｆ１７，Ｆ１６，Ｆ１
８の各々のデータをクロックＣＬで再度ラッチしデータ
ｆ１５，ｆ１７，ｆ１６，ｆ１８を出力するフリップフ
ロップＦ２５，Ｆ２７，Ｆ２６，Ｆ２８と、従来のカウ
ンタ１６〜１８の代りにリセット信号Ｒによりリセット
され高速クロックＣＨの供給に応答して２分周クロック
ＣＸを，クロックＣＸを２分周し４分周クロックＣＹ
を，クロックＣＹをさらに２分周し８分周クロックＣＺ
をそれぞれ出力するカウンタ１９，２０，２１と、クロ
ックＣＬ，ＣＨの供給に応答してリセットパルスＲをカ
ウンタ１９，２０，２１に供給するリセット回路２２
と、クロックＣＨを反転しクロックＩＣＨを，クロック
ＣＺを反転しクロックＩＣＺを，クロックＣＬを反転し
クロックＩＣＬをそれぞれ出力するインバータＩ１１，
Ｉ１２，Ｉ１３とを備える。
ップフロップＦ１１〜Ｆ１８と、多重回路１１，１２，
１３と、フリップフロップ１４と、バッファ１５とに加
えて、フリップフロップＦ１５，Ｆ１７，Ｆ１６，Ｆ１
８の各々のデータをクロックＣＬで再度ラッチしデータ
ｆ１５，ｆ１７，ｆ１６，ｆ１８を出力するフリップフ
ロップＦ２５，Ｆ２７，Ｆ２６，Ｆ２８と、従来のカウ
ンタ１６〜１８の代りにリセット信号Ｒによりリセット
され高速クロックＣＨの供給に応答して２分周クロック
ＣＸを，クロックＣＸを２分周し４分周クロックＣＹ
を，クロックＣＹをさらに２分周し８分周クロックＣＺ
をそれぞれ出力するカウンタ１９，２０，２１と、クロ
ックＣＬ，ＣＨの供給に応答してリセットパルスＲをカ
ウンタ１９，２０，２１に供給するリセット回路２２
と、クロックＣＨを反転しクロックＩＣＨを，クロック
ＣＺを反転しクロックＩＣＺを，クロックＣＬを反転し
クロックＩＣＬをそれぞれ出力するインバータＩ１１，
Ｉ１２，Ｉ１３とを備える。
【００１９】図３を参照すると、リセット回路２２はデ
ータ端子ｄにクロックＣＬがクロック端子ｃにクロック
ＩＣＨがそれぞれ供給され出力端子ｑ，ｉｑからそれぞ
れ信号ｓ，ｔが出力されるフリップフロップ２２１と、
データ端子ｄに信号ｓがクロック端子ｃにクロックＩＣ
Ｈがそれぞれ供給され出力端子ｑから信号ｕが出力され
るフリップフロップ２２１と、信号ｔ，ｓの否定論理積
演算を行ないリセットパルスＲを出力するＮＡＮＤゲー
ト２２３とを備える。
ータ端子ｄにクロックＣＬがクロック端子ｃにクロック
ＩＣＨがそれぞれ供給され出力端子ｑ，ｉｑからそれぞ
れ信号ｓ，ｔが出力されるフリップフロップ２２１と、
データ端子ｄに信号ｓがクロック端子ｃにクロックＩＣ
Ｈがそれぞれ供給され出力端子ｑから信号ｕが出力され
るフリップフロップ２２１と、信号ｔ，ｓの否定論理積
演算を行ないリセットパルスＲを出力するＮＡＮＤゲー
ト２２３とを備える。
【００２０】次に、本実施例の多重化回路の動作につい
て説明する。
て説明する。
【００２１】クロック源３２からの低速クロックＣＬは
従来例と同様にデータ変換部３１に供給されるととも
に、多重器１のリセット回路２２とインバータＩ１３
と、逓倍器４とに供給される。２逓倍器の３段縦続接続
から成る逓倍器４はクロックＣＬを８逓倍し、高速クロ
ックＣＨを発生する。上記２逓倍器は低域フィルタ４１
を経由した入力信号を全波整流回路４２で全波整流し、
この入力信号の振幅波形の負電位側を静電位側に折返す
ことによりこの波形のピークの数が２倍となる全波整流
信号をコンパレータ４３に供給する。コンパレータ４３
は、この全波整流信号のレベルを基準電圧ＶＲをしきい
値として″Ｈ″，″Ｌ″を判定し、上記入力信号の２倍
の周波数の出力信号を発生する。クロックＣＨはインバ
ータＩ１１と位相シフタ５とに供給される。クロックＣ
ＨをインバータＩ１１で反転したクロックＩＣＨはカウ
ンタ１９とリセット回路２２とに供給される。
従来例と同様にデータ変換部３１に供給されるととも
に、多重器１のリセット回路２２とインバータＩ１３
と、逓倍器４とに供給される。２逓倍器の３段縦続接続
から成る逓倍器４はクロックＣＬを８逓倍し、高速クロ
ックＣＨを発生する。上記２逓倍器は低域フィルタ４１
を経由した入力信号を全波整流回路４２で全波整流し、
この入力信号の振幅波形の負電位側を静電位側に折返す
ことによりこの波形のピークの数が２倍となる全波整流
信号をコンパレータ４３に供給する。コンパレータ４３
は、この全波整流信号のレベルを基準電圧ＶＲをしきい
値として″Ｈ″，″Ｌ″を判定し、上記入力信号の２倍
の周波数の出力信号を発生する。クロックＣＨはインバ
ータＩ１１と位相シフタ５とに供給される。クロックＣ
ＨをインバータＩ１１で反転したクロックＩＣＨはカウ
ンタ１９とリセット回路２２とに供給される。
【００２２】図４は多重器１の入力データＤ１〜Ｄ８と
クロックＣＬ，ＩＣＨ，ＣＸ，ＣＹ，ＣＺ，ＩＣＺ，リ
セットパルスＲ，信号ｓ，ｔ，ｕの位相関係を示すタイ
ムチャートである。低速データＤ１〜Ｄ８のクロス点と
低速クロックＣＬの立上がりとが同一となる位相（同
相）で出力される。リセット回路２２のフリップフロッ
プ２２１はクロックＣＬ，ＩＣＨの供給に応答しクロッ
クＩＣＨの立上りにおいて互いに逆相の信号ｓ，ｔを出
力する。また、信号ｓとクロックＩＣＨの供給に応答し
フリップフロップ２２２は信号ｕを出力し、ＮＡＮＤゲ
ート２２３はこれら信号ｔ，ｕの否定論理積出力として
リセットパルスＲを出力する。このリセットパルスＲ
の″Ｈ″レベルの間カウンタ１９〜２１がリセット状態
となり、それぞれからのクロックＣＸ，ＣＹ，ＣＺが″
Ｌ″レベルに固定される。リセットパルスＲが″Ｌ″レ
ベルとなるとリセット解除状態となり、カウンタ１９〜
２１が分周動作を再開し、クロックＣＸ，ＣＹ，ＣＺの
供給が開始される。リセットパルスＲは、クロックＣＬ
の立上がり後のクロックＩＣＨの立上がりの位相で生じ
るため、クロックＣＬとクロックＣＸ，ＣＹ，ＣＺとの
位相差αは常に一定の値となり、したがって、これらク
ロックＣＬとクロックＣＸ，ＣＹ，ＣＺとは位相同期状
態となる。
クロックＣＬ，ＩＣＨ，ＣＸ，ＣＹ，ＣＺ，ＩＣＺ，リ
セットパルスＲ，信号ｓ，ｔ，ｕの位相関係を示すタイ
ムチャートである。低速データＤ１〜Ｄ８のクロス点と
低速クロックＣＬの立上がりとが同一となる位相（同
相）で出力される。リセット回路２２のフリップフロッ
プ２２１はクロックＣＬ，ＩＣＨの供給に応答しクロッ
クＩＣＨの立上りにおいて互いに逆相の信号ｓ，ｔを出
力する。また、信号ｓとクロックＩＣＨの供給に応答し
フリップフロップ２２２は信号ｕを出力し、ＮＡＮＤゲ
ート２２３はこれら信号ｔ，ｕの否定論理積出力として
リセットパルスＲを出力する。このリセットパルスＲ
の″Ｈ″レベルの間カウンタ１９〜２１がリセット状態
となり、それぞれからのクロックＣＸ，ＣＹ，ＣＺが″
Ｌ″レベルに固定される。リセットパルスＲが″Ｌ″レ
ベルとなるとリセット解除状態となり、カウンタ１９〜
２１が分周動作を再開し、クロックＣＸ，ＣＹ，ＣＺの
供給が開始される。リセットパルスＲは、クロックＣＬ
の立上がり後のクロックＩＣＨの立上がりの位相で生じ
るため、クロックＣＬとクロックＣＸ，ＣＹ，ＣＺとの
位相差αは常に一定の値となり、したがって、これらク
ロックＣＬとクロックＣＸ，ＣＹ，ＣＺとは位相同期状
態となる。
【００２３】一方、本実施例の多重器１の一般的な動作
は従来の多重器６と同様であり、後述の本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
は従来の多重器６と同様であり、後述の本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
【００２４】多重回路１１，１２の多重回路１１１，１
１２，１２１，１２２に供給されるクロックＩＣＺがデ
ータｆ１１〜ｆ１８のクロス点と位相差αを有するの
で、クロックＣＬの″Ｌ″レベルの間に供給されるデー
タｆ１５，ｆ１７，ｆ１６，ｆ１８にデータの変化点が
含まれないように、″Ｈ″レベルの間に供給されるデー
タｆ１１，ｆ１３，ｆ１２，ｆ１４に対してクロックＣ
Ｌの半周期分遅延させるためのフリップフロップＦ２
５，Ｆ２７，Ｆ２６，Ｆ２８を備えている。
１２，１２１，１２２に供給されるクロックＩＣＺがデ
ータｆ１１〜ｆ１８のクロス点と位相差αを有するの
で、クロックＣＬの″Ｌ″レベルの間に供給されるデー
タｆ１５，ｆ１７，ｆ１６，ｆ１８にデータの変化点が
含まれないように、″Ｈ″レベルの間に供給されるデー
タｆ１１，ｆ１３，ｆ１２，ｆ１４に対してクロックＣ
Ｌの半周期分遅延させるためのフリップフロップＦ２
５，Ｆ２７，Ｆ２６，Ｆ２８を備えている。
【００２５】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、リセット回路の２つのフリップフロップ
の代りに、低速クロックでトリガされるモノステブルマ
ルチバイブレータを用い、容量値および抵抗値で決る時
定数によりリセット時間を制御することも、本発明の主
旨を逸脱しない限り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、リセット回路の２つのフリップフロップ
の代りに、低速クロックでトリガされるモノステブルマ
ルチバイブレータを用い、容量値および抵抗値で決る時
定数によりリセット時間を制御することも、本発明の主
旨を逸脱しない限り適用できることは勿論である。
【００２６】
【発明の効果】以上説明したように、本発明の多重化回
路は、低速クロックを８逓倍して高速クロックを発生す
る逓倍手段と、リセットパルスによりリセットされ上記
高速クロックを順次２分周し各々２分周，４分周および
８分周クロックを生成する３段の分周回路と、上記低速
クロックの立上がり以後の上記高速クロックの立上がり
に同期した上記リセットパルスを発生するリセット手段
とを備えるので、高価なＶＣＯを用いる位相同期用のＰ
ＬＬ回路は不要となりモノリシック化も容易となるとい
う効果がある。さらに、従来必要であった上記８分周ク
ロックの位相調整が不要となるという効果がある。
路は、低速クロックを８逓倍して高速クロックを発生す
る逓倍手段と、リセットパルスによりリセットされ上記
高速クロックを順次２分周し各々２分周，４分周および
８分周クロックを生成する３段の分周回路と、上記低速
クロックの立上がり以後の上記高速クロックの立上がり
に同期した上記リセットパルスを発生するリセット手段
とを備えるので、高価なＶＣＯを用いる位相同期用のＰ
ＬＬ回路は不要となりモノリシック化も容易となるとい
う効果がある。さらに、従来必要であった上記８分周ク
ロックの位相調整が不要となるという効果がある。
【図１】本発明の多重化回路の一実施例を示すブロック
図である。
図である。
【図２】図１の逓倍回路の構成を示すブロック図であ
る。
る。
【図３】図１のリセット回路の構成を示すブロック図で
ある。
ある。
【図４】本実施例の多重化回路におけるクロックの位相
関係を示すタイムチャートである。
関係を示すタイムチャートである。
【図５】従来の多重化回路の一例を示すブロック図であ
る。
る。
【図６】多重回路の構成を示すブロック図である。
【図７】図５のＰＬＬの構成を示すブロック図である。
【図８】従来の多重化回路におけるクロックの位相関係
を示すタイムチャートである。
を示すタイムチャートである。
【図９】従来の多重化回路における動作の一例を示すタ
イムチャートである。
イムチャートである。
１，６ 多重器 ３ 低速データ変換回路 ４ 逓倍器 ５，２４ 位相シフタ ７ ＰＬＬ １１，１２，１３，１１１，１１２，１１３，１２１，
１２２，１２３ 多重回路 １４，２２１，２２２，Ｆ１１〜Ｆ１８，Ｆ２５，Ｆ２
７，Ｆ２６，Ｆ２８フリップフロップ １５，２５ バッファ １６〜１８，１９〜２１ カウンタ ２２ リセット回路 ３１ データ変換部 ３２ クロック源 ４１，７２ 低域フィルタ ４２ 全波整流回路 ４３ コンパレータ ７１ 位相比較器 ７３ ＶＣＯ ２２３ ＮＡＮＤゲート Ｉ１１〜Ｉ１３ インバータ
１２２，１２３ 多重回路 １４，２２１，２２２，Ｆ１１〜Ｆ１８，Ｆ２５，Ｆ２
７，Ｆ２６，Ｆ２８フリップフロップ １５，２５ バッファ １６〜１８，１９〜２１ カウンタ ２２ リセット回路 ３１ データ変換部 ３２ クロック源 ４１，７２ 低域フィルタ ４２ 全波整流回路 ４３ コンパレータ ７１ 位相比較器 ７３ ＶＣＯ ２２３ ＮＡＮＤゲート Ｉ１１〜Ｉ１３ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柿木 彰 東京都港区芝五丁目７番１号日本電気株式 会社内 (72)発明者 菊池 衛 東京都港区西新橋三丁目20番４号日本電気 エンジニアリング株式会社内 (72)発明者 中村 裕幸 神奈川県川崎市中原区小杉町一丁目403番 53号日本電気アイシーマイコンシステム株 式会社
Claims (2)
- 【請求項１】 予め定めた周期の第１のクロックを発生
するクロック源と、 前記第１のクロックに同期して前記低速データを供給す
る低速データ変換回路と、前記第１のクロックに同期し
て各々の前記低速データをラッチする８個のデータラッ
チ手段と、前記第１のクロックと同一周期の第２のクロ
ックおよび前記第１のクロックの１／２の周期の第３の
クロックを用いて各々予め定めた４個の前記データラッ
チ手段の出力データを並直列変換し４：１の多重化を行
なう第１および第２の４：１多重化回路と、前記第３の
クロックの１／２の周期の第４のクロックに同期して前
記第１および第２の４：１多重化回路の出力データを並
直列変換して２：１の多重化を行なう２：１多重化回路
とを備え、並列に供給される８チャネルの低速データを
１チャネルの直列の高速データに並直列変換して８：１
の多重化を行なう多重化回路において、 前記第１のクロックを８逓倍して第５のクロックを発生
する逓倍手段と、 リセットパルスによりリセットされ前記第５のクロック
を順次２分周し各々前記第４および第３および第２のク
ロックを生成する縦続接続された第１および第２および
第３の分周回路と、 前記第１のクロックの立上がり以後の前記第５のクロッ
クの立上がりに同期して予め定めたパルス幅の前記リセ
ットパルスを発生するリセット手段とを備えることを特
徴とする多重化回路。 - 【請求項２】 前記リセット手段がデータ入力端子に前
記第１のクロックがクロック入力端子に前記第５のクロ
ックがそれぞれ供給された第１のフリップフロップと、 データ入力端子に前記第１のフリップフロップの正相出
力がクロック入力端子に前記第５のクロックがそれぞれ
供給された第２のフリップフロップと、 前記第２のフリップフロップの出力と前記第１のフリッ
プフロップの逆相出力との否定論理積演算を行なう論理
回路とを備えることを特徴とする請求項１記載の多重化
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086619A JPH0767098B2 (ja) | 1993-04-14 | 1993-04-14 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086619A JPH0767098B2 (ja) | 1993-04-14 | 1993-04-14 | 多重化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303209A true JPH06303209A (ja) | 1994-10-28 |
| JPH0767098B2 JPH0767098B2 (ja) | 1995-07-19 |
Family
ID=13892045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086619A Expired - Fee Related JPH0767098B2 (ja) | 1993-04-14 | 1993-04-14 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767098B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154082A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 多重化回路 |
| US6128312A (en) * | 1996-06-21 | 2000-10-03 | Nec Corporation | Clock supply system |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
| JP2016019284A (ja) * | 2014-07-08 | 2016-02-01 | 富士通株式会社 | 信号調整回路及び方法 |
-
1993
- 1993-04-14 JP JP5086619A patent/JPH0767098B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154082A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 多重化回路 |
| US6128312A (en) * | 1996-06-21 | 2000-10-03 | Nec Corporation | Clock supply system |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
| JP2016019284A (ja) * | 2014-07-08 | 2016-02-01 | 富士通株式会社 | 信号調整回路及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767098B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960130 |
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