JP2000013347A - 多重化回路及びその多重化のための並直列変換用ラッチクロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 並列Ｎチャネル低速データを夫々ラッチクロ
ックによりラッチして多重化することにより１チャネル
直列高速データに変換する多重化回路において、ラッチ
クロックの位相を容易にかつ最適に調整可能とする。 【解決手段】 低速クロックpc1 と同一周期で高速デー
タの周期と同一パルス幅を有しかつ位相が順次ずれた複
数の位相比較信号63Q1〜63Q8を生成し、これ等位相比較
信号を外部制御信号PS1 〜PS3 に従ってセレクタ64にて
順次択一的に導出しつつ“１”，“０”の繰返しパター
ンを有する低速データLDとの論理和をＯＲゲート66で演
算し、この論理和演算結果を整流回路67で整流しその直
流分である、位相条件により異なる位相識別電圧pvo を
外部に出力する。この電圧を確認しながら複数の位相比
較信号の中から１本の選択を外部位相選択信号により行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多重化回路及びその
多重化のための並直列変換用ラッチクロック生成回路に
関し、特に並列Ｎチャネル（Ｎは２以上の整数）の低速
データを夫々ラッチクロックによりラッチして多重化す
ることにより１チャネルの直列高速データに並直列変換
するようにした多重化回路におけるラッチクロックの位
相調整方式に関するものである。

【０００２】

【従来の技術】光ファイバを伝送媒体とする光ファイバ
伝送方式（以下、光通信）は、その広帯域性に基く本質
的な高速性および大容量性と、光ファイバや光素子技術
の進歩により、近年、益々発展しつつある。光通信は大
容量のデータを扱うので、比較的低速のデ一夕を複数、
例えば８チャネル多重化して１多重化チャネルとしてデ
ータを伝送することが一般的である。従って、光通信端
局における端局装置は上記複数（Ｎ）チャネルのデータ
を多重化して１多重化チャネルのデータを生成するＮ／
１多重化器を基本的な構成要素としている。

【０００３】このＮ／１多重化器は基本的には並直列変
換回路であり、Ｎチャネルの低速データに対する１多重
化チャネルの高速データはビットレートでＮ倍であり、
同様に、上記低速データ対応の低速クロックに対する上
記高速デー夕対応の高速クロックの周波数もＮ倍となる
関係がある。

【０００４】従来のこの種の多重化回路は、図８に示す
ように、８チャネルの低速データＤ１〜Ｄ８を多重化し
１チャネルの多重化データＤ０を生成する８：１の多重
器１と、端局装置の下位の通信装置から供給される通信
データを光伝送用の８チャネルの低速デー夕Ｄ１〜Ｄ８
に変換する低速データ変換回路３と、低速データ変換回
路３から供給される低速クロックＣＬを８逓倍し高速ク
ロックＣΗを発生する逓倍器４と、高速クロックＣΗの
位相を調整し位相シフト高速クロックＣＶを出力する位
相シフタ５とを備える。

【０００５】逓倍器４は図９に示す２逓倍器を３段縦続
接続して８逓倍器を構成する。図９を参照すると、上記
２逓倍器は供給された低速クロックＣＬの高周波成分を
除去する低域フィルタ４１と、低域フィルタ４１の出力
を全波整流する全波整流回路４２と、全波整流回路４２
の出力を正相入力に基準電圧ＶＲが逆相入力にそれぞれ
供給されるコンパレータ４３とを備える。

【０００６】多重器１は、低速データＤ１〜Ｄ８をそれ
ぞれラッチするフリップフロップＦll〜Ｆ18と、フリッ
プフロップＦ15，Ｆ17，Ｆ16，Ｆ18の各々のデータを低
速クロックＣＬで再度ラッチするフリップフロップＦ2
5，Ｆ27，Ｆ26，Ｆ28と、これ等フリップフロップの各
々の出力データｆ11，ｆ15，ｆ13，ｆ17およびｆ12，ｆ
16，ｆ14，ｆ18を夫々多重化した４チャネルの多重化デ
ータＤＱ１，ＤＱ２をそれぞれ出力する多重回路１１，
１２と、２つの多重化データＤＱ１，ＤＱ２をさらに多
重化して８チャネルの多重化データＤＰを出力する多重
回路１３と、多重化データＤＰをラッチし位相シフト高
速クロックＣＶによりリタイミングするフリップフロッ
プ１４と、フリップフロップ１４の出力の供給を受け多
重化データＤ０を出力するバッファ１５とを備える。

【０００７】また、多重器１は、リセット信号Ｒにより
リセットされ高速クロックＣΗの供給に応答して２分周
クロックＣＸを、分周クロックＣＸを２分周し４分周ク
ロックＣＹを、４分周クロックＣＹをさらに２分周し８
分周クロックＣＺをそれぞれ出力するカウンタ１９，２
０，２１と、低速クロックＣＬ、高速クロックＣΗの供
給に応答してリセットパルスＲをカウンタ１９，２０，
２１に供給するリセット回路２２と、高速クロックＣΗ
を反転しクロックΙＣΗを、クロックＣＺを反転しクロ
ックＩＣＺを、低速クロックＣＬを反転しクロックＩＣ
Ｌをそれぞれ出力するインバータＩ１１，Ｉ１２，Ｉ１
３とを備える。

【０００８】図１０を参照すると、リセット回路２２
は、データ端子Ｄに低速クロックＣＬが、クロック端子
ＣにクロックＩＣΗ（反転ＣＨを示す）がそれぞれ供給
され出力端子Ｑ，ＩＱ（反転Ｑを示す）からそれぞれ信
号ｓ，ｔが出力されるフリップフロップ２２１と、デー
タ端子Ｄに信号ｓが、クロック端子ＣにクロックＩＣＨ
がそれぞれ供給され出力端子Ｑから信号ｕが出力される
フリップフロップ２２２と、信号ｔ，ｓの否定論理積演
算を行いリセットパルスＲを出力するＮＡＮＤゲート２
２３とを備える。

【０００９】低速データ変換回路３は上記通信データを
低速データＤ１〜Ｄ８に変換するデー夕変換部３１と、
低速クロックＣＬを発生するクロック源３２とを備え
る。同一の多重回路１１，１２のうちの多重回路１１の
構成を示す図１１を参照すると、多重回路１１はクロッ
クＣＺを用いて各々２チャネル分の入カデータを並直列
変換し１チャネルに多重化する２つの２：１の多重回路
１１１，１１２と、クロックＣＹを用いて多重回路１１
１，１１２の出力をさらに１チャネルに多重化し多重化
データＤＱ１を出力する２：１の多重回路１１３とを備
える。

【００１０】多重回路１１１は信号ｆ11，ｆ15の供給を
受けデータｋ15を出力し、多重回路１１２はデータｆ1
3，ｆ17の供給を受けデータｋ37を出力する。同様に、
多重回路１２の多重回路１２１はデ一夕ｆ12，ｆ16の供
給に応じてｋ26を、多重回路１１２はデータｆ14，ｆ18
の供給に応じてｋ48をそれぞれ出力する。

【００１１】次に、従来の多重化回路の動作について説
明する。クロック源３２からの低速クロックＣＬはデー
タ変換部３１に供給されるとともに、多重器６のリセッ
ト回路２２とインバータＩ１３と逓倍器４とに供給され
る。２逓倍器の３段縦続接続から成る逓倍器４は低速ク
ロックＣＬを８逓倍し、高速クロックＣΗを発生する。
上記２逓倍器は低域フィルタ４１を経由した入力信号を
全波整流回路４２で全波整流し、この入力信号の振幅波
形の負電位側を正電位側に折り返すことによりこの波形
のピークの数が２倍となる全波整流信号をコンパレータ
４３に供給する。

【００１２】コンパレータ４３はこの全波整流信号のレ
ベルを基準電位ＶＲをしきい値として“Η”，“Ｌ”を
判定し、上記入力信号の２倍の周波数の出力信号を発生
する。高速クロックＣＨはインバータΙ１１と位相シフ
タ５とに供給される。高速クロックＣΗをインバータΙ
１１で反転したクロックＩＣΗはカウンタ１９とリセッ
ト回路２２とに供給される。

【００１３】図１２は多重器６の入力データＤ１〜Ｄ８
と低速クロックＣＬ，ＩＣΗ，ＣＸ，ＣＹ，ＣＺ，ＩＣ
Ｚ，リセットパルスＲ，信号ｓ，ｔ，ｕの位相関係を示
すタイムチャートである。低速データＤ１〜Ｄ８のクロ
ス点と低速クロックＣＬの立ち上がりが同ーとなる位相
（同相）で出力される。リセット回路２２のフリップフ
ロップ２２１は低速クロックＣＬ，ΙＣΗの供給に応答
しクロックΙＣΗの立ち上がりにおいて互いに逆相の信
号ｓ，ｔを出力する。

【００１４】また、信号ｓとクロックＩＣΗの供給に応
答しフリップフロップ２２２は信号ｕを出力し、ΝＡＮ
Ｄゲート２２３はこれら信号ｔ，ｕの否定論理積出力と
してリセットパルスＲを出力する。このリセットパルス
Ｒの“Η”レベルの間カウンタ１９〜２１がリセット状
態となり、それぞれからのクロックＣΧ，ＣＹ，ＣＺが
“Ｌ”レべルに固定される。

【００１５】リセットパルスＲが“Ｌ”レベルとなると
リセット解除状態となり、カウンタ１９〜２１が分周動
作を再開し、クロックＣＸ，ＣＹ，ＣＺの供給が開始さ
れる。リセットパルスＲは低速クロックＣＬの立ち上が
り後のクロックＩＣΗの立ち上がりの位相で生じるた
め、低速クロックＣＬとクロックＣＸ，ＣＹ，ＣＺとの
位相差αは常に一定の値となる。従って、これら低速ク
ロックＣＬとクロックＣＸ，ＣＹ，ＣＺとは位相同期状
態となる。

【００１６】多重器６の並直列変換動作のタイムチャー
トを示す図１３を参照すると、低速デー夕Ｄ１，Ｄ５は
フリップフロップＦ11，Ｆ15にて８分周クロックＩＣＬ
によりそれぞれラッチされデータｆ11，ｆ15として保持
される。次に、ｆ15はフリップフロップＦ25にて低速ク
ロックＣＬにより再度ラッチされ、データｆ15として保
持される。多重回路１１１はデータｆ11，ｆ15の供給を
受けクロックＩＣＺの“Η”レベルの間データｆ11を、
“Ｌ”レベルの間データｆ15をそれぞれ出力するデー夕
ｋ15を生ずる。同様に多重回路１１２はデータｆ13，ｆ
17の供給を受けクロックΙＣＬの“Η”レベルの間デー
タｆ13を“Ｌ”レベルの問データｆ17をそれぞれ出力す
るデータｋ37を生ずる。

【００１７】次に、多重回路１１２はこれらデー夕ｋ1
5，ｋ37の供給を受け、クロックＣＹにより同様の並直
列変換を行いデータＤＱ１を出力する。多重回路１２の
多重回路１２１，１２２，１２３においてもデー夕ｆ1
2，ｆ16，ｆ14，ｆ18について同様な並直列変換を行い
データＤＱ２を出力する。

【００１８】多重回路１３はこれらデータＤＱＩ，ＤＱ
２の供給に応じてクロックＣＸにより同様の並直列変換
を行い、データＤＰを出力する。このデータＤＰは低速
デー夕Ｄ１〜Ｄ８を８：１の並直列変換した高速データ
である。フリップフロップ１４はこのデータＤＰをラッ
チし、高速クロックＣΗを位相シフタ５により位相調整
して生成したクロックＣＶによりタイミング調整を行
い、バッファ１５を経由してデー夕Ｄ０として出力す
る。

【００１９】

【発明が解決しようとする課題】第一の問題点は、多重
化回路内の低速クロックにより低速データをラッチする
８個のデータラッチ手段において安定したラッチ動作を
行うためには、低速クロックと低速データに十分な位相
余裕が祢要となる。そこで、従来は信号の波形をオシロ
スコーブで確認しながら、低速クロック信号のケーブル
長の調整や遅延素子の付加による位相調整をおこなって
いたため、調整時間に多くの時問を必要とした。

【００２０】その理由は、低速クロックと低速データは
多重化回路に入力されるまでの伝送線路の線路長や経由
する回路により、遅延差が生じるため、データラッチ入
力段で位相の最適化を行う必要があり、動作周波数が高
い程とその必要性は高くなる。

【００２１】本発明の目的は、低速データをラッチする
ためのラッチパルスの位相を容易にかつ最適に調整可能
とした多重化回路及びその多重化のための並直列変換用
ラッチクロック生成回路を提供することである。

【００２２】

【課題を解決するための手段】本発明によれば、並列Ｎ
チャネル（Ｎは２以上の整数）の低速データを夫々ラッ
チクロックによりラッチして多重化することにより１チ
ャネルの直列高速データに並直列変換するようにした多
重化回路における並直列変換用ラッチクロックを生成す
るラッチクロック生成回路であって、前記低速クロック
と同一周期で前記高速データの周期と同一パルス幅を有
しかつ順次位相がずれた複数の位相比較信号を生成する
位相比較信号生成手段と、前記複数の位相比較信号を入
力として外部選択信号に従って択一的に導出する信号選
択手段と、この選択導出された位相比較信号と“０”，
“１”の繰り返しパターンを有する前記低速データとの
論理和演算をなす論理和演算手段と、この論理和演算結
果の直流分を検出する整流手段と、を含み、この直流分
に応じて前記外部選択信号を定めて前記ラッチクロック
の決定をなすようにしたことを特徴とするラッチクロッ
ク生成回路が得られる。

【００２３】そして、位相比較信号生成手段は、前記低
速クロックと同一周期で前記高速データの周期と同一パ
ルス幅を有する第一の位相比較信号を生成する手段と、
この第一の位相比較信号を順次前記パルス幅だけ位相を
ずらすシフトレジスタとを含み、このシフトレジスタの
各位相ずれ出力を他の位相比較信号としたことを特徴と
する。

【００２４】更に本発明によれば、上記のラッチクロッ
ク生成回路と、このラッチクロック生成回路により決定
された前記ラッチクロックにより前記低速データの各ラ
ッチをなすラッチ回路とを含むことを特徴とする多重化
回路が得られる。

【００２５】本発明の作用を述べる。低速クロックと同
一周期で高速データの周期と同一パルス幅を有しかつ位
相が順次ずれた複数の位相比較信号を生成し、これ等位
相比較信号を外部制御信号に従って順次択一的に導出し
つつ“１”，“０”の繰り返しパターンを有する低速デ
ータとの論理和演算し、この論理和演算結果を整流して
その直流分である、位相条件により異なる位相識別電圧
を外部に出力する。この電圧を確認しながら、位相がず
れた位相比較信号の中から任意の１本の選択を外部位相
選択信号により行う。これにより、低速データをラッチ
するＮ個のデータラッチのデータ識別位相を最適に調整
することが簡易に可能となる。

【００２６】

【発明の実施の形態】以下に本発明の実施の形態につき
図面を参照しつつ詳述する。図１は本発明の一実施例の
ブロック図であり、図８と同等部分は同一符号にて示し
ている。図１の例では、多重器１において、位相調整回
路６を追加した点が図８の例とは相違するのみであり、
他は図８の構成と同一である。

【００２７】当該位相調整回路６は外部からの選択信号
ＰＳ１〜ＰＳ３に応じてクロック源３２からの低速クロ
ックＣＬを位相調整して低速クロックＦＣＬとして導出
し、これを８逓倍器４へ供給すると共に、インバータＩ
１３及びフリップフロップＦ25〜Ｆ28へ供給する。位相
調整回路９の位相識別電圧ｐｖo が最適位相を有するラ
ッチパルスＦＣＬの位相を決定する出力となる。他の構
成は図８の例と同一であるので、その説明は省略する。

【００２８】図２は位相調整回路６の詳細を示すブロッ
ク図である。図２を参照すると、低速クロック入力端子
ｌciより入力された低速クロックＣＬが位相比較信号生
成回路６１と８逓倍回路６２と８ビットシフトレジスタ
６８の各入力に供給される。

【００２９】フリップフロップ６１１は、クロック入力
端子Ｃに低速クロックＣＬが入力され出力端子ＩＱがデ
ータ入力端子Ｄに接続され出力端子Ｑから信号ｐclが出
力される。フリップフロップ６１２は、データ入力端子
Ｄに信号ｐclが入力されクロック入力端子Ｃに８逓倍回
路６２の出力ＬＣ８が入力され出力端子Ｑから信号ｐｃ
２を出力端子ＩＱから信号ｐｃ２ｂを出力する。

【００３０】フリップフロップ６１３は、データ入力端
子Ｄに信号ｐc2ｂが入力されクロック入力端子Ｃに８逓
倍回路６２の出力ＬＣ８が入力され出力端子Ｑから信号
ｐｃ３を出力する。インバータ６１５は、入力端子にク
ロックＣＬが入力されて反転した信号clｂを出力する。
フリップフロップ６１５は、クロック入力端子Ｃに信号
clｂが入力され出力端子ＩＱがデータ入力端子Ｄに接続
され出力端子ＩＱから信号ｐｃ４を出力する。

【００３１】フリップフロップ６１６は、データ入力端
子Ｄに信号ｐｃ４が入力され、クロック入力端子Ｃに８
逓倍回路６２の出力ＬＣ８が入力され、出力端子Ｑから
信号ｐc5を出力する。フリップフロップ６１７は、デー
タ入力端子Ｄに信号ｐc5が入力され、クロック入力端子
Ｃに８逓倍回路６２の出力ＬＣ８が入力され、出力端子
Ｑから信号ｐc6を出力する。フリップフロップ６１８
は、データ入力端子Ｄに信号ｐc6が入力され、クロック
入力端子Ｃに８逓倍回路６２の出力ＬＣ８が入力され、
出力端子Ｑから信号ｐc7を出力する。フリップフロップ
６１９は、データ入力端子Ｄに信号ｐc7が入力されクロ
ック入力端子Ｃに８逓倍回路６２の出力ＬＣ８が入力さ
れ、出力端子Ｑから信号ｐc 8 を出力する。

【００３２】ＡＮＤゲート61Ａは信号ｐc2とｐc3との論
理積演算を行い信号ｐc9を出力する。ＡＮＤゲート61Ｂ
は信号ｐc2とｐc8との論理積演算を行い信号ｐc10 を出
力する。ＯＲゲート61Ｃは信号ｐc9とｐc10 の論理和演
算を行い信号ｐcll を出力する。８ビットシフトレジス
タ６３は、データ入力端子Ｄに位相比較信号生成回路６
１の出力信号ｐcll が供給され、クロック入力端子Ｃに
８逓倍回路６２の出力ＬＣ８が入力される。

【００３３】セレクタ回路６４は、この８ビットシフト
レジスタ６３の出力端子Ｑ１〜Ｑ８に各々入力端子Ｄ１
〜Ｄ８が接続され、選択端子Ｓ１〜Ｓ３に位相選択端子
ＰＳＩ〜ＰＳ３が接続される。フリップフロップ６５
は、低速データ信号入力端子ｌdiにデータ入力端子Ｄが
接続され、クロック入力端子Ｃに８逓倍回路６２の出力
ＬＣ８が入力され、出力端子Ｑから信号ＬＤを出力す
る。ＯＲゲー卜６６はセレクタ回路６４の出力とフリッ
プフロップ６５の出力信号ＬＤとの論理和演算を行う。
整流回路６７はこのＯＲゲート６６の出力を全波整流し
直流レベルに変換する。この整流出力が位相識別電圧出
力端子ｐｖｏに供給される。

【００３４】また、８ビットシフトレジスタ６８は、デ
ータ入力端子Ｄに低速クロック入力端子ｌciより入力さ
れた低速クロックＣＬがフリップフロップ７０を介して
供給され、クロック入力端子Ｃに８逓倍回路６２の出力
ＬＣ８が入力される。セレクタ回路６９は、８ビットシ
フトレジスタ６８の出力端子Ｑ１〜Ｑ８に各々入力端子
Ｄ１〜Ｄ８が接続され、選択端子Ｓ１〜Ｓ３に位相選択
端子ＰＳＩ〜ＰＳ３が接続されている。

【００３５】次に、本発明の実施例の動作につき説明す
る。クロック源３２からの低速クロックＣＬはデータ変
換部３１に供給されるとともに、多重器１の位相調整回
路６に供給される。また、データ変換部３１から多重器
１に入力される低速クロックＣＬに同期した低速データ
Ｄ１〜Ｄ８は、従来例と同様に、フリップフロップＦll
〜Ｆ18に入力され、低速データの内の１本は位相調整回
路６にも入力される。

【００３６】位相調整回路６の動作について説明する。
位相調整回路６の構成は図２に示す。位相調整回路６で
は、まず、低速クロックＣＬを入力する低速クロック入
力端子ｌciに入力された低速クロックＣＬをフリップフ
ロップ６１１で２分周し、図３，４の位相調整回路のタ
イムチャートに示すように２分周クロックｐclを出力す
る。

【００３７】一方、低速クロック入力端子ｌciから入力
された低速クロックＣＬは８逓倍回路６２にも入力さ
れ、８逓倍クロックＬＣ８を出力する。８逓倍クロック
ＬＣ８は位相比較信号生成回路６１のフリッブフロップ
６１２，６１３，６１６，６１８，６１９に入力され
る。フリップフロップ６１２は２分周クロックｐclを８
逓倍クロックＬＣ８にてラッチされ、８逓倍クロックＬ
Ｃ８に位相同期した２分周クロックｐc2とｐc2の反転ク
ロックｐc2b として出力される。反転クロックｐc2b は
フリップフロップ６１３で１ビットシフトされ、反転ク
ロックｐc3として出力される。また、低速クロックＣＬ
はインバータ６１４で反転され、フリップフロップ６１
５で２分周され２分周クロックｐc4となり、フリップフ
ロップ６１６，６１７，６１８，６１９にて４ビットシ
フトし、フリップフロップ６１９の出力端子Ｑから２分
周クロックｐc8として出力される。

【００３８】位相の異なる低速クロックｐc2とｐc3とを
ＡＮＤゲート６１Ａを介すことによりｐc9を、また低速
クロックｐc2とｐc8とをＡＮＤゲート６１Ｂを介すこと
によりｐc10 を出力し、更にｐc9とｐc10 をＯＲゲート
６１Ｃを介することにより信号ｐc11 を出力する。この
信号ｐc11 は位相比較信号生成回路６１の出力となり、
８逓倍クロックの１周期を１ビットとすれば、“Η”が
１ビットと、“Ｌ”が８ビットと、“Η”が１ビット
と、“Ｌ”が６ビットとの繰り返し信号が出力される。

【００３９】次に信号ｐc11 を８ビットシフトレジスタ
６３に入力することにより、１ビットずつ位相シフトし
た８本の６３Ｑ１〜６３Ｑ８が出力される。この位相シ
フトした８本の６３Ｑ１〜６３Ｑ８をセレクタ回路６４
に入力し、位相選択端子ＰＳＩ〜ＰＳ３に“Ｈ”または
“Ｌ”レベルの直流電圧を任意の組み合わせで入力する
ことにより、その組み合わせに応じてセレクタ回路６４
の出力信号ｐc12 には８本の信号６３Ｑ１〜６３Ｑ８の
うちの１本が出力される。

【００４０】一方、低速データ入力端子ｌdiから入力し
た低速データはフリップフロップ６５で８逓倍クロック
ＬＣ８でリタイミングされた信号ＬＤとなり、信号ＬＤ
とセレクタ回路６４の出力信号ｐc12 とはＯＲゲート６
６で論理和演算が行われる。ここで、低速データが
“１”と“０”との繰り返し信号であれば、ＯＲゲート
６６の入出力波形は図５，６のように表される。

【００４１】条件１の位相関係となるようにセレクタ回
路６４の出力信号ｐc12 を選択すると、ＯＲゲート６６
の出力信号ｐc13 は低速データの“Ｌ”パルスの立ち下
がりと立ち上がりに８逓倍クロックの周期の１ビットが
それぞれ加算されるため、ＯＲゲート６６の出力信号ｐ
c13 には８逓倍クロック換算で“Ｌ”パルスが本来の８
ビット幅より２ビット分少なくなった信号が出力され
る。

【００４２】次に、条件１の位相関係からｐc11 を１ビ
ットずつシフトした残り７個の条件では必ずｐc12 の
“Η”の１ビットがＬＤの“Η”パルスと重なるため、
ｐc13には“Ｌ”パルスが８逓倍クロック換算で１ビッ
ト分“Η”になった信号が出力される。また、低速デー
タＬＤとｐc12 との位相条件として図６の条件９のよう
にＬＤの論理が反転、つまり位相が１８０度ずれた条件
があり、その時にはＯＲゲート６６の出力信号ｐc13 は
低速データの“Ｌ”パルスが８逓倍クロック換算で本来
の８ビット分のパルス幅信号で出力される。

【００４３】次に、条件９の位相関係からｐc11 を１ビ
ットずつシフトした残り７個の条件では、必ずｐc12 の
“Η”の１ビットがＬＤの“Ｌ”パルスと重なるため、
ｐc13 には“Ｌ”パルスが８逓倍クロック換算で１ビッ
ト分“Η”になった信号が出力される。

【００４４】以上から、低速データ信号ＬＤが固定１／
２（１，０繰り返し）入力の場合には、ｐc12 の“Η”
が１ビットと、“Ｌ”が８ビットと、“Η”が１ビット
と、“Ｌ”が６ビットとの繰り返しとなる信号のうち、
８ビットの“Ｌ”と低速データ信号ＬＤのΗまたはＬの
パルスの位相がー致した条件下でのみ、ＯＲゲート６６
の出力ｐc13 のマーク率が異なって出力される。

【００４５】具体的には、ｐc12 の８ビット“Ｌ”と低
速データ信号ＬＤのＨパルスの位相とが一致（図５の条
件１）の場合にｐc13 のマーク率が１０／１６となり、
ｐc12 の８ビット“Ｌ”と低速データ信号ＬＤ（７）Ｌ
パルスの位相とがー致（図６の条件９）の場合にｐc13
のマーク率が８／１６となる。そして、その他のｐc12
と低速データ信号ＬＤの位相条件（図５の条件２〜８、
図６の条件１０〜１６）では、ｐc13 のマーク率が９／
１６になる。

【００４６】よってＯＲゲート６６の出力信号ｐc13 を
整流回路６７を介し直流電圧に変換すると、位相識別電
圧出力端子ｐｖｏからは、マーク率に比例した直流電圧
を取り出すことが可能となり、マーク率８／１６あるい
は10／１６を整流した電圧が出力された時がＯＲゲート
６６の入力において位相がー致していることの確認を可
能にする。よって、位相調整回路内で付加した位相シフ
ト分が低速データと低速クロックＣＬの位相差になるた
め、低速クロックＣＬに同様な位相シフトを付加して、
低速クロック出力端子から低速クロックＦＣＬとして出
力することにより、低速データに位相が一致した低速ク
ロックＦＣＬを多重器１内に供給することができる。

【００４７】具体的に説明すると、８ビットシフトレジ
スタ６３で２ビットシフトさせた出力をセレクタ回路６
４で選択した時に位相識別電圧出力端子ｐｖｏで位相一
致の直流電圧を出力したとする。位相比較するＯＲゲー
ト６６の入力までに低速データが１個、低速クロックＣ
Ｌが２個のラッチ段を通過するから、低速クロックＣＬ
側で１ビット分シフトが多くなっているので、入力時の
低速データと低速クロックＣＬの位相差は８逓倍クロッ
ク換算でラッチ段の差の１ビット＋８ビットシフトレジ
スタ６３の２ビット＝３ビットであり、低速クロックＣ
Ｌが３ビット分位相が進んでいることがわかる。よっ
て、低速クロックＣＬの位相を３ビット分遅らせれば低
速データとの位相を一致させることができる。

【００４８】そこで、低速クロック入力端子lci と８ビ
ットシフトレジスタ６８の間にフリップフロップ７０を
挿入して１ビットシフトした後、８ビットシフトレジス
タ６８とセレクタ回路６９にて８ビットシフトレジスタ
６３，セレクタ回路６４と同じ動作をおこなわせて２ビ
ットシフトすることにより、合計３ビットの位相シフト
が生じ、低速データと位相が一致した低速クロックＦＣ
Ｌを低速クロック出力端ｌcoから出力することが可能と
なる。

【００４９】以上の様に、位相調整回路６は位相識別電
圧出力端子ｐｖｏをモニタしつつ位相選択端子ＰＳ１〜
ＰＳ３の“Η”あるいは“Ｌ”の印可電圧を順次切り替
えていき、モニタしている電圧がマーク率１０／１６あ
るいは８／１６を整流電圧した電圧になったところで印
可電圧を固定にする。これにより、低速クロックＦＣＬ
は入力する低速データに対して十分な位相マージンを有
して多重器１のフリップフロップＦ11〜Ｆ18，Ｆ25〜Ｆ
28とリセット回路に供給されるため、安定な多重化動作
が実現できる。

【００５０】図７は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号にて示している。本例
において、図１の例と相違する部分についてのみ述べる
と、位相調整回路６への低速データの入力形態が相違す
る。すなわち、図１の例では、低速データＤ８を位相調
整回路６へ供給しているが、本例では、全ての低速デー
タＤ１〜Ｄ８をＡＮＤゲート７にて論理積演算して低速
データＤＡとして低速データ端子ｌdi（図２参照）へ供
給している。この場合には、全てのチャネルデータＤ１
〜Ｄ８を、“１”，“０”の繰り返しパターンとなるよ
うにすることは図１の例と同様である。

【００５１】

【発明の効果】以上述べた様に、本発明によれば、低速
データ変換部から多重器へ入力される低速データと低速
ラッチ用クロックとの位相調整が直流電圧の相違で識別
でき、また外部選択信号にて制御できるので、極めて容
易調整が可能であり、よって調整時間の短縮が図れると
共に、稼働後においても電圧をモニタするのみで位相関
係が容易に確認できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のブロックの位相調整回路のブロック図で
ある。

【図３】位相調整回路の動作を示すタイムチャートの一
部である。

【図４】位相調整回路の動作を示すタイムチャートの一
部である。

【図５】位相調整回路のＯＲゲート６６の入出力波形の
一部である。

【図６】位相調整回路のＯＲゲート６６の入出力波形の
一部である。

【図７】本発明の他の実施例のブロック図である。

【図８】従来の多重化回路の例を示す図である。

【図９】図８の逓倍回路の例を示す図である。

【図１０】図８のリセット回路の例を示す図である。

【図１１】図８の多重回路の例を示す図である。

【図１２】図８の多重化回路のクロックの位相関係を示
す図である。

【図１３】図８の多重化回路の動作を示すタイムチャー
トである。

【符号の説明】

１ 多重器 ３ 低速データ変換部 ４ 逓倍器 ５ 位相シフタ ６ 位相調整回路 １１〜１３ 多重回路 １４，Ｆ11〜Ｆ18 Ｆ25〜Ｆ28 フリップフロップ １５ バッファ １９〜２１ カウンタ ２２ リセット回路 ３２ クロック源 Ｉ11〜Ｉ13 インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 並列Ｎチャネル（Ｎは２以上の整数）の
   低速データを夫々ラッチクロックによりラッチして多重
   化することにより１チャネルの直列高速データに並直列
   変換するようにした多重化回路における並直列変換用ラ
   ッチクロックを生成するラッチクロック生成回路であっ
   て、 前記低速クロックと同一周期で前記高速データの周期と
   同一パルス幅を有しかつ順次位相がずれた複数の位相比
   較信号を生成する位相比較信号生成手段と、 前記複数の位相比較信号を入力として外部選択信号に従
   って択一的に導出する信号選択手段と、 この選択導出された位相比較信号と“０”，“１”の繰
   り返しパターンを有する前記低速データとの論理和演算
   をなす論理和演算手段と、 この論理和演算結果の直流分を検出する整流手段と、 を含み、この直流分に応じて前記外部選択信号を定めて
   前記ラッチクロックの決定をなすようにしたことを特徴
   とするラッチクロック生成回路。
2. 【請求項２】 位相比較信号生成手段は、前記低速クロ
   ックと同一周期で前記高速データの周期と同一パルス幅
   を有する第一の位相比較信号を生成する手段と、この第
   一の位相比較信号を順次前記パルス幅だけ位相をずらす
   シフトレジスタとを含み、このシフトレジスタの各位相
   ずれ出力を他の位相比較信号としたことを特徴とする請
   求項１記載のラッチクロック生成回路。
3. 【請求項３】 前記Ｎ及び前記位相比較信号の数は共に
   ８に選定されていることを特徴とする請求項１または２
   記載のラッチクロック生成回路。
4. 【請求項４】 請求項１〜３いずれか記載のラッチクロ
   ック生成回路と、このラッチクロック生成回路により決
   定された前記ラッチクロックにより前記低速データの各
   ラッチをなすラッチ回路とを含むことを特徴とする多重
   化回路。