JP3227894B2 - 並列直列変換装置 - Google Patents
並列直列変換装置Info
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- JP3227894B2 JP3227894B2 JP9631593A JP9631593A JP3227894B2 JP 3227894 B2 JP3227894 B2 JP 3227894B2 JP 9631593 A JP9631593 A JP 9631593A JP 9631593 A JP9631593 A JP 9631593A JP 3227894 B2 JP3227894 B2 JP 3227894B2
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムや通
信処理システムに使用される並列直列変換装置に係り、
特に、構成が簡易で、装置内のクロックの同期特性が安
定で、且つ、入力データの並列度が大きい場合において
も伝送速度の上昇率をできるだけ抑えることができ、更
に、複数系列にわたってフレーム・ビットを正しい位相
関係で挿入することが可能な並列直列変換装置に関す
る。
信処理システムに使用される並列直列変換装置に係り、
特に、構成が簡易で、装置内のクロックの同期特性が安
定で、且つ、入力データの並列度が大きい場合において
も伝送速度の上昇率をできるだけ抑えることができ、更
に、複数系列にわたってフレーム・ビットを正しい位相
関係で挿入することが可能な並列直列変換装置に関す
る。
【０００２】社会生活の高度化に伴い、情報処理システ
ムや通信システムに対する処理の高度化の要求は強く、
従って、処理の高速化の要求も強まっている。これに対
応して、システムを構成するプロセッサや種々の処理機
能回路の性能も大幅に向上しているが、大規模な処理を
消費電力の制約の下に行なうために、システム内では消
費電力が少ない素子を使用する。このため、素子の速度
からの制約によって並列処理を行なう場合が多い。
ムや通信システムに対する処理の高度化の要求は強く、
従って、処理の高速化の要求も強まっている。これに対
応して、システムを構成するプロセッサや種々の処理機
能回路の性能も大幅に向上しているが、大規模な処理を
消費電力の制約の下に行なうために、システム内では消
費電力が少ない素子を使用する。このため、素子の速度
からの制約によって並列処理を行なう場合が多い。
【０００３】一方、伝送システムにおいては、例えば管
路のスペースの制約から並列伝送はなじまない。幸い、
光ファイバ伝送技術の進歩により１０9 ビット水準の直
列伝送方式が実用化されており、近い将来１０10水準の
伝送方式の実用化も確実視されている。
路のスペースの制約から並列伝送はなじまない。幸い、
光ファイバ伝送技術の進歩により１０9 ビット水準の直
列伝送方式が実用化されており、近い将来１０10水準の
伝送方式の実用化も確実視されている。
【０００４】しかし、如何に高速な伝送方式が実用化さ
れたとしても、実用化された伝送方式の伝送速度が必要
な伝送速度とが整合しないこともありうる。従って、情
報処理システムや通信処理システムでの並列処理と、伝
送システムでの直列伝送のインタフェースをとる並列直
列変換装置はトータル・システムの中で重要な役割を果
している。
れたとしても、実用化された伝送方式の伝送速度が必要
な伝送速度とが整合しないこともありうる。従って、情
報処理システムや通信処理システムでの並列処理と、伝
送システムでの直列伝送のインタフェースをとる並列直
列変換装置はトータル・システムの中で重要な役割を果
している。
【０００５】
【従来の技術】従来の並列直列変換装置においては、並
列データを直列データに変換するクロックとビット・ク
ロックの位相を同期させるために位相同期発振器（ＰＬ
Ｏ）が使用されているが、回路構成が複雑で、調整の難
易度という面でも難点がある。
列データを直列データに変換するクロックとビット・ク
ロックの位相を同期させるために位相同期発振器（ＰＬ
Ｏ）が使用されているが、回路構成が複雑で、調整の難
易度という面でも難点がある。
【０００６】また、複数系列の直列化されたビット列に
フレーム・ビットを挿入して送出するが、フレーム・ビ
ットを生成、挿入する回路が系列毎に独立に設けられて
いるため、それらの間の初期位相関係、例えば電源投入
直後の位相関係が不定となる欠点を有している。
フレーム・ビットを挿入して送出するが、フレーム・ビ
ットを生成、挿入する回路が系列毎に独立に設けられて
いるため、それらの間の初期位相関係、例えば電源投入
直後の位相関係が不定となる欠点を有している。
【０００７】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、簡易な構成で安定に同期をとることが可能
で、且つ、入力データの並列度が大きい場合においても
伝送速度の上昇率をできるだけ抑えることができ、更
に、複数系列にわたってフレーム・ビットを正しい位相
関係で挿入することが可能な並列直列変換装置を提供す
ることを目的とする。
に対処して、簡易な構成で安定に同期をとることが可能
で、且つ、入力データの並列度が大きい場合においても
伝送速度の上昇率をできるだけ抑えることができ、更
に、複数系列にわたってフレーム・ビットを正しい位相
関係で挿入することが可能な並列直列変換装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明の構成を
示す図である。この装置の基本的機能は次の通りであ
る。入力データはＭビットの並列データで、それらの内
ｍビット並列のデータを直列に変換したデータ系列を
（ｎ−１）生成し、（ｍ−１）ビット並列のデータを直
列に変換した第ｎ系列を生成し、さらに、上記ｎ系列の
直列データをｍビット毎に他の系列の直列データと入れ
替えると共に直列化した、位相の異なるｎ系列のデータ
を生成し、データが欠落している位相に補信号ビットを
挿入し、さらに、補信号ビットのとびとびの位相にフレ
ーム・ビットを挿入して、伝送路に送出する。
示す図である。この装置の基本的機能は次の通りであ
る。入力データはＭビットの並列データで、それらの内
ｍビット並列のデータを直列に変換したデータ系列を
（ｎ−１）生成し、（ｍ−１）ビット並列のデータを直
列に変換した第ｎ系列を生成し、さらに、上記ｎ系列の
直列データをｍビット毎に他の系列の直列データと入れ
替えると共に直列化した、位相の異なるｎ系列のデータ
を生成し、データが欠落している位相に補信号ビットを
挿入し、さらに、補信号ビットのとびとびの位相にフレ
ーム・ビットを挿入して、伝送路に送出する。
【０００９】即ち、Ｍ、ｍ、ｎの間には Ｍ＝ｍ・（ｎ−１）＋（ｍ−１）＝ｍ・ｎ−１ という関係がある。そして、図１においては、Ｍ＝１
１、ｍ＝４、ｎ＝３として図示している。
１、ｍ＝４、ｎ＝３として図示している。
【００１０】図１において、１はＭビットの並列データ
をｍビットずつ直列化したデータをｎ系列出力する多重
化手段、２は上記ｎ系列の直列データをｍビット毎に他
の系列の直列データと入れ替えると共に直列化した、位
相の異なるｎ系列のデータを生成する直列化手段、３は
直列化手段２が出力するｎ系列のデータを系列毎にスク
ランブルするスクランブル手段、４はスクランブル手段
３が出力するｎ系列のデータの空きビットに補信号ビッ
トを挿入する補信号ビット挿入手段、５は補信号ビット
が挿入された位相に所定の密度でフレーム・ビットを挿
入するフレーム・ビット挿入手段である。また、１−０
はｍ（この場合には４）分周回路、１−１乃至１−３は
ｍ：１（この場合は４：１）マルチプレクサ、２−１は
直列化回路、２−２はｎ（この場合は３）分周回路、５
−１はフレーム・ビット挿入回路、５−２は２分周回
路、５−３はフレーム・パルス発生回路である。尚、２
分周回路はｎ（この場合は３）系列に対応するｎの単位
２分周回路によって構成されており、ｎの単位の２分周
回路のうち（ｎ−１）の単位２分周回路はのこり１つの
単位２分周回路に同期するようになっている。
をｍビットずつ直列化したデータをｎ系列出力する多重
化手段、２は上記ｎ系列の直列データをｍビット毎に他
の系列の直列データと入れ替えると共に直列化した、位
相の異なるｎ系列のデータを生成する直列化手段、３は
直列化手段２が出力するｎ系列のデータを系列毎にスク
ランブルするスクランブル手段、４はスクランブル手段
３が出力するｎ系列のデータの空きビットに補信号ビッ
トを挿入する補信号ビット挿入手段、５は補信号ビット
が挿入された位相に所定の密度でフレーム・ビットを挿
入するフレーム・ビット挿入手段である。また、１−０
はｍ（この場合には４）分周回路、１−１乃至１−３は
ｍ：１（この場合は４：１）マルチプレクサ、２−１は
直列化回路、２−２はｎ（この場合は３）分周回路、５
−１はフレーム・ビット挿入回路、５−２は２分周回
路、５−３はフレーム・パルス発生回路である。尚、２
分周回路はｎ（この場合は３）系列に対応するｎの単位
２分周回路によって構成されており、ｎの単位の２分周
回路のうち（ｎ−１）の単位２分周回路はのこり１つの
単位２分周回路に同期するようになっている。
【００１１】図１の構成は、直列化手段２のｎ分周回路
に供給するクロックを位相ロック発振器などのアナログ
回路で生成せず、多重化手段１が備えるｍ分周回路から
供給する点と、２分周回路を構成するｎの単位の２分周
回路を従属関係で動作させる点に特徴がある。
に供給するクロックを位相ロック発振器などのアナログ
回路で生成せず、多重化手段１が備えるｍ分周回路から
供給する点と、２分周回路を構成するｎの単位の２分周
回路を従属関係で動作させる点に特徴がある。
【００１２】
【作用】図１において、周波数ｆ0 の伝送クロックが、
ｍ分周回路とｍ：１マルチプレクサに供給される。その
伝送クロックをｍ分周回路で１／ｍ分周したクロックが
ｍ：１マルチプレクサに供給される。従って、ｍ：１マ
ルチプレクサにおけるクロックの位相関係が一意的に定
まる。また直列化手段では、ｎ分周回路が受ける１／ｍ
分周されたクロックを基準に直列化回路を駆動するの
で、直列化回路とｍ：１マルチプレクサも同期し、装置
内のクロックとデータの位相関係は一意的に定まる。
ｍ分周回路とｍ：１マルチプレクサに供給される。その
伝送クロックをｍ分周回路で１／ｍ分周したクロックが
ｍ：１マルチプレクサに供給される。従って、ｍ：１マ
ルチプレクサにおけるクロックの位相関係が一意的に定
まる。また直列化手段では、ｎ分周回路が受ける１／ｍ
分周されたクロックを基準に直列化回路を駆動するの
で、直列化回路とｍ：１マルチプレクサも同期し、装置
内のクロックとデータの位相関係は一意的に定まる。
【００１３】フレーム・ビットは補信号ビットのとびと
びの位相に１、０交番で挿入するためにフレーム・パル
ス発生回路の出力を２分周する。この２分周回路はｎの
系列に対応してｎ設けられるが、その内１を基準とし、
（ｎ−１）は基準に従属して動作させることにより、ｎ
の系列の間でフレーム・ビットの挿入位相を一意的に決
定することができる。
びの位相に１、０交番で挿入するためにフレーム・パル
ス発生回路の出力を２分周する。この２分周回路はｎの
系列に対応してｎ設けられるが、その内１を基準とし、
（ｎ−１）は基準に従属して動作させることにより、ｎ
の系列の間でフレーム・ビットの挿入位相を一意的に決
定することができる。
【００１４】
【実施例】図２は、図１の構成のタイムチャートであ
る。以下、タイムチャートを用いて、図１の構成の機能
について説明する。図２のは周波数ｆ0 のクロック、
は周波数ｆ0 ／ｍ（ｍ＝４）のｍ分周クロック、は
周波数がｆ0 ／ｍ・ｎ（ｎ＝３）の非対象な波形のｍ・
ｎ分周クロック、はビットレートがｆ0 ／ｍの入力デ
ータ、はｍビットの入力データを多重化したｍ：１マ
ルチプレクサの出力データ、はｎ系列のマルチプレク
サ出力データをｍビット毎に輪環の順に他の系列のデー
タと入れ替えると共に直列化した直列化手段２の出力デ
ータ、はフレーム・ビット挿入手段の出力データであ
る。ここで、入力データを全て（１）乃至（４）、
（５）乃至（８）、（９）乃至（１１）で表している
が、（１）乃至（４）、（５）乃至（８）、（９）乃至
（１１）のデータは上記セットで多重化手段１に供給さ
れる。従って、同じ番号のデータであっても供給される
タイミングが異なれば実質的には異なるデータである。
つまり、例えばの（１）の最初の（１）乃至（４）の
データと２番めの（１）乃至（４）のデータは異なるデ
ータである。 従って、直列化手段２の出力である、の
（１）乃至（３）の３系列のデータは全てことなるデー
タを多重化して直列化したものであるので、この３系列
のデータを全て送信して全ての入力データを送信できる
ことになる。即ち、本発明の並列直列変換装置において
は、全ての入力データを直列化するより伝送速度を１／
３に低減することができる。
る。以下、タイムチャートを用いて、図１の構成の機能
について説明する。図２のは周波数ｆ0 のクロック、
は周波数ｆ0 ／ｍ（ｍ＝４）のｍ分周クロック、は
周波数がｆ0 ／ｍ・ｎ（ｎ＝３）の非対象な波形のｍ・
ｎ分周クロック、はビットレートがｆ0 ／ｍの入力デ
ータ、はｍビットの入力データを多重化したｍ：１マ
ルチプレクサの出力データ、はｎ系列のマルチプレク
サ出力データをｍビット毎に輪環の順に他の系列のデー
タと入れ替えると共に直列化した直列化手段２の出力デ
ータ、はフレーム・ビット挿入手段の出力データであ
る。ここで、入力データを全て（１）乃至（４）、
（５）乃至（８）、（９）乃至（１１）で表している
が、（１）乃至（４）、（５）乃至（８）、（９）乃至
（１１）のデータは上記セットで多重化手段１に供給さ
れる。従って、同じ番号のデータであっても供給される
タイミングが異なれば実質的には異なるデータである。
つまり、例えばの（１）の最初の（１）乃至（４）の
データと２番めの（１）乃至（４）のデータは異なるデ
ータである。 従って、直列化手段２の出力である、の
（１）乃至（３）の３系列のデータは全てことなるデー
タを多重化して直列化したものであるので、この３系列
のデータを全て送信して全ての入力データを送信できる
ことになる。即ち、本発明の並列直列変換装置において
は、全ての入力データを直列化するより伝送速度を１／
３に低減することができる。
【００１５】入力データ（１）〜（４）はのｆ0 ／４
クロックの周期の間に、ｆ0 クロックで交互に読まれ
て、直列に変換される。この動作を繰り返すので、４：
１マルチプレクサ１−１の出力データはの系列〔１〕
のようになる。〔１〕のデータに、（１）〜（４）が
記入されているが、これは並列入力データ（１）〜
（４）を意味する。同様に４：１マクチプレクサ１−
２、１−３の出力データはの系列〔２〕、〔３〕のよ
うになる。ただし系列〔３〕においては、４スロットに
１回入力データが入らないスロットが存在する。この３
系列のデータを、直列化回路において、の３相のｆ0
／１２クロックで選択して直列化したものがのデータ
で、系列〔１〕〜〔３〕には１１の入力データが異なる
位相で直列に並べられている。そして、１２スロットに
１回入力データが入らないスロットが存在する。
クロックの周期の間に、ｆ0 クロックで交互に読まれ
て、直列に変換される。この動作を繰り返すので、４：
１マルチプレクサ１−１の出力データはの系列〔１〕
のようになる。〔１〕のデータに、（１）〜（４）が
記入されているが、これは並列入力データ（１）〜
（４）を意味する。同様に４：１マクチプレクサ１−
２、１−３の出力データはの系列〔２〕、〔３〕のよ
うになる。ただし系列〔３〕においては、４スロットに
１回入力データが入らないスロットが存在する。この３
系列のデータを、直列化回路において、の３相のｆ0
／１２クロックで選択して直列化したものがのデータ
で、系列〔１〕〜〔３〕には１１の入力データが異なる
位相で直列に並べられている。そして、１２スロットに
１回入力データが入らないスロットが存在する。
【００１６】上記のようにｆ0 クロックを基準に、４分
周、１２分周したクロックを使用して直列化するので、
クロック間、クロックとデータ間の同期が一意的に定ま
る。次に、スクランブル手段において直列化手段の出力
信号の「０」、「１」をランダム化し、伝送路信号にお
いて同一符号の連続が生じないようにした後、補信号を
挿入する。
周、１２分周したクロックを使用して直列化するので、
クロック間、クロックとデータ間の同期が一意的に定ま
る。次に、スクランブル手段において直列化手段の出力
信号の「０」、「１」をランダム化し、伝送路信号にお
いて同一符号の連続が生じないようにした後、補信号を
挿入する。
【００１７】図では省略しているが、補信号挿入手段に
おいては、その空きスロットに、空きスロットのひとつ
手前のスロットのデータを反転して挿入する。この補信
号を挿入されたデータの補信号の位相に、フレーム・ビ
ットを１フレームに１回挿入する。はこうして得られ
た、系列〔１〕の出力信号である。（１）〜（１１）は
並列入力データであり、Ｆはフレーム・ビットである。
なお、フレーム・ビットは１フレームに１回挿入され、
フレーム・ビットが挿入されない場合には、対応する位
相には補信号が挿入される。（Ｃ）はこれを意味してい
る。
おいては、その空きスロットに、空きスロットのひとつ
手前のスロットのデータを反転して挿入する。この補信
号を挿入されたデータの補信号の位相に、フレーム・ビ
ットを１フレームに１回挿入する。はこうして得られ
た、系列〔１〕の出力信号である。（１）〜（１１）は
並列入力データであり、Ｆはフレーム・ビットである。
なお、フレーム・ビットは１フレームに１回挿入され、
フレーム・ビットが挿入されない場合には、対応する位
相には補信号が挿入される。（Ｃ）はこれを意味してい
る。
【００１８】フレーム・ビットは１回おきに１、０を繰
り返すので、フレーム・ビット挿入手段に２分周回路が
使用され．この２分周回路は各系列に対応して設けられ
る。図３は２分周回路の構成を示す図である。
り返すので、フレーム・ビット挿入手段に２分周回路が
使用され．この２分周回路は各系列に対応して設けられ
る。図３は２分周回路の構成を示す図である。
【００１９】図３において、５−２１、５−２２、５−
２３は単位２分周回路で、各々が系列〔１〕乃至〔３〕
に対応して設けられている。５−２４は微分回路で、単
位２分周回路５−２１の出力信号の立ち上がりを微分し
たパルスを発生し、これを単位２分周回路５−２２、５
−２３に供給する。従って、単位２分周回路の動作は相
互に同期したものとなり、例えば電源投入直後の位相関
係も確定する。
２３は単位２分周回路で、各々が系列〔１〕乃至〔３〕
に対応して設けられている。５−２４は微分回路で、単
位２分周回路５−２１の出力信号の立ち上がりを微分し
たパルスを発生し、これを単位２分周回路５−２２、５
−２３に供給する。従って、単位２分周回路の動作は相
互に同期したものとなり、例えば電源投入直後の位相関
係も確定する。
【００２０】
【発明の効果】以上説明した如く、本発明により、構成
が簡易で、装置内のクロックの同期特性が安定で、且
つ、入力データの並列度が大きい場合においても伝送速
度の上昇率をできるだけ抑えることができ、更に、複数
系列にわたってフレーム・ビットを正しい位相関係で挿
入することが可能な並列直列変換装置を実現することが
できる。
が簡易で、装置内のクロックの同期特性が安定で、且
つ、入力データの並列度が大きい場合においても伝送速
度の上昇率をできるだけ抑えることができ、更に、複数
系列にわたってフレーム・ビットを正しい位相関係で挿
入することが可能な並列直列変換装置を実現することが
できる。
【図１】 本発明の構成。
【図２】 図１の構成のタイムチャート。
【図３】 ２分周回路の構成。
１ 多重化手段 ２ 直列化手段 ３ スクランブル手段 ４ 補信号挿入手段 ５ フレーム・ビット挿入手段 １−０ ｍ分周回路 １−１、１−２、１−３ ｍ：１マルチプレクサ ２−１ 直列化回路 ２−２ ｎ分周回路 ５−１ フレーム・ビット挿入回路 ５−２ ２分周回路 ５−３ フレーム・パルス発生回路
Claims (2)
- 【請求項１】 入力されるｍビット並列でｎ系列のデ
ータをｎ系列の直列データに多重化する多重化手段と、
該ｎ系列の直列データをｍビット毎に他の系列の直列デ
ータと入れ替えると共に直列化したｎ系列のデータを出
力する直列化手段と、該直列化手段が出力する各々のデ
ータをランダム化するスクランブル手段と、該スクラン
ブル手段が出力するｎ系列のデータに補助ビットを挿入
する補信号挿入手段と、挿入された該補助ビットの位相
に所定の率でフレーム・ビットを挿入するフレーム・ビ
ット挿入手段とを備える並列直列変換装置において、該
多重化手段に設けられたｎ系列のｍ：１マルチプレクサ
に、伝送ビット速度ｆ0 のクロックとｍ分周回路で分周
したｆ0 ／ｍクロックを供給し、かつ、該直列化手段に
設けられたｎ分周回路に該ｆ0 ／ｍクロックを供給する
ことを特徴とする並列直列変換装置。 - 【請求項２】 請求項１記載の並列直列変換装置にお
いて、 上記 フレーム・ビット挿入手段に設けられた２分周回路
を構成するｎの単位２分周回路を、任意の単位２分周回
路に同期させることを特徴とする並列直列変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631593A JP3227894B2 (ja) | 1993-04-23 | 1993-04-23 | 並列直列変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631593A JP3227894B2 (ja) | 1993-04-23 | 1993-04-23 | 並列直列変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311048A JPH06311048A (ja) | 1994-11-04 |
| JP3227894B2 true JP3227894B2 (ja) | 2001-11-12 |
Family
ID=14161600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9631593A Expired - Fee Related JP3227894B2 (ja) | 1993-04-23 | 1993-04-23 | 並列直列変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227894B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW419924B (en) | 1998-02-16 | 2001-01-21 | Nippon Telegraph & Telephone | Channel-to-channel skew compensation |
| US7551107B2 (en) | 2006-12-05 | 2009-06-23 | Electronics And Telecommunications Research Institute | Multiplexer for controlling data output sequence and parallel-to-serial converter using the same |
-
1993
- 1993-04-23 JP JP9631593A patent/JP3227894B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06311048A (ja) | 1994-11-04 |
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Legal Events
| Date | Code | Title | Description |
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