JP3131870B2 - 多重化方式および回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル信号
通信分野に用いられ、信号伝送を行う際に、主信号に対
してフレーム同期信号等の付加情報を多重化して多重化
フレームを構成するための技術に係る。特に、この発明
は、多値変調に対応した符号化変調方式を採用するディ
ジタル無線通信装置に好適であり、主信号に対して、多
値変調に応じた列変換を行い且つ符号化冗長信号その他
の付加情報の多重化を行って、多重化フレームを構成す
る多重化方式および回路に関する。

【０００２】

【従来の技術】一般に、ディジタル無線伝送において
は、主信号に種々の付加情報を多重化して情報伝送を行
なう。主信号に多重化される付加情報としては、例え
ば、送信−受信局間でフレーム同期を確立するためのフ
レーム同期信号、ディジタルサービス信号、制御信号、
警報信号、伝送路における誤り訂正のための符号化冗長
信号等がある。

【０００３】また、地上ディジタル無線伝送では、変調
方式として多値変調方式を採用し、大容量の信号伝送を
実現している。

【０００４】従来、多値変調方式における誤り訂正に
は、ブロック符号方式と称される誤り訂正方式が多く採
用されてきた。図７は、ブロック符号方式により、誤り
訂正のための付加情報が主信号に多重化された多重化フ
レームの例を模式的に示している。

【０００５】図７には、ブロック符号長ＢＬ、符号化冗
長信号ＥＲ、および上述したフレーム同期信号等の付加
情報ＡＤを示している。図７において、符号化冗長信号
ＥＲは、誤り訂正のブロック周期毎にまとめて多重化す
ることができる。よって、付加情報ＡＤも同一タイミン
グのタイムスロット上にアサインする方式が有効であ
る。このため、従来の多重化回路においては、誤り訂正
のための符号化冗長信号ＥＲを含む付加情報は、図７に
示す符号化冗長信号ＥＲおよびその他の付加情報ＡＤの
ように、同一タイミングのタイムスロット上にタイムス
ロット単位でアサインされるのが一般的であった。

【０００６】従来の多重化システムについて、図８を参
照し主として送信の場合を例にとって説明する。

【０００７】図８に示す多重化システムは、列変換回路
１、エラスティックメモリ（ＦＩＦＯ）２、多重化回路
３、ＰＬＬ（phase locked loop）回路４、タイミング
発生回路５およびゲート回路６を有し、タイミング発生
回路５はカウンタ７およびワード検出回路８により構成
されている。エラスティックメモリ２は、いわゆるＦＩ
ＦＯ（first in, first out）メモリである。

【０００８】多重化の基本単位であるタイムスロット
は、ＰＬＬ回路４から出力されるクロックＣＬ１をタイ
ミング発生回路５で計数することにより管理され、時間
軸上に位置付けられる。

【０００９】ｍ列で入力されたデータおよびクロックＣ
Ｌ０からなる主信号を、列変換回路１で２ⁿ多値変調用
のｎ列に変換する。例えば、多重変調方式が１２８ＱＡ
Ｍである場合は、１２８＝２⁷、すなわちｎ＝７、であ
り７列に列変換される。この列変換回路１は、入力され
るｍ×ｎのデータを蓄積し、ｎ×ｍのデータに変換して
出力する。このようにマトリックスデータの出力順序を
変換する類似先行技術として、後述する特開平４−１１
２８３号公報に示される「パターン変換装置」がある。

【００１０】列変換後のｎ列の主信号は、同期のとれた
クロックＣＬ２によってエラスティクメモリ（ＦＩＦ
０）２に書き込まれる。

【００１１】タイミング発生回路５は、付加情報の多重
化タイムスロットを管理する。タイミング発生回路５の
カウンタ７は、タイムスロット単位に相当するクロック
ＣＬ１を計数し、ワード検出回路８は、カウンタ７のカ
ウント値であるワードが所定のワードであるか否かを検
出する。すなわち、図７に示す付加情報ＥＲおよびＡＤ
が多重化されるタイムスロットは、ワード検出回路８に
予め設定されたワード、つまりカウンタ７のカウント値
を検出することによって決定される。

【００１２】ゲート回路６は、アンドゲートＡＮＤおよ
びオアゲートＯＲを有し、付加情報ＥＲおよびＡＤのタ
イムスロットについてのみエラスティックメモリ２から
のデータ読み出しを禁止するための読み出しクロックＣ
Ｌ３を生成して、エラスティックメモリ２からデータを
読み出す。

【００１３】すなわち、オアゲートＯＲで、ワード検出
回路８で検出される全ての付加情報ＥＲおよびＡＤのタ
イムスロットの時系列での位置情報Ｄ１の論理和をと
り、該当するタイムスロットのクロックのみをアンドゲ
ートＡＮＤで阻止して、いわゆる歯抜け状態、すなわち
タイムギャップを有する読み出しクロックＣＬ３を生成
する。この読み出しクロックＣＬ３を用いることによ
り、タイムギャップを有するデータＤ２がエラスティッ
クメモリ２から読み出される。

【００１４】読み出しクロックＣＬ３の読み出し周波数
ｆｏｌは、ＰＬＬ回路４によって、クロックＣＬ２の書
き込み周波数ｆｉｌと同一周波数で且つ同期している
（ｆｉｌ＝ｆｏｌ）。すなわち、クロックＣＬ１の周波
数ｆｓｌは書き込み周波数ｆｉｌより付加情報の分だけ
高くする。図７におけるブロック符号長ＢＬ、他の付加
情報ＡＤおよび符号化冗長信号ＥＲのタイムスロット数
をそれぞれｔ１、ｔ２およびｔ３（ｔ１，ｔ２，ｔ３は
それぞれ自然数）とすると、 ｆｓｌ＝ｆｉｌ×ｔ１／（ｔ１−ｔ２−ｔ３） とする。また、例えば、付加情報ＡＤが少なく、付加情
報ＡＤが隔ブロック毎に（１ブロックおきに）多重化さ
れる場合は、 ｆｓｌ＝ｆｉｌ×｛２×ｔ１／（２×ｔ１−ｔ２−２×
ｔ３）｝ となる。

【００１５】このようなデータＤ２に対して、多重化回
路３は、符号化冗長信号ＥＲおよび付加情報ＡＤのタイ
ムスロット位置を示す情報Ｄ１により、予め定めたビッ
ト値に付加情報ＡＤおよびＥＲを多重化する。多重化さ
れた信号は、多値変調回路により変調され出力される。

【００１６】このように、従来の多重化システムでは、
付加情報が少ない場合には、付加情報を多重化するタイ
ムスロット数を減らし、また、付加情報が多い場合に
は、付加情報を多重化するタイムスロット数を増やすと
いうようにして、タイムスロット単位でビット付加率を
調整している。

【００１７】先に述べたように、マトリックスデータの
出力順序を変換する技術が、特開平４−１１２８３号公
報に示されている。

【００１８】特開平４−１１２８３号公報のパターン変
換装置においては、イメージスキャナにより文字等を文
字毎にｎｎ行ｍｍ列のマトリックス状として読み取り、
ディスプレイやプリンタに表示する場合に用いられるパ
ターン変換装置である。このような場合、マトリックス
データの出力順序を変換する必要があるため、次のよう
にして、パターン変換を行う。

【００１９】文字毎の単位行データをｍｍビット毎にパ
ターンメモリに記憶し、読み出し手段によりこのパター
ンメモリからｎｎ行のデータを順次読み出すとともに、
ビット位置指定回路によりｍｍビット中のいずれか１ビ
ットを指定する。ビット位置指定回路で指定されたビッ
トをデータセレクタで選択し、シフトレジスタにより、
シフトパルスに応じてｎｎビットの単位列データを形成
する。

【００２０】すなわち、特開平４−１１２８３号公報の
パターン変換装置では、入力されたｎｎ行ｍｍ列ビット
データに対して、出力するビット順序を変えたビットデ
ータに迅速に変換することができる。

【００２１】上述した特開平４−１１２８３号公報のパ
ターン変換装置は、多重化フレームを生成するための多
重化技術でなく単なる列変換のみの技術である。ちなみ
に、列変換と多重化とを同時に一括して行う技術は従来
から実現されている。

【００２２】

【発明が解決しようとする課題】図８に示した従来のシ
ステムにおいては、ワード検出回路８で全ての付加情報
ＥＲおよびＡＤのタイムスロットを検出し、それらの位
置情報Ｄ１をゲート回路６のオア回路ＯＲで論理加算し
て、該当する時間位置のクロックＣＬ１を除去して、歯
抜け状態の読み出しクロックＣＬ３が生成される。この
読み出しクロックＣＬ３により、タイムギャップを有す
るデータＤ２がエラスティックメモリ２から読み出され
て、そのタイムギャップ個所に付加情報ＥＲおよびＡＤ
を多重化することにより、多重化フレームが構成され
る。

【００２３】しかしながら、このような多重化は、図７
に示したように、タイムスロット毎に付加情報を多重化
するフレーム構成であるからこそ有効であった。このた
め、上述した図８のシステムでは、ビット単位毎に付加
情報を多重化するフレーム構成を実現することはできな
い。

【００２４】すなわち、従来の多重化システムは、誤り
訂正符号にブロック符号が多く採用されてきたため、図
７のように誤り訂正のブロック周期毎にまとまって同一
タイムスロットに付加情報をアサインすることができる
方式であった。一方、このようなブロック符号でない誤
り訂正符号を採用するとき、例えば、符号化と、変復調
を一体化したシステムにおいて、特定のタイムスロット
の一部のビットに符号化冗長信号がアサインされる場合
がある。このような、付加情報の配置は、周期的規則性
はあるものの、従来のように同一タイムスロットの全て
のビットに符号化冗長信号をアサインできない。

【００２５】このように、同一タイムスロットに主信号
と付加情報とが混在すると、従来のシステムでは、同一
タイムスロット上の全ビットに、符号化冗長信号を含む
付加情報をアサインすることができない。その場合、仮
に、ダミーの付加情報を追加して、図７のように同一タ
イムスロットの全てのビットを付加情報にアサインする
ことも考えられるが、このようにすると、主信号に対す
る付加情報量が無駄に増加し、伝送効率が劣化する。

【００２６】この発明は、上述した事情に鑑みてなされ
たもので、同一タイムスロット上の全ビットに主信号と
付加情報とが混在して、符号化冗長信号を含む付加情報
をアサインすることができない場合にも、周期的規則性
があれば付加情報を多重化することができ、ビット単位
の多重化が必要な場合にも、伝送効率の高い多重化フレ
ームを構成することを可能とする多重化方式および回路
を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の態様に係る多重化方式は、主信号
のｍ列からｎ列への列変換および該主信号に対する付加
情報の多重化を制御する制御信号を、前記列変換の係数
ｉ＝｜ｍ−ｎ｜とタイムスロット中の前記付加情報のビ
ット数ｊとの剰余加算に基づいて生成する制御信号生成
手段と、前記制御信号生成手段で生成された制御信号に
基づいてｍ列からｎ列ヘの列変換および前記付加情報の
多重化を行う列変換多重化手段と、を備える。

【００２８】前記制御信号生成手段は、前記列変換の係
数ｉおよび前記タイムスロット中の付加情報のビット数
ｊの少なくとも一方を外部から設定する手段を含んでい
てもよい。

【００２９】前記制御信号生成手段は、前記主信号およ
び付加情報に対応して、前記主信号のｍ列からｎ列への
列変換および該主信号に対する付加情報の多重化を制御
する制御信号を格納する記憶手段を含んでいてもよい。

【００３０】この発明の第２の態様に係る多重化回路
は、主信号のｍ列からｎ列への列変換および該主信号に
対する付加情報の多重化を制御する制御信号を、前記列
変換の係数ｉ＝｜ｍ−ｎ｜とタイムスロット中の前記付
加情報のビット数ｊとの剰余加算に基づいて生成する制
御信号生成部と、前記制御信号生成部で生成された制御
信号に基づいてｍ列からｎ列ヘの列変換および前記付加
情報の多重化を行う列変換多重化回路と、を備える。

【００３１】この発明の第３の態様に係る多重化回路
は、ｍ列の入力データを各列毎に一旦保持し、該入力デ
ータおよび付加情報を所定のタイミングで列変換多重化
制御データにより選択的に抽出してｎ列の多重化出力デ
ータを出力する列変換多重化回路と、前記入力データの
タイムスロットを計数して、符号化における規則的周期
長を管理するカウンタと、ｍ列からｎ列への列変換にお
ける係数ｉ＝｜ｍ−ｎ｜と前記列変換多重化制御データ
とをｍｏｄ（ｍ）加算する第１の加算回路と、前記第１
の加算回路の出力を１タイムスロットの間保持するリタ
イミング回路と、前記タイムスロット毎に前記リタイミ
ング回路の保持値と前記付加情報のビット数ｊとをｍｏ
ｄ（ｍ）加算して前記列変換多重化制御データとして前
記列変換多重化回路に供給する第２の加算回路と、を具
備する。

【００３２】この発明の多重化方式および回路において
は、主信号のｍ列からｎ列への列変換および該主信号に
対する付加情報の多重化を制御する制御信号を、前記列
変換の係数ｉ＝｜ｍ−ｎ｜とタイムスロット中の前記付
加情報のビット数ｊとの剰余加算に基づいて生成し、該
制御信号に基づいて列変換および前記付加情報の多重化
を行う。したがって、この多重化方式および回路では、
周期的規則性があれば、同一タイムスロットの一部のビ
ットに付加情報を多重化することができ、ビット単位の
多重化が必要な場合にも、伝送効率の高い多重化フレー
ムを構成することができる。

【００３３】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。

【００３４】図１〜図６を参照してこの発明による多重
化システムの実施の形態を説明する。

【００３５】図１は、この発明の実施の形態に係る多重
化システムの構成を示している。

【００３６】図１に示す多重化システムは、ラッチ１１
₁〜１１_m、セレクタ１２₁〜１２_n、ＰＬＬ回路１３、制
御回路１４、リタイミング回路１５、加算回路１６，１
７、カウンタ１８および設定回路１９を具備している。
ラッチ１１₁〜１１_m、セレクタ１２₁〜１２_n、ＰＬＬ回
路１３および制御回路１４は、列変換多重化回路２０を
構成し、リタイミング回路１５、加算回路１６，１７、
カウンタ１８および設定回路１９は、タイミング発生回
路２１を構成する。

【００３７】まず、列変換多重化回路２０について説明
する。ラッチ１１₁〜１１_mは、それぞれｍビットすなわ
ちｍ列で入力される主信号データの各列を読み込んで、
一時保持する。セレクタ１２₁〜１２_nは、ラッチ１１₁
〜１１_mの各出力および付加情報が入力され、制御デー
タＤ１１に応じ各々これらのうちのいずれかを選択し
て、ｎビットすなわちｎ列の多重化信号として出力す
る。ＰＬＬ回路１３は、入力される主信号データと出力
される多重化信号との同期をＰＬＬを用いて確立する。

【００３８】制御回路１４は、制御データＤ１１を受け
て、ラッチ１１₁〜１１_mからのデータ読み出しタイミン
グをｍ列毎に個別制御するｍ種の読み出し制御信号Ｃ１
１をラッチ１１₁〜１１_mに与えるとともに、ｍ、ｎおよ
び付加情報多重化周期の公倍数の関係となる周期を有す
る信号Ｃ１２をＰＬＬ回路１３に供給する。

【００３９】次に、タイミング発生回路２１について説
明する。リタイミング回路１５は、加算回路１６の出力
値Ｄ１２を保持し且つＰＬＬ回路１３から出力されるタ
イムスロットを示す信号Ｃ１３に応答し、タイムスロッ
ト毎にリタイミングして保持値を出力データＤ１３とし
て加算回路１７に供給する。リタイミング回路１５は、
カウンタ１８から与えられる列変換多重化周期信号Ｃ１
４により初期化される。加算回路１６は、加算回路１７
の加算値である制御データＤ１１と、主信号の列数ｍお
よび変調列数ｎから決定される係数ｉ（ｉ＝｜ｍ−ｎ
｜）を示す制御データＤ１４とをｍｏｄ（ｍ）加算（剰
余加算）する。加算回路１７は、リタイミング回路１５
から出力されるデータＤ１３と設定回路１９から与えら
れるデータＤ１５に基づく設定値ｊとをｍｏｄ（ｍ）加
算して、加算結果を制御データＤ１１として出力する。

【００４０】カウンタ１８は、ＰＬＬ回路１３からの多
重化の基本単位であるタイムスロットを示す信号Ｃ１３
を計数して符号化の規則的周期長、すなわち符号長ａ÷
変調列数ｎを管理する。このカウンタ１８は、リタイミ
ング回路１５に列変換多重化信号Ｃ１４を供給するとと
もに、タイムスロット毎に付加情報の有無を示す信号Ｃ
１５を設定回路１９に供給する。

【００４１】設定回路１９は、カウンタ１８から与えら
れる付加情報の有無を示す信号Ｃ１５に応答して、タイ
ムスロット毎の付加情報ビット数ｊを示すデータＤ１５
を設定し、出力する。

【００４２】次に、図１のように構成された多重化シス
テムの動作について、図２〜図６を参照して具体的に説
明する。

【００４３】図２は、この多重化システムにより生成さ
れる多重化フレームの構成を模式的に示している。図２
の多重化フレームは、入力される主信号データは、列数
ｍ＝８の１２８ＱＡＭ変調（ｎ＝７）に対して、符号化
率（ａ，ｂ）＝（８４，６９）、すなわち、符号長８４
ビット、主信号６９ビット、付加情報１１ビット、そし
て符号化冗長信号４ビットで、付加情報の多重化周期を
１符号長とする（符号長毎に付加情報を多重化する）フ
レーム構成である。ここで、入力信号の主信号データ８
列中の第１列を「１ｍ」、同様に多重化信号の第１列を
「１ｎ」として示す。また、太線による斜線部が符号化
冗長信号ＥＲを示し、細線による斜線部がその他の付加
情報ＡＤを示している。

【００４４】符号長ａに相当する８４ビットは、１２タ
イムスロット×７列であり、第１列すなわち１ｎの第
４、第８および第１２タイムスロットと第２列すなわち
２ｎの第１２タイムスロットとに符号化冗長信号ＥＲが
アサインされている。

【００４５】図２に示すように符号化冗長信号がアサイ
ンされた符号化は、周期的規則性はあるものの、従来の
ように同一タイムスロット全てに符号化冗長信号をアサ
インすることはできない。

【００４６】図２のようなビット付加率（８４，６
９）、すなわち符号長８４ビット、主信号６９ビット、
付加情報１１ビット、符号化冗長信号４ビットの多重符
号化を、図８のような従来の多重化システムで実現しよ
うとすると、同一タイムスロットの全てのビット列を付
加情報にアサインする必要があるため、ビット付加率が
（８４，６３）となり、伝送効率が劣化する。したがっ
て、従来の多重化システムのように、タイムギャップを
形成してクロックを歯抜けにする方法では図２のような
付加情報の多重化タイムスロットパターンを実現するこ
とができない。

【００４７】そこで、この発明による多重化システムで
は、列変換多重化回路２０およびタイミング発生回路２
１で構成され、特に、列変換と多重化ビットを制御する
制御信号が、列変換時の係数ｉとタイムスロットパター
ン中の付加情報のビット数ｊとのｍｏｄ（ｍ）加算によ
り生成される。

【００４８】まず、タイミング発生回路２１について説
明する。カウンタ１８は、タイムスロットを計数するこ
とにより、符号化の規則的周期長 （符号長ａ÷変調列数ｎ） を管理し、タイムスロット毎の付加情報の有無を示す信
号Ｃ１５を出力する。この場合、第４、第８および第１
２タイムスロットには付加情報が存在する。

【００４９】設定回路１９は、カウンタ１８の付加情報
の有無を示す信号Ｃ１５により制御されて、タイムスロ
ット毎の付加情報ビット数ｊを示すデータＤ１５を設定
する。例えば、データＤ１５の値ｊは、第４タイムスロ
ットを４、第８タイムスロットを５、第１２タイムスロ
ットを６、そしてその他のタイムスロットを０に設定す
る。

【００５０】加算回路１７は、リタイミング回路１５の
出力値Ｄ１３と設定回路１９の出力Ｄ１５の設定値ｊと
をｍｏｄ（ｍ）加算し、加算結果を制御データＤ１１と
して出力する。

【００５１】なお、データＤ１３とデータＤ１５の付加
情報ビット数ｊとのｍｏｄ（ｍ）加算とは、データＤ１
３の値と設定値ｊとを加算して得られる値をｍで除算し
たときの余りの値を示す。例えば、ｍ＝８のとき、Ｄ１
３＋ｊ＝８ならば８ｍｏｄ（８）＝０で制御データＤ１
１は“０”、また、Ｄ１３＋ｊ＝１０ならば１０ｍｏｄ
（８）＝２で制御データＤ１１は“２”となる。

【００５２】加算回路１６は、制御データＤ１１と、主
信号の列数ｍおよび変調列数ｎから （ｉ＝｜ｍ−ｎ｜） として決定される係数ｉを示す制御データＤ１４とをｍ
ｏｄ（ｍ）加算する。

【００５３】リタイミング回路１５は、列変換多重化周
期信号Ｃ１４によりリセットされて初期化されるととも
に、加算回路１６の加算出力値Ｄ１２を保持し、タイム
スロット毎にリタイミングして、値Ｄ１３を出力する。

【００５４】列変換多重化信号Ｃ１４は、列変換のｍお
よびｎと、符号化および付加情報の多重化の規則的周期
とから決定される列変換周期を有する。

【００５５】このようにして、タイミング発生回路２１
は、主信号の列数ｍを変調列数ｎに列変換する列変換多
重化情報を生成し、制御データ（列変換符号化情報）Ｄ
１１として出力する。

【００５６】図２における多重化信号中に示した「１」
は、ｍ列中の第１列（１ｍ）の列変換による遷移を示し
ている。この列変換多重化についての詳細は、図３に関
連して後述される。

【００５７】列変換多重化回路２０は、ｍ列で入力され
る主信号をｍ個のラッチ１１₁〜１１_mにより読み込み、
制御回路１４により制御データＤ１１の値に基づいてｍ
列の読み出しを個別制御して、多重化信号列に対応した
ｎ個のセレクタ１２₁〜１２_nによりｎ列の多重化信号を
出力する。このとき、入力される主信号と多重化信号と
の同期をＰＬＬ回路１３により確立する。セレクタ１２
₁〜１２_nには、歯抜け制御されてタイムギャップが形成
された主信号のｍ列のデータと付加情報とが入力され
る。セレクタ１２₁〜１２_nは、制御データＤ１１の値に
基づき主信号と付加情報とを切り替えることにより列変
換多重化を行う。多重化された信号は多値変調回路によ
り変調され出力される。

【００５８】制御回路１４は、ラッチ１１₁〜１１_mから
のデータ読み出しのタイミングをｍ列毎に個別制御する
ｍ種の読み出し制御信号Ｃ１１とともに、ｍとｎと付加
情報多重化周期との公倍数の関係にある周期の信号Ｃ１
２を出力する。ＰＬＬ回路１３には、信号Ｃ１２と入力
クロックとが入力され、入力クロックを信号Ｃ１２と同
一周期となるよう分周した分周信号と、信号Ｃ１２とを
位相比較することにより入力信号と多重化信号とを同期
化する。

【００５９】次に、図２の場合よりも伝送効率を高め、
付加情報の多重化周期を２符号長とするフレーム構成の
場合の例を図３を参照して説明する。

【００６０】まず、タイミング発生回路２１の動作につ
いて詳細に説明する。

【００６１】図３に示すフレーム構成は、入力信号列数
ｍ＝８、変調信号列数ｎ＝７、符号化率（８４，８０）
であり、図２の場合よりも付加情報を減らし、２符号長
で付加情報を５ビットだけ多重化してビット付加率（８
４，７７，５）としたフレーム構成の例である。

【００６２】図２の場合と同様に、太線斜線部が符号化
冗長信号ＥＲを示し、細線斜線部がその他の付加情報Ａ
Ｄを示している。また、この図３において、多重化信号
中の“１”は、１ｍの列変換による列変換の遷移を示し
ている。同様に、“２”以降も順次２ｍ以降の遷移をそ
れぞれ示している。例えば、第１タイムスロットの場
合、１ｍは１ｎに、２ｍは２ｎに、３ｍは３ｎに、…７
ｍは７ｎに列変換される。そして、８ｍは第２タイムス
ロットの１ｎに列変換多重化される。

【００６３】また、図６に示すように、制御データＤ１
４として与えるｉは列変換に関する係数であって、タイ
ムスロット毎に （ｉ＝｜ｍ−ｎ｜） であるため、この例ではｉ＝１となる。データＤ１５に
より与えられるｊは符号化冗長信号を含めた付加情報ビ
ット数であり、タイムスロット中の主信号以外のビット
数を示す。よって、例えば第１タイムスロットから第２
４タイムスロットまでの間において、第１、第２、第
３、第５、第６、第７、第９、第１０、第１１…タイム
スロットではｊ＝０と設定し、第４、第８、第１６、第
２０タイムスロットではｊ＝１と設定し、第１２タイム
スロットでは、ｊ＝２と設定し、第２４タイムスロット
ではｊ＝７と設定する。

【００６４】列変換多重化情報Ｄ１１は、列変換多重化
周期信号Ｃ１４により第１タイムスロットでリタイミン
グ回路１５をリセットして、出力データＤ１３を０にし
た後に、次のような演算により生成される。

【００６５】加算回路１７は、データＤ１３とデータＤ
１５によるｊとをｍｏｄ（８）加算して、制御データＤ
１１とする。加算回路１６は、データＤ１１とデータＤ
１４によるｉとをｍｏｄ（８）加算し、値Ｄ１２とす
る。リタイミング回路１５は、値Ｄ１２を１タイムスロ
ット分遅延させて、データＤ１３とする。

【００６６】列変換多重化情報Ｄ１１の値は、図６に示
したような手順で生成される。列変換多重化情報Ｄ１１
の値は、例えば“１ｍ”の信号が、列変換によりｎ列中
を遷移する列番号を示している。すなわち、“１ｍ”
は、第１タイムスロットでは１ｎに多重化され、第２タ
イムスロットでは２ｎに多重化され、第３タイムスロッ
トでは３ｎに多重化され、第４タイムスロットでは４ｎ
に多重化されずに５ｎに多重化され、第５タイムスロッ
トは６ｎに多重化されることを示す。２ｍ〜８ｍの信号
についても同様である。図３および図６からわかるよう
に、列変換多重化情報Ｄ１１の値と多重化される入力信
号列の遷移との関係は一意に決定される。

【００６７】次に、列変換多重化回路２０の動作につい
て詳細に説明する。

【００６８】上述したように、列変換多重化情報Ｄ１１
の値と列変換により多重化される入力信号列の還移は一
意的に決定される。例えば、図３によると、７ｎ列の遷
移では、第１タイムスロットの列変換多重化情報Ｄ１１
の値は“０”であり、このときには７ｍのデータが多重
化され、第２タイムスロットの列変換多重化情報Ｄ１１
は“１”で、６ｍのデータが多重化される。同様に、第
１３および第１４タイムスロットでも、前記第１および
第２タイムスロットと同様である。

【００６９】制御回路１４は、セレクタ１２₁〜１２_nで
多重化するために、ラッチ１１₁〜１１_mからデータを読
み出すための読み出し制御信号Ｃ１１を生成する。

【００７０】例えば、図３および図４に示すように、第
１列の読み出し制御信号Ｃ１１では、列変換多重化情報
Ｄ１１の値が“７”の時または“７”を超えた時に下に
凸のパルス（以下、「下凸パルス」と称する）を生成す
る。この下凸パルスのタイムスロットでのみラッチ１１
₁からの読み出しを停止する。同様にして、第２列では
列変換多重化情報Ｄ１１の値が“６”または“６”を超
えた時、第３列では列変換多重化情報Ｄ１１の値が
“５”または“５”を超えた時、第４列では列変換多重
化情報Ｄ１１の値が“４”または“４”を超えた時、第
５列では列変換多重化情報Ｄ１１の値が“３”または
“３”を超えた時、第６列では列変換多重化情報Ｄ１１
の値が“２”または“２”を超えた時、第７列では列変
換多重化情報Ｄ１１の値が“１”または“１”を超えた
時、そして第８列では列変換多重化情報Ｄ１１の値が
“０”または“０”を超えた時にそれぞれ下凸パルスを
生成して、ラッチ１１₂〜１１_mからの読み出しを停止す
る。

【００７１】ここで、“ｔ”を超えた時とは、“ｔ”未
満の状態から“ｔ”を超えた状態になることを示してい
る。例えば、第４タイムスロットでは、列変換多重化情
報Ｄ１１の値が、第３タイムスロットの“２”から
“４”になっており、これを“３”を超えた時と表現し
たものである。

【００７２】したがって、第４タイムスロットでラッチ
１１₁〜１１_mからの読み出しを停止するデータ列は列変
換多重化情報Ｄ１１の値が“３”と“４”に該当するデ
ータ列であるため、第４列と第５列が読み出しを停止す
ることになる。また、第２４タイムスロットでは、第２
３タイムスロットの“４”から“４”になっている。こ
の場合は、第１〜８列の全列が読み出しを停止すること
を意味する。

【００７３】このように、読み出し制御信号Ｃ１１の制
御により、図５に示すように、タイムギャップを有する
データがラッチ１１₁〜１１_mから読み出され、列変換多
重化が行われる。

【００７４】上述においては、具体的な回路構成による
実施の形態に基づいて動作を説明した。しかしながら、
回路構成の簡略化を図る方法として、タイミング発生回
路２１を構成する各部および制御回路１４は、入力情報
のパターンに対して出力情報のパターンが一意的に定ま
るため、これらのパターン情報を予め記憶させたＲＯＭ
（Read Only Memory）を用いて構成することができる。
但し、１個の多重化回路を様々な多重化フレームに対応
させるためには、データＤ１４およびＤ１５を設定可能
な構成にする必要があるため、上述したような回路構成
により多重化回路を構成することが有効である。

【００７５】このようにして、同一タイムスロット上の
全ビットに、符号化冗長信号を含む付加情報をアサイン
できず、同一タイムスロットに主信号と付加情報とが混
在する場合でも、周期的規則性があれば付加情報を多重
化することができる。したがって、従来のように同一タ
イムスロットの全ビットにアサインする場合はもちろ
ん、ビット単位毎の多重化が必要な場合でも伝送効率の
高い多重化フレームを構成することが可能となる。

【００７６】

【発明の効果】以上説明したように、この発明の多重化
方式および回路においては、主信号のｍ列からｎ列への
列変換および該主信号に対する付加情報の多重化を制御
する制御信号を、前記列変換の係数ｉ＝｜ｍ−ｎ｜とタ
イムスロット中の前記付加情報のビット数ｊとの剰余加
算に基づいて生成し、該制御信号に基づいて列変換およ
び付加情報の多重化を行う。したがって、この多重化方
式および回路では、周期的規則性があれば、同一タイム
スロットの一部のビットに付加情報を多重化することが
でき、ビット単位の多重化が必要な場合にも、伝送効率
の高い多重化フレームを構成することができる。

【００７７】すなわち、この発明によれば、同一タイム
スロット上の全ビットに主信号と付加情報とが混在し
て、符号化冗長信号を含む付加情報をアサインすること
ができない場合にも、周期的規則性があれば付加情報を
多重化することができ、ビット単位の多重化が必要な場
合にも、伝送効率の高い多重化フレームを構成すること
を可能とする多重化方式および回路を提供することがで
きる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る多重化システムの
構成を示すブロック図である。

【図２】図１のシステムの動作を説明するための第１の
例における多重化フレームと各部の信号およびデータと
を示す模式図である。

【図３】図１のシステムの動作を説明するための第２の
例における多重化フレームと一部の信号およびデータと
を示す模式図である。

【図４】図３の例における他の一部の信号を模式的に示
すタイミングチャートである。

【図５】図３の例における他の一部のデータを模式的に
示すタイミングチャートである。

【図６】図３の例における列変換多重化情報の生成に係
る一部のデータを模式的に示すタイミングチャートであ
る。

【図７】従来の多重化システムにおける多重化フレーム
の構成を示す模式図である。

【図８】従来の多重化システムの一例の構成を示すブロ
ック図である。

【符号の説明】

１１₁〜１１_m ラッチ １２₁〜１２_n セレクタ １３ ＰＬＬ回路 １４ 制御回路 １５ リタイミング回路 １６ 加算回路 １７ 加算回路 １８ カウンタ １９ 設定回路 ２０ 列変換多重化回路 ２１ タイミング発生回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 主信号のｍ列からｎ列への列変換および
   該主信号に対する付加情報の多重化を制御する制御信号
   を、前記列変換の係数ｉ＝｜ｍ−ｎ｜とタイムスロット
   中の前記付加情報のビット数ｊとの剰余加算に基づいて
   生成する制御信号生成手段と、 前記制御信号生成手段で生成された制御信号に基づいて
   ｍ列からｎ列ヘの列変換および前記付加情報の多重化を
   行う列変換多重化手段と、を備えることを特徴とする多
   重化方式。
2. 【請求項２】 前記制御信号生成手段は、前記列変換の
   係数ｉおよび前記タイムスロット中の付加情報のビット
   数ｊの少なくとも一方を外部から設定する手段を含むこ
   とを特徴とする請求項１に記載の多重化方式。
3. 【請求項３】 前記制御信号生成手段は、前記主信号お
   よび付加情報に対応して、前記主信号のｍ列からｎ列へ
   の列変換および該主信号に対する前記付加情報の多重化
   を制御する制御信号を格納する記憶手段を含むことを特
   徴とする請求項１に記載の多重化方式。
4. 【請求項４】 主信号のｍ列からｎ列への列変換および
   該主信号に対する付加情報の多重化を制御する制御信号
   を、前記列変換の係数ｉ＝｜ｍ−ｎ｜とタイムスロット
   中の前記付加情報のビット数ｊとの剰余加算に基づいて
   生成する制御信号生成部と、 前記制御信号生成部で生成された制御信号に基づいてｍ
   列からｎ列ヘの列変換および前記付加情報の多重化を行
   う列変換多重化回路と、を備えることを特徴とする多重
   化回路。
5. 【請求項５】 ｍ列の入力データを各列毎に一旦保持
   し、該入力データおよび付加情報を前記制御信号により
   定まる所定のタイミングを示す列変換多重化制御データ
   により選択的に抽出してｎ列の多重化出力データを出力
   する列変換多重化回路と、 多重化の基本単位であるタイムスロットを計数して、符
   号化における規則的周期長を管理するカウンタと、 ｍ列からｎ列への列変換における係数ｉ＝｜ｍ−ｎ｜と
   前記列変換多重化制御データとをｍｏｄ（ｍ）加算する
   第１の加算回路と、 前記第１の加算回路の出力を１タイムスロットの間保持
   するリタイミング回路と、 前記タイムスロット毎に前記リタイミング回路の保持値
   と付加情報のビット数ｊとをｍｏｄ（ｍ）加算して前記
   列変換多重化制御データとして前記列変換多重化回路に
   供給する第２の加算回路と、を具備することを特徴とす
   る多重化回路。