JPH0197033A - ディジタル多重変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数のフレーム処理装置と、各フレーム処理
装置からのブロック化信号を時分割多重する多重変換部
で構成されるディジタル多重変換装置に関する。

（従来の技術） ディジタル多重変換装置は、互いに非同期のディジタル
情報信号からなる複数チャネルの低次群入力信号を時分
割の高次群信号に多重化する装置である。従来のディジ
タル多重変換装置は、例えば東海大学出版会発行「ディ
ジタル通信技術」第３章　多重化・同期技術に記載され
ているように、チャネル毎に設けられた複数のフレーム
処理装置と、各フレーム処理装置からの信号を時分割多
重する多重変換部とで構成される。フレーム処理装置は
多重変換部から個別に供給される、チャネル毎に必要な
ビット数だけ遅延させたブロック同期信号に同期して、
ｍビットの情報信号と１ビツトのブロック区切り信号と
で構成されるブロック化信号をそれぞれ出力する。多重
変換部では各フレーム処理装置からのブロック化信号を
順次直列変換するとともにＣビット挿入を施して、ｍ８
１ｃのＢＳＩ符号からなる高次群信号を出力する。

この構成では、多重変換部において内部の基準となるブ
ロック同期信号を基にして、各フレーム処理装置に対し
てそれぞれのチャネルに適した時間だけ遅延させた個別
のブロック同期信号を生成するために、チャネル数分の
ブロック同期信号遅延回路を設けなければならない。こ
のため多重変換部の回路規模が増大し、コスト高の大き
な原因となっている。

また、多重数（低次群信号のチャネル数）の異なるディ
ジタル多重変換装置を設計する場合、多重数に応じてブ
ロック同期信号遅延回路を新たに設計しなければならず
、多重数の変−更に対する設計の柔軟性に欠ける。

（発明が解決しようとする問題点） このよ、うに従来のディジタル多重変換装置では、各チ
ャネルのフレーム処理装置に必要なブロック同期信号を
生成するために多重変換部にチャネル数分のブロック同
期信号遅延回路を用意する必要があり、回路規模が増大
するとともに、多重数の変更に対して設計の柔軟性に欠
けるという問題があった。

本発明はこのような問題点を解決し、各フレーム処理装
置からのブロック化信号の出力タイミングをフレーム処
理装置内で変更できる構成とし、ブロック同期信号遅延
回路を必要としない簡単な構成によって実現できるディ
ジタル多重変換装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、Ｎチャネルのディジタル情報信号にフレーム
化に必要な処理をそれぞれ施し、ブロック化信号を出力
するＮ個のフレーム処理装置に、多重変換部から供給さ
れる共通のブロック同期信号を基準として各々のチャネ
ルに必要な位相のタイミング信号をそれぞれ生成する機
能を持たせ、このタイミング信号に同期してブロック化
信号を同時に出力するように構成したものである。

すなわち、Ｎ個のフレーム処理装置は外部からのクロッ
クをカウントしてフレーム化に必要な処理を行なうため
の内部クロックを生成するとともに、外部からの゛クロ
ックを予め設定された初期値に応じた個数カウントした
ときタイミング信号を出力するカウンタと、このカウン
タの初期値を設定し、この初期値を多重変換部から供給
される共通のブロック同期信号によって前記カウンタに
ロードする手段と、前記カウンタから出力される前記タ
イミング信号に同期してブロック化信号を出力する手段
とを有する。

一方、多重変換部はこれらＮ個のフレーム処理装置から
同時に出力されるブロック化信号の同時に現われるＮビ
ット並列信号を多重変化変換部で順次並直列変換して時
分割多重信号を出力する。

（作　用） このように本発明では、各チャネルのフレーム化処理を
行なうフレーム処理装置は多重変換部から共通のブロッ
ク同期信号を受け、それを基準にしてそれぞれに必要な
位相のタイミング信号を゛内部で生成する。この場合、
本来はフレーム化のための処理に使用する内部クロック
を生成するためのカウンタによって上記のタイミング信
号が生成されるため、タイミング信号の生成に専用のカ
ウンタや遅延回路を必要せず、単に上記カウンタに初期
値設定手段を付加するだけでよい。このため従来必要と
していたチャネル数分のブロック同期信号遅延回路が不
要となり、ディジタル多重変換装置全体としての回路規
模が大きく縮小される。

また、多重数の増減に対する各フレーム処理装置からの
ブロック化信号の出力タイミングの変更に際しても、フ
レーム処理装置内の上記カウンタの初期値設定を変更す
るだけで対処でき、新たに設計をやり直す必要はない。

（実施例） 本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係るデージタル多重変換装
置の概要を示すブロック図である。

第１図において、複数（Ｎ）チャネルの入力低次群信号
１はフレーム処理装置２によって、ｍビットの情報信号
とｍ＋１ビット周期で挿入される１ビツトのブロック区
切り信号とで構成されるブロック化信号３に変換された
後、多重変換部５により時分割多重され、高次群信号の
例えばｍ　Ｂ　Ｉ　ＣのＢ　Ｓ　Ｉ　（Ｂｉｔ　５ｅｑ
ｕｅｎｃｅ　Ｉｎｄｅｐｅｎｄｅｎｃｅ）符号６に変換
される。例えば入力低次群信号１のビットレートを１０
０Ｍｂ／ｓ　、チャネル数をＮ−１６とすれば、出力高
次群信号６は１．６Ｇｂ／ｓとなる。

ｍ８１ｃは第３図に示すように、ｍビットの情報信号（
制御信号ビットが含まれているブロックはｍ−１ビツト
の情報信号）と共にブロック化信号を構成するｍ＋１ビ
ット周期のブロック区切りビットとして、１ビツトのＣ
（Ｃｏｉｐｌｅｎ＋ｅｎｔａｒｙ）ビットを配置する符
号形態であり、ＢＳＩ符号の一種である。Ｃビットはそ
のにビット前の情報ビット（情報信号のビット）の相補
値が用いられる。

すなわち、Ｃビットよりにビット前の情報ビットが１で
あればＣビットは０となり、ｋビット前の情報ビットが
０であればＣビットは１となる。このようにすると、多
重化により得られた高次群信号６には０または１がｍビ
ットより多く連続して現われることはなくなり、ＢＳＩ
化がなされる。

なお、多重変換部５より出力される高次群信号６中の各
チャネル中のブロック区切り信号としてのＣビットは、
前のチャネルの情報信号ビットの相補値を用いてもよい
。また、多重変換部５より出力される高次群信号６中の
各チャネル中のブロック区切り信号を基準として、ｋビ
ット前の情報ビットの相補値をブロック区切り信号と置
換してもよい。さらに、ブロック区切り信号としてはＣ
ビットでなく、スペースビットまたはマークビットを用
いてもよい。

ブロック区切り信号やＣビットの挿入は、本実施例では
多重変換部５で行なわれるが、各フレーム処理装置２を
連携させ、フレーム処理装置２内で行なってもよい。

各フレーム処理装置２は多重変換部５の内部で生成され
た共通のブロック同期信号を入力とし、このブロック同
期信号を基準として、それぞれに必要なビット数だけデ
ータを遅延させてブロック化信号３を同時に出力できる
構成となっている。

一方、多重変換部５はＮ個のフレーム処理装置２から同
時に出力されるブロック化信号３の同時に現われるＮビ
ット並列信号を順次並直列変換することによって、時分
割多重の高次群信号６を出力する構成となっている。

第２図は第１図のフレーム処理装置２の構成を詳細に示
したものである。ディジタル情報信号からなる直列入力
データ１１は第１図における低次群信号１に相当する信
号であり、直並列変換器１２によりｍビットの並列デー
タ１３に変換される。並列データ１３はビットインサー
タ１４に入力され、第３図に示すようなフレーム化に必
要なフレーム同期ビット（ＰＬ−Ｆ４）　、チャネル識
別ビット（ＣＩＤ）、パリティビット（Ｐ）、サービス
ピッ）　（ＳＶ）　、　　スタッフ制御ヒツト（ＳＦＣ
Ｉ−８ＰＣ３）　。

スタッフヒツト（ＳＢ）等の制御信号が制御ビットに挿
入される。フレーム同期ビットＦｌ−Ｆ４は受信側にお
いてフレームの位置を特定する、すなわちフレーム同期
を確立するためのものであり、チャネル識別ビットＣＩ
Ｄは当該フレームの属するチャネルを識別するためのも
のであり、パリティビットＰは受信側でパリティチエツ
クを行なうための信号であり、サービスビットＳｖはユ
ーザによって任意に使用されるビットである。なお、パ
リティビットＰは高次群信号６への多重化後に挿入して
もよい。

スタッフビットＳＢはフレーム処理装置２における入出
力の同期化のために、入出力クロックに一定以上の位相
差が生じた場合に特定位置に挿入される信号であり、ス
タッフ制御ビット５ｐｃｔ　−５ｐｃａはスタッフビッ
ト挿入位置の情報がスタッフビットＳＢか、通常の情報
データであるかを示す信号である。スタッフビットＳＢ
を挿入することをスタッフオンという。

ビットインサータ１４の出力はさらにスクランブラ１５
により、マーク率をほぼ一途にするためのスクランブル
処理が施され、並列フレーム化信号１６となる。並列フ
レーム化信号１６は並直列変換器１７により直列データ
に変換され、ブロック化信号１８として出力される。

入力クロック（第１のクロック信号）１９は、入力デー
タ１１に同期したクロック信号であり、直並列変換器１
２に供給されるとともに、入力カウンタ（第１のカウン
タ）２０に入力される。入力カウンタ２０は分周比可変
のいわゆるモジュラスカウンタによって構成され、通常
はｍ進カウンタとして動作し、並列データ１３のビット
数ｍだけ入力クロック１９をカウントすると、直並列変
換器１２にラッチパルスＬＡＰを供給する。

一方、出力クロック（第２のり、ロック信号）２１は出
力データ１８に同期したクロック信号であり、出力カウ
ンタ２２に入力される。出力カウンタ２２は（ｍ＋１）
進カウンタであり、出力クロック２１をｌ／（ｍ＋１）
分周して、ピットインサータ１４およびスクランブラ１
５での処理に使用される内部クロック（第３のクロック
信号）ＩＣＫを生成すると共に、カウント値が０になっ
たとき、ブロック化信号１８を出力するためのタイミン
グ信号として、並直列変換器１７に対しパラレルロード
信号ＰＬＳを供給する。

出力カウンタ２２は第１図における多重変換部５から出
力されるブロック同期信号４に相当するブロック同期信
号２４が与えられると、初期値設定スイッチ２３に予め
セットされた初期値がロードされる。従って、初期値設
定スイッチ２３により出力カウンタ２２から直並列変換
器１７に供給される、ブロック化信号１８の出力のため
のタイミング信号であるパラレルロード信号ＰＬＳの位
相をブロック同期信号２４に対して任意に設定でき、ブ
ロック化信号１８が出力されるタイミング、すなわちブ
ロック周期の位相をブロック同期信号２４に対して任意
に設定することが可能である。

これにより第１図の各フレーム処理装置２は、共通のブ
ロック同期信号４を用いながら、初期値設定スイッチ２
３を適切に設定することで、多重変換部５で正しく多重
化されるようにブロック化信号３を同時に出力すること
ができる。

出力カウンタ２２によって生成された内部クロックＩＣ
Ｋは、アドレスカウンタ２５にも入力され、アドレスカ
ウンタ２５の出力はアドレスデコーダ２６に入力される
。アドレスデコーダ２６には、位相比較器２７の出力も
与えられている。

位相比較器２７は入力カウンタ２０から出力される位相
比較用信号Ｓｌと、出力カウンタ２２から出力される位
相基準信号Ｓ２とを比較する。なお、位相基準信号Ｓ２
は出力クロック２１に同期していればよく、例えばフレ
ームの先頭パルスであってもよい。位相比較器２７は記
憶機能を持っており、１フレームの特定のタイミングで
信号ＳＬ、Ｓ２の位相比較結果を記憶する。位相比較器
２７で信号Ｓｌ、Ｓ２の位相不一致が検出され記憶され
ると、スタッフ要求信号５ＴＰＲがアドレスデコーダ２
６に供給される。

位相比較器２７が比較結果を記憶するタイミングは、ス
タッフ制御ビット５ＰＣＩ〜５ＰＣ３の最初のビット５
ｐｃｔより前のタイミング、例えばフレームの先頭位置
が好ましい。スタッフ制御ビット５ＰＣＩ〜５ｐｃａは
位相比較器２７からスタッフ要求信号ＳＴＩ’Ｒを受け
たとき、それぞれ特定の値に設定され、３つのビットの
組合わせによってスタッフビットＳＢの挿入・不挿入を
指示する必要があるからである。

位相比較器２７の記憶タイミングをこのようにした場合
、記憶した比較結果に基づくスタッフ制御ビット５ＦＣ
Ｉ　−５ＦＣ３の設定とスタッフビットＳＨの挿入は、
その位相比較結果を記憶したフレームと同一フレームで
行なうことができる。位相比較器２７の比較結果の記憶
タイミングは、最初のスタッフ制御ビット５ＦＣＩより
後に選んでもよい。例えば記憶タイミング１フレームに
１回でなく、フレームを構成するブロックの周期に同期
して記憶してもよい。その場合、記憶した比較結果に基
づくスタッフ制御ビット５ＦＣＩ〜５ＰＣ３の設定とス
タッフビットＳＢの挿入は、次のフレームで実行すれば
よい。また、位相比較器２７の比較結果の記憶は、これ
を基にしてなされたスタッフビットＳＨの挿入後から当
該フレームが終了するまでの間に解除される。

アドレスデコーダ２６はアドレスカウンタ２５の出力お
よび位相比較器２７の出力に基づいてインサートデータ
セレクタ２８にセレクト信号を供給するとともに、ビッ
トインサータ１４に対してはインサート制御信号ｌＮ５
−Ｃを供給し、スクランブラ１５に対してはスクセンブ
ルオフ信号５ＣＲ−０およびスクセンブルリセット信号
５ＣＲ−Ｒを供給し１、入力カウンタ２０に対してはカ
ウンタモード切換え信号ＣＮＴ−Ｃを供給する。

カウンタモード切換え信号ＣＮＴ−Ｃは、ピットインサ
ータ１４においてインサータデータセレクタ２８からの
インサータデータ（制御信号）を挿入するとき、入力カ
ウンタ２０をｍ進カウンタからＣｍ−１）進カウンタに
切換える信号である。

入力カウンタ２０はこのカウンタモード切換え信号ＣＮ
Ｔ−Ｃが与えられると、入力クロック１９を（ｍ−１）
個カウントした後、直並列変換器１２にラッチパルスＬ
ＡＰを与える。このとき直並列変換器１２はｍビットの
出力ラインのうち、（ｍ−１）ビットのラインのみに入
力データ１１を並列化したデータを出力し、他の１ビツ
トのラインにはなんらデータを出力せず、ピットインサ
ータ１４に対して空きビットを制御ビットとじてを提供
する。なお、この空きビットが設定されるラインは常に
決まっており、例えば並列データ１３の出力ラインの第
２図で最も下のライン（ｍ番目の出力ライン）である。

ピットインサータ１４はこの空きビットに、インサート
データセレクタ２８から供給されるフレーム化に必要な
制御信号を挿入することになる。

第２図において、フレーム化手段はピットインサータ１
４．スクランブラ１５．アドレスカウンタ２５．アドレ
スデコーダ２６およびインサートデータセレクタ２８に
よって構成されている。

次に、第２図の各部の構成について第４図〜第１０図を
用いて説明する。第４図は直並列変換器１２の一構成例
を示したもので、入力データ１１がデータ入力として与
えられ、入力クロック１９がシフトクロックとして与え
られるｍ段のシフトレジスタ４１と、このシフトレジス
タ４１の各段の出力をラッチパルスＬＡＰにより一時記
憶するラッチ回路４２とで構成され、ラッチ回路４２か
ら並列データ１３が出力される。

第５図は直並列変換器１２の他の構成例であり、ｍ個の
エツジトリガＤ形フリップフロップ５１と、フリップフ
ロップ５１の出力をラッチパルスＬＡＰにより一時記憶
するラッチ回路５２と、入力クロック１９をカウントす
るカウンタ５３と、カウンタ５３の出力値をデコードす
るデコーダ５４とで構成される。第６図はデコーダ５４
の出力ＱｃＬ〜Ｑｃｍの波形を示したもので、これらの
各出力がフリップフロップ５１の各クロック入力端Ｃに
順次クロックパルスとして供給されることによって、フ
リップフロップ５１は第４図におけるシフトレジスタ４
１と同様な動作を行なう。

なお、第５図におけるフリップフロップ５１にマスター
スレーブＤ形フリップフロップを用い、第７図に示すよ
うにデコーダ５４から各フリップフロップ５１のクロッ
ク入力に与えられるクロックパルスの立上りエツジを順
次ずらしてマスター側フリップフロップにより直並列変
換を行ない、クロックパルスの立下りエツジは同時とし
、立下りエツジでスレーブ側フリップフロップにラッチ
を行なうようにしてもよい。この場合、フリップフロッ
プ５１がラッチ回路を兼用することになり、ラッチ回路
５２は不要となる。

第８図はアドレスカウンタ２５からの信号に基づいてア
ドレスデコーダ２６から出力される信号と、インサート
データセレクタ２８に入力されるインサートデータ２９
を具体的に示したもので、アドレスデコーダ２６からイ
ンサートデータセレクタ２８に供給さレルＰＬ−Ｆ４．
　ＳＶ、　ＣＩＤ　、　Ｐ　、　ＳＢ。

５ＰＣＩ　−５ＰＣ３は、第３図に同じ記号で示される
各制御信号のデータセレクトを指示する。インサータデ
ータ２９として入力されているＰＩＤ　−Ｐ２Ｏ。

ＳＶＤ　、　ＣＩＤＤ、　ＰＤ、　ＳＢＤ　、　５ＰＣ
ＩＤ−８ＰＣ３Ｄは、Ｆｌ〜Ｆ４．　ＳＶ、　ＣＩＤ　
、　Ｐ　、　ＳＢ、　５ＰＣＩ−８ＦＣＩノ各制御信号
として挿入されるべきデータの値を示している。

具体的には例えばフレーム同期ビットＦＩＤ　−Ｐ２Ｏ
に関しては、ＰＩＤ　−１，Ｐ２Ｏ−０，Ｐ３Ｏ−０゜
Ｐ４Ｏ−１のように選ばれる。また、スタッフ制御ビッ
ト５ＦＣＩ　−５ｐｃａの値に関しては、スタッフオン
、つまり位相比較器２７からスタック要求信号５ＴＰＲ
が与えられたとき、５ＦＣＩＤ、　−１、８ＦＣ２Ｄ　
−１。

５ＰＣ３Ｄ　−１となるように選ばれる。

アドレスデコーダ２６から出力される他の制御信号のう
ち、インサート制御信号ｌＮ５−Ｃはビットインサータ
１４にインサートの有無を指示する信号である。また、
スクランブルオフ信号５ＣＲ−０はスクランブラ１５に
入力される並列データのうち、ｍ番目のラインのデータ
をスクランブルするか、しない（スクランブルオフ）か
を指示する信号であり、このｍ番目のラインに制御信号
が乗っているときは、スクランブルオフの状態になる。

スクランブルリセット信号５ＣＲ−Ｒは、スクランブラ
１５内の擬似ランダム系列発生器（後述する）をリセッ
トする信号である。

第９図はピットインサータ１４の構成例である。

直並列変換器１２からの並列データ１３はバッファとし
て用いられるｍ個のエツジトリガＤ形フリップフロップ
６１に入力され、内部クロックＴＣＫをインバータ６２
により反転したクロックの立上りエツジでラッチされる
。フリップフロップ６１の出力はｍ個のエツジトリガＤ
形フリップフロップ６３に入力され、内部クロックＩＣ
Ｋをバッファ６４を通したクロックの立上りエツジでラ
ッチされる。

ｍ番目のフリップフロップ６１ｍのＱ出力と６３ｍのＤ
入力との間には、スイッチ６５が挿入されている。この
スイッチ６５はインバータ６２の出力クロックの立上が
りでインサート制御信号Ｉ　Ｎ５−Ｃをラッチするエツ
ジトリガＤ形フリップフロップ６６の出力によって制御
され、常時はフリップフロップ６１ｍのＱ出力とフリッ
プフロップ６３ｍのＤ入力とを接続するが、インサート
制御信号ｌＮ５−Ｃがインサート状態になると両者を切
離すとともに、インサートデータセレクタ２８によって
選択されたインサータデータを制御信号としてフリップ
フロップ６３ｍのＤ入力に与える。これにより先の空き
ビットに制御信号が挿入される。

第１０図はスクランブラ１５の構成例である。

ピットインサータ１４からの並列データはバッファとし
て用いられるｍ個のエツジトリガＤ形フリップフロップ
７１に入力され、内部クロックＩＣＫをインバータ７２
により反転したクロックの立上りエツジでラッチされる
。フリップフロップ７１の出力はｍ個の排他的論理和回
路（ＥＯＲ回路）７３の一方の入力に与えられる。ＥＯ
Ｒ回路７３の他の入力には、擬似ランダム発生器７４の
出力が与えられている。ＥＯＲ回路７３の出力はｍ個の
エツジトリガＤ形フリップフロップ７５に入力され、内
部クロックＩＣＫをバッファ７６を通したクロックの立
上りエツジでラッチされる。擬似ランダム発生器７４は
、例えばｍ個のＭ系列（最大周期系列）を発生する。こ
の擬似ランダム系列と入力データとの排他的論理和をと
ると、入力データがランダム化、すなわちスクランブル
される。

ｍ番目のＥＯＲ回路７３ｍの入出力とｍ番目のフリップ
フロップ７５ｍのＤ入力との間には、スイッチ７７が挿
入されている。このスイッチ７７はイン／（−夕７２の
出力クロックの立上がりでスクランブルオフ信号５ＣＲ
−０をラッチするエツジトリガＤ形フリップフロップ７
８の出力によって制御され、常時はＥＯＲ回路７３ｍの
出力とフリップフロップ７５ｍのＤ入力とを接続するが
、スクランブルオフ信号５ＣＲ−０がスクランブルオフ
の状態になるとＥＯＲ回路７３ｍの入力（フリップフロ
ップ７１ｍの出力）とフリップフロップ７５ｍのＤ入力
とを接続する。このようにすることにより、ピットイン
サータ１４からの並列データの１番目〜（ｍ−１）番目
のビットは常時スクランブルされるが、ｍ番目のビット
は情報信号（入力データ１１）が乗っているときのみス
クランブルされ、制御信号が乗っているときはスクラン
ブルされずにそのまま出力される。

擬似ランダム発生器７４はシフトレジスタ列とそのシフ
トレジスタ列の適当な段から帰還をかけるための排他的
論理和回路によって構成され、ある長い周期で繰返す擬
似ランダムパターンを発生する。この場合、擬似ランダ
ム系列発生器７４はスクランブルリセット信号５ＣＲ−
Ｒが与えられるとリセットされ、その出力は初期値に戻
り、再び擬似ランダム系列を帰還により定まる順序で発
生し始める。擬似ランダム系列発生器７４の初期値は初
期値設定スイッチ７９によって設定が可能である。この
初期値を第１図に示したディジタル多重変換装置におけ
る各フレーム処理装置２毎に異ならせておけば、多重変
換部６で多重化された後もランダム性が低下することは
ない。

このように本実施例のフレーム処理装置では、フレーム
化手段においてフレーム化に必要な制御情報の挿入と同
期化のためのスタッフ処理を行なっているため、スタッ
フ処理をフレーム化とは別個に行なっている従来の装置
に比較して回路規模が大きく縮小される。また、フレー
ム化処理は入力データが直並列変換器１２によりｍビッ
トまたはｍ−１ビツトの並列データ１３に変換された段
階で行なわれるため、たとえ入力データ１１である低次
群信号のビットレートが高くとも、処理速度は１　／　
ｍまたは１（ｍ−１）という低速でよい。

このため直並列変換器１２および並直列変換器１７以外
の部分は、汎用の安価な電子素子を用いることができる
。

［発明の効果］ 本発明によれば、Ｎ個のフレーム処理装置内に設けられ
た処理用の内部クロックを生成するためのカウンタにチ
ャネル毎に予め定めた初期値を設定しておき、多重変換
部から供給される共通のブロック同期信号で該初期値を
カウンタにロードすることにより、各々のチャネルに必
要な位相のタイミング信号を該カウンタで生成し、この
タイミング信号に同期して各フレーム処理装置からブロ
ック化信号を多重変換部に同時に出力する構成としたた
め、従来チャネル数分だけ必要としたブロック同期信号
遅延回路が不要となり゛、装置全体の回路規模が縮小さ
れ、価格の低減と小型化を図ることができる。

さ゛らに、本発明の構成によれば多重数、すなわちフレ
ーム処理装置の数が異なる多重変換装置を設計する場合
でも、従来のように多重変換部を新たに設計し直す必要
はなく、カウンタの初期値を変えるだけで各々のチャネ
ルに最適なタイミング信号の設定ができ、設計の柔軟性
が増すという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るディジタル多重変換装
置の概略的構成図、第２図は同実施例に、おけるフレー
ム処理装置の構成図、第３図は同実施例における多重変
換部から出力される信号のフレーム構成を示す図、第４
図は同実施例における直並列変換器の構成例を示す図、
第５図は直並列変換器の他の構成例を示す図、第６図は
第５図の直並列変換器の動作を示すタイムチャート、第
７図は直並列変換器のさらに別の例の動作を示すタイム
チャート、第８図は同実施例における要部を拡大して示
す図、第９図は同実施例におけるビットインサータの構
成例を示す図、第１０図は同実施例におけるスクランブ
ラの構成例を示す図である。 １・・・低次群信号、２・・・フレーム処理装置、３・
・・ブロック化信号、４・・・ブロック同期信号、５・
・・多重変換部、６・・・高次群信号、１１・・・直列
入力データ、１２・・・直並列変換器、１３・・・並列
データ、１４・・・ピットインサータ、１５・・・スク
ランブラ、１６・・・並列フレーム化信号、１７・・・
並直列変換器、１８・・・直列出力データ、１９・・・
入力クロック（第１のクロック信号）、２０・・・入力
カウンタ（第１のカウンタ）、２１・・・出力クロック
（第２のクロック）、２２・・・出力カウンタ（第２の
カウンタ）、２３・・・初期値設定スイッチ、２４・・
・ブロック同期信号、２５・・・アドレスカウンタ、２
６・・・アドレスデコーダ、２７・・・位相比較器、２
８・・；インサータデータセレクタ、２９・・・インサ
ータデータ。 出願人代理人　弁理士　鈴江武彦 第　１　図 ＠４ｕＪ 第　５　ｗ 第　６　図 ｔＢ　７　目

Claims (2)

【特許請求の範囲】
1. （１）Ｎチャネルのディジタル情報信号にフレーム化に
   必要な処理をそれぞれ施し、ブロック化信号を出力する
   Ｎ個のフレーム処理装置と、これらのフレーム処理装置
   からの出力信号を時分割多重信号に変換する多重変換部
   とからなるディジタル多重変換装置において、 前記Ｎ個のフレーム処理装置は外部からのクロックをカ
   ウントしてフレーム化に必要な処理を行なうための内部
   クロックを生成するとともに、外部からのクロックを予
   め設定された初期値に応じた個数カウントしたときタイ
   ミング信号を出力するカウンタと、このカウンタの初期
   値を設定し、この初期値を前記多重変換部から供給され
   る共通のブロック同期信号によって前記カウンタにロー
   ドする手段と、前記カウンタから出力される前記タイミ
   ング信号に同期して前記ブロック化信号を出力する手段
   とを有し、 前記多重変換部は前記Ｎ個のフレーム処理装置から同時
   に出力されるブロック化信号の同時に現われるＮビット
   並列信号を順次並直列変換して前記時分割多重信号を出
   力すること特徴とするディジタル多重変換装置。
2. （２）フレーム処理装置は、入力されるディジタル情報
   信号を並列データに変換する直並列変換手段と、この直
   並列変換手段から出力される並列データに対してフレー
   ム化に必要な処理を施し並列フレーム化信号を出力する
   フレーム化手段と、このフレーム化手段から出力される
   並列フレーム化信号を直列データに変換し前記タイミン
   グ信号によってブロック化信号を出力する並直列変換手
   段とを有することを特徴とする特許請求の範囲第１項記
   載のディジタル多重変換装置。