JPH0380646A - 擬似乱数加算回路 - Google Patents
擬似乱数加算回路Info
- Publication number
- JPH0380646A JPH0380646A JP1216389A JP21638989A JPH0380646A JP H0380646 A JPH0380646 A JP H0380646A JP 1216389 A JP1216389 A JP 1216389A JP 21638989 A JP21638989 A JP 21638989A JP H0380646 A JPH0380646 A JP H0380646A
- Authority
- JP
- Japan
- Prior art keywords
- random number
- pseudo random
- circuit
- pseudo
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル音声信号、映像信号等のスクラン
ブル装置に利用する擬似乱数加算回路に関するものであ
る。
ブル装置に利用する擬似乱数加算回路に関するものであ
る。
従来の技術
近年、擬似乱数加算回路は、情報の秘匿を目的とするス
クランブル装置に用いられている。
クランブル装置に用いられている。
以下図面を参照しながら、上述した従来の擬似乱数加算
回路の一例について説明する。
回路の一例について説明する。
第３図は従来のｌｌ４ｇ１乱数加算回路の一例を示すも
のであり、同図は、ｍ値札数列の周期すなわちパターン
長が７ビツト（２’ −１＝ １２７）の場合の例であ
る。第３図において、３２は入力信号端子、３４は出力
信号端子、３３．４３〜４５は排他的論理和回路、３６
〜４２はフリッププロップ、３５は擬似乱数列信号出力
ライン、５３は擬似乱数列発生回路部、４６〜５２は擬
似乱数発生回路部５３への初期値入力端、３には入力端
４６〜５２に加わる初ＪｔＪ］ （ｉのロードパルス信
号入力端、３０はシフトクロック入力端である。
のであり、同図は、ｍ値札数列の周期すなわちパターン
長が７ビツト（２’ −１＝ １２７）の場合の例であ
る。第３図において、３２は入力信号端子、３４は出力
信号端子、３３．４３〜４５は排他的論理和回路、３６
〜４２はフリッププロップ、３５は擬似乱数列信号出力
ライン、５３は擬似乱数列発生回路部、４６〜５２は擬
似乱数発生回路部５３への初期値入力端、３には入力端
４６〜５２に加わる初ＪｔＪ］ （ｉのロードパルス信
号入力端、３０はシフトクロック入力端である。
以上のようにｆｉ戒された擬似乱数発生回路について、
以下その動作について説明する。
以下その動作について説明する。
擬似乱数発生回路部５３の中のフリッププロップ３６〜
４２に対し、ロードパルスのタイミングで、初期（ＩＩ
が設定される。以後シフトクロックによりシフト動作が
行なわれ、かつ、排他的論理和回路４３〜４５が作用し
て、結果として擬似乱数列がシフトクロックに同期して
発生する。この擬似乱数列を排他的論理和回路３３によ
り入力信号に加算することで出力信号が得られる。この
出力信号は、スクランブルされた信号である。
４２に対し、ロードパルスのタイミングで、初期（ＩＩ
が設定される。以後シフトクロックによりシフト動作が
行なわれ、かつ、排他的論理和回路４３〜４５が作用し
て、結果として擬似乱数列がシフトクロックに同期して
発生する。この擬似乱数列を排他的論理和回路３３によ
り入力信号に加算することで出力信号が得られる。この
出力信号は、スクランブルされた信号である。
発明が解決しようとする課題
しかしながら上記のような構成では、複数の入力信号に
対して、各々独立したタイミングで各々異なる初期値を
設定し、その各々の初期値に応じた擬似乱数列を発生、
加算しようとした場合、第３図に示したような擬似乱数
加算回路を複数組必要とするので、回路構成が複雑かつ
膨大になるという課題を有していた。
対して、各々独立したタイミングで各々異なる初期値を
設定し、その各々の初期値に応じた擬似乱数列を発生、
加算しようとした場合、第３図に示したような擬似乱数
加算回路を複数組必要とするので、回路構成が複雑かつ
膨大になるという課題を有していた。
本発明は上記課題に鑑み、擬似乱数列発生部を共用化し
、回路を合理化した擬似乱数加算回路を提供するもので
ある。
、回路を合理化した擬似乱数加算回路を提供するもので
ある。
課題を解決するための手段
上記課題を解決するため、本発明の擬似乱数加算回路は
、擬似乱数列開始値を設定する複数のカウンタと、上記
各カウンタの出力信号を多重化する多重化回路と、擬似
乱数列を記憶し読み出すメモリと、上記多重化回路の出
力信号もアドレス信号として上記メモリから読み出され
た擬似乱数列を入力信号に加算する排他的論理和回路と
いう構成を備えたものである。
、擬似乱数列開始値を設定する複数のカウンタと、上記
各カウンタの出力信号を多重化する多重化回路と、擬似
乱数列を記憶し読み出すメモリと、上記多重化回路の出
力信号もアドレス信号として上記メモリから読み出され
た擬似乱数列を入力信号に加算する排他的論理和回路と
いう構成を備えたものである。
作用
本発明は、上記した構成によって、擬似乱数列発生部を
共用化し、かつ、複数の初期値を各々独立したタイミン
グで設定可能な合理的な回路構成が実現できることとな
る。
共用化し、かつ、複数の初期値を各々独立したタイミン
グで設定可能な合理的な回路構成が実現できることとな
る。
実施例
以下本発明の一実施例の擬似乱数加算回路について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は、本発明の一実施例における擬似乱数加算回路
の回路構成を示すものである。第２図は、第１図の回路
動作を説明するタイムチャートの例である。第１図は入
力信号が２種類あり、各々に対し、別々の擬似乱数列開
始値が与えられた場合の擬似乱数加算回路の一実施例で
ある。第１図において、１．２は、擬似乱数列開始値の
入力端であり、３．４はカウンタである。５．６は各々
カウンタ３．４へ、擬似乱数列開始値Ａ、Ｂを設定する
ためのロードパルス信号の入力端であり、７はカウンタ
３．４へのクロック信号の入力端である。２３．２４は
各々カウンタ３．４の出力信号ラインであり、８は多重
化回路、９は、多重化回路８への切換信号の入力端であ
る。１０は、多重化回路８の出力信号ラインであり同時
に、擬似乱数列をあらかしめ記憶したメモリ１１のアド
レス人力信号ラインである。１１は、前述のメモリであ
り、アドレス入力信号に応して、擬似乱数列が読み出さ
れる。１２．１３はフリップフロップ、１４は反転器、
２１．２２はいずれも擬似乱数列伝送ラインである。１
５．１６は入力信号端子、１９．２０はライン２１．２
２上の擬似乱数列を端子１５．１６に加わる人力信号に
加算するための排他的論理和回路であり、１７．１８は
出力信号端子である。
の回路構成を示すものである。第２図は、第１図の回路
動作を説明するタイムチャートの例である。第１図は入
力信号が２種類あり、各々に対し、別々の擬似乱数列開
始値が与えられた場合の擬似乱数加算回路の一実施例で
ある。第１図において、１．２は、擬似乱数列開始値の
入力端であり、３．４はカウンタである。５．６は各々
カウンタ３．４へ、擬似乱数列開始値Ａ、Ｂを設定する
ためのロードパルス信号の入力端であり、７はカウンタ
３．４へのクロック信号の入力端である。２３．２４は
各々カウンタ３．４の出力信号ラインであり、８は多重
化回路、９は、多重化回路８への切換信号の入力端であ
る。１０は、多重化回路８の出力信号ラインであり同時
に、擬似乱数列をあらかしめ記憶したメモリ１１のアド
レス人力信号ラインである。１１は、前述のメモリであ
り、アドレス入力信号に応して、擬似乱数列が読み出さ
れる。１２．１３はフリップフロップ、１４は反転器、
２１．２２はいずれも擬似乱数列伝送ラインである。１
５．１６は入力信号端子、１９．２０はライン２１．２
２上の擬似乱数列を端子１５．１６に加わる人力信号に
加算するための排他的論理和回路であり、１７．１８は
出力信号端子である。
以上のように構成された擬似乱数加算回路について、以
下第１図及び第２図を用いてその動作を説明する。端子
１５．１６に加わる入力信号に対して端子１．２より各
々擬似乱数列開始値Ａ、 Ｂが与えられる。このとき、
各々の擬似乱数列開始値をカウンタ３．４に設定するロ
ードパルスが第２図に示すように独立したタイミングで
供給された場合、カウンタ３．４の出力２３．２４は第
２図に示すように得られる。カウンタ出力２３．２４は
、カウンタ３．４に対するクロック信号に応じて第２図
のように変化する。このカウンタ出力２３．２４を端子
９に加わる切換信号により、多重化回路８において多重
化する。その結果、第２図に示したような出力信号１０
を得る。この出力信号ｌＯは、メモリ１１のアドレス入
力となり、このアドレス信号に応じて、メモリ１１から
、あらかじめ記憶されである擬似乱数列がメモリ１１の
Ｄｌ、Ｄ２出力に得られる。
下第１図及び第２図を用いてその動作を説明する。端子
１５．１６に加わる入力信号に対して端子１．２より各
々擬似乱数列開始値Ａ、 Ｂが与えられる。このとき、
各々の擬似乱数列開始値をカウンタ３．４に設定するロ
ードパルスが第２図に示すように独立したタイミングで
供給された場合、カウンタ３．４の出力２３．２４は第
２図に示すように得られる。カウンタ出力２３．２４は
、カウンタ３．４に対するクロック信号に応じて第２図
のように変化する。このカウンタ出力２３．２４を端子
９に加わる切換信号により、多重化回路８において多重
化する。その結果、第２図に示したような出力信号１０
を得る。この出力信号ｌＯは、メモリ１１のアドレス入
力となり、このアドレス信号に応じて、メモリ１１から
、あらかじめ記憶されである擬似乱数列がメモリ１１の
Ｄｌ、Ｄ２出力に得られる。
このメモリ出力は、アドレス入力１０のタイミングで変
化する多重化された擬似乱数列であるため、クリップフ
ロップ１２及び１３により入力信号に対する位相を合わ
せ、結果として２１．２２に示すような、各入力信号１
５．１６への擬似乱数列を得る。これらの擬似乱数列２
１．２２は各々、排他的論理和回路１９．２０により、
入力信号に加算され、出力信号を得る。
化する多重化された擬似乱数列であるため、クリップフ
ロップ１２及び１３により入力信号に対する位相を合わ
せ、結果として２１．２２に示すような、各入力信号１
５．１６への擬似乱数列を得る。これらの擬似乱数列２
１．２２は各々、排他的論理和回路１９．２０により、
入力信号に加算され、出力信号を得る。
以上のように本実施例によれば、擬似乱数発生部をメモ
リ１１を用いて共用化し、カウンタ３．４及び多重化回
路８により複数の入力信号に対する擬似乱数加算処理を
可能とすることにより、複雑な擬似乱数発生回路を複数
組持つ必要のない、経済的かつ合理的な回路構成を実現
できる。
リ１１を用いて共用化し、カウンタ３．４及び多重化回
路８により複数の入力信号に対する擬似乱数加算処理を
可能とすることにより、複雑な擬似乱数発生回路を複数
組持つ必要のない、経済的かつ合理的な回路構成を実現
できる。
発明の効果
以上のように本発明は、擬似乱数列開始値を設定する複
数のカウンタと、各カウンタ出力の多重化回路と、擬似
乱数列をあらかじめ記憶し読み出すメモリと上記多重化
回路の出力信号をアドレス信号として上記メモリから読
み出された擬似乱数列を複数の入力信号に各々加算する
ための排他的論理和回路とを設けることにより、複数の
人力信号に対し各々異なるタイミングの擬似乱数加算処
理を経済的かつ合理的に行なうことができる。
数のカウンタと、各カウンタ出力の多重化回路と、擬似
乱数列をあらかじめ記憶し読み出すメモリと上記多重化
回路の出力信号をアドレス信号として上記メモリから読
み出された擬似乱数列を複数の入力信号に各々加算する
ための排他的論理和回路とを設けることにより、複数の
人力信号に対し各々異なるタイミングの擬似乱数加算処
理を経済的かつ合理的に行なうことができる。
第１図は本発明の一実施例における擬似乱数加算回路の
ブロック図、第２図は、第１図の動作説明のためのタイ
ムチャート、第３図は従来の擬似乱数加算回路の回路図
である。 ｌ、２・・・・・・擬似乱数列開始値入力端、３．４・
・・・・・カウンタ、５．６・・・・・・ロードパルス
信号入力端、７・・・・・・クロック信号入力端、８・
・・・・・多重化回路、９・・・・・・切換信号入力端
、１０・・・・・・多重化回路出力信号伝送ライン、１
１・・・・・・メモリ、１２．１３・・・・・・フリツ
プフロツプ、１４・・・・・・反転器、１５．１６・・
・・・・人力信号端子、１７．１８・・・・・・出力信
号端子、１９．２０・・・・・・排他的論理和回路、２
１．２２・・・・・・擬似乱数列ライン、２３．２４・
・・・・・カウンタ出力信号ライン。
ブロック図、第２図は、第１図の動作説明のためのタイ
ムチャート、第３図は従来の擬似乱数加算回路の回路図
である。 ｌ、２・・・・・・擬似乱数列開始値入力端、３．４・
・・・・・カウンタ、５．６・・・・・・ロードパルス
信号入力端、７・・・・・・クロック信号入力端、８・
・・・・・多重化回路、９・・・・・・切換信号入力端
、１０・・・・・・多重化回路出力信号伝送ライン、１
１・・・・・・メモリ、１２．１３・・・・・・フリツ
プフロツプ、１４・・・・・・反転器、１５．１６・・
・・・・人力信号端子、１７．１８・・・・・・出力信
号端子、１９．２０・・・・・・排他的論理和回路、２
１．２２・・・・・・擬似乱数列ライン、２３．２４・
・・・・・カウンタ出力信号ライン。
Claims (1)
- 複数の擬似乱数列開始値を各々別のタイミングで設定す
る複数のカウンタと、各カウンタ出力を多重化する多重
化回路と、擬似乱数列を記憶し読み出すメモリと、上記
多重化回路の出力信号をアドレス信号として上記メモリ
から読み出された擬似乱数列を複数の入力信号各々に加
算するための排他的論理和回路とを備えたことを特徴と
する擬似乱数加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216389A JPH0380646A (ja) | 1989-08-23 | 1989-08-23 | 擬似乱数加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216389A JPH0380646A (ja) | 1989-08-23 | 1989-08-23 | 擬似乱数加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380646A true JPH0380646A (ja) | 1991-04-05 |
Family
ID=16687805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216389A Pending JPH0380646A (ja) | 1989-08-23 | 1989-08-23 | 擬似乱数加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014147109A (ja) * | 2014-04-07 | 2014-08-14 | Sony Corp | 情報処理装置および情報処理方法 |
| US8923511B2 (en) | 1997-04-23 | 2014-12-30 | Sony Corporation | Enciphering apparatus and method, deciphering apparatus and method as well as information processing apparatus and method |
| JP2015029243A (ja) * | 2013-11-22 | 2015-02-12 | ソニー株式会社 | 情報処理装置および情報処理方法 |
-
1989
- 1989-08-23 JP JP1216389A patent/JPH0380646A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8923511B2 (en) | 1997-04-23 | 2014-12-30 | Sony Corporation | Enciphering apparatus and method, deciphering apparatus and method as well as information processing apparatus and method |
| US9467287B2 (en) | 1997-04-23 | 2016-10-11 | Sony Corporation | Enciphering apparatus and method, deciphering apparatus and method as well as information processing apparatus and method |
| JP2015029243A (ja) * | 2013-11-22 | 2015-02-12 | ソニー株式会社 | 情報処理装置および情報処理方法 |
| JP2014147109A (ja) * | 2014-04-07 | 2014-08-14 | Sony Corp | 情報処理装置および情報処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1177967A (en) | Serial-to-parallel converter | |
| EP0311448B1 (en) | Digital multiplexer | |
| JPH0250512A (ja) | 疑似ランダム雑音符号発生装置 | |
| JP2577896B2 (ja) | ｍ系列符号発生器 | |
| JPH0380646A (ja) | 擬似乱数加算回路 | |
| US5128998A (en) | Head or arbitrary bit pulse generating circuit and sampling pulse generating circuit in a pseudo noise code generator | |
| GB1591805A (en) | Electric signal generators | |
| JPH0619594A (ja) | 制御装置 | |
| EP0570067B1 (en) | Control device for interface control between a test machine and multi-channel electronic circuitry, in particular acording to Boundary Test Standard | |
| US5867050A (en) | Timing generator circuit | |
| JPH01206718A (ja) | 乱数発生器 | |
| SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
| JPH0748702B2 (ja) | Ｍ系列符号発生装置 | |
| JPH07134647A (ja) | 乱数発生装置 | |
| JP2880019B2 (ja) | パターン発生装置 | |
| JP3104604B2 (ja) | タイミング発生回路 | |
| JPS5838981B2 (ja) | スクランブラ−回路 | |
| JP2578019B2 (ja) | 符号発生制御装置 | |
| JP2670328B2 (ja) | 信号変換回路 | |
| JPH0282810A (ja) | ２値周期信号発生器 | |
| SU1226621A1 (ru) | Генератор псевдослучайных испытательных последовательностей | |
| JP3104603B2 (ja) | タイミング発生回路 | |
| SU1511851A1 (ru) | Устройство дл синхронизации импульсов | |
| JPH0729505Y2 (ja) | 論理波形発生装置 | |
| JPH0439628B2 (ja) |