JPS5838981B2 - スクランブラ−回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、複数のＰＣＭ入力信号に対するスクランブラ
−回路に関するものである。

１つのＰＣＭ入力信号に対するスクランブラ−回路は、
擬似ランダムパターン長を例えば２５−１−３１とした
場合、第１図に示す構成が採用されている。

同図に於いて、１は入力端子、２は出力端子、３，５は
排他的論理和回路、４は５ビツトのシフトレジスタ、６
はリセット端子であり、シフトレジスタ４と排他的論理
和回路５とにより擬似ランダムパターン発生回路を構成
している。

この擬似ランダムパターン発生回路からの擬似ランダム
パルス列が排他的論理和回路３に加えられ、入力端子１
に加えられた入力パルス列との排他的論理和がとられ、
出力端子２からはＩ １ ｕ ｕＯｕの生起確率が％
の出力パルス列が出力され、中継器に於ける中継処理に
有害な０“連続符号を防止することができるものである
。

複数のＰＣＭ入力信号に対しては、多重化した後に１個
のスクランブラ−回路で処理することが考えられるが、
多重化信号に対しては高速動作のスクランブラ−回路が
必要となるので、各入力信号に対してそれぞれスクラン
ブルするのが一般的である。

その場合、各入力信号対応に第１図に示すスクランブラ
−回路を設けることもできるが、擬似ランダムパターン
発生回路を共用化することが経済的である。

その為従来は第２図に示す構成が採用されていた。

同図に於いて、１１〜１５は入力端子、２１〜２５は出
力端子、１６〜２０，２７〜３３は排他的論理和回路、
２６はリセット端子、３４〜３８はフリップフロップで
ある。

なおこの場合の各入力信号のクロック周波数と位相とが
同一である必要がある。

第３図は多重化のタイムチャートを示し、ａ〜Ｃは第２
図の入力端子１１〜１５に加えられる入力信号を示し、
ｆは多重化信号を示す。

入力信号ａ ’−ｅはそれぞれＤ・・ （ｉ−１，２・
・・・・・、ｊ＝Ｊ ■、２、・・・・・・５）で示し、多重化信号はＤを省
略し、ｉ、ｊで示しである。

このように５個の入力信号ａ ”’−ｅを多重化する場
合、多重化前にスクランブルをかげるには、擬似ランダ
ムパターンは５ピツトおきに発生しなげればならないこ
とになる。

従って第２図に示すように、排他的論理和回路２７〜３
３と７リツプフロツプ３４〜３８とからなる擬似ランダ
ムパターン発生回路は複雑な回路構成となる欠点があっ
た。

本発明は、簡単な構成により複数のＰＣＭ入力信号に対
してそれぞれスクランブルをかげることができるように
することを目的とするものである。

以下実施例について詳細に説明する。

第４図は本発明の実施例のブロック線図であり、４１〜
４５は入力端子、４６〜５０は排他的論理和回路、５１
〜５５は出力端子、５６はリセット端子、５７はメモリ
、５８はカウンタ、５９はクロック端子である。

メモリ５７は読出専用メモリ（ＲＯＭ）を用い、予め決
められた擬似ランダムパターンを記憶させておくもので
、例えば擬似ランダムパターン長が３１ビツトで、５人
力信号の場合、３１ビツト×５ワ一ド分の擬似ランダム
パターンが記憶され、アドレス端子Ａ。

−んにカウンタ５８の出力端子Ｑ。

−Ｑ４からカウント内容が加えられ、出力端子Ｄ１〜Ｄ
５からそれぞれ排他的論理和回路に擬似ランダムパルス
列が加えられる。

カウンタ５８はクロック端子ＣＬＫに加えられるクロッ
クでカウントアツプし、桁上げ出力端子ＣＡＲとプリセ
ット端子ＰＥとが接続されて、桁上げ出力が発生したと
き、プリセット入力端子ｐｏ−ｐ４の１００００”がプ
リセットされ、３Ａ１分周として動作する。

又リセット端子ＣＬＲには同期信号のタイミングでリセ
ット信号が加えられ、出力端子Ｑ。

−Ｑ４はｏ ｏ ｏ ｏ ｏ ”となる。なおメモリ５
７はアドレス端子Ａ。

−Ａ４に’ｏｏｏｏｏ”が入力されたとき、出力端子Ｄ
１〜Ｄ５からは’ｏｏｏｏ−ｏ”が出力されるように記
憶内容が定められている。

従って入力端子４１〜４５に加えられた入力信号と同相
のクロックがカウンタ５８のクロック端子ＣＬＫに加え
られてカウントアツプし、入力信号の同期信号が到来し
たときには、リセット端子ＣＬＲにリセット信号が加え
られてカウンタ５８の内容はオール”Ｏ“となり、メモ
リ５７の出力もオール”ＯＩ＋となり、同期信号はその
まＳ出力端子５１〜５５に出力されることになる。

そしてカウンタ５８のカウント内容に従ってメモリ５７
から擬似ランダムパターンが読出されて排他的論理和回
路４６〜５０に加えられ、入力信号に対してそれぞれ所
定のスクランブルがかげられることになる。

以上説明したように、本発明は、擬似ランダムパルス列
を記憶したメモリ５７と、入力信号に同期したクロック
をカウントするカウンタ５８とを備えて、カウンタ５８
のカウント内容に従ってメモリ５１から擬似ランダムパ
ルス列を読出し、入力信号にスクランブルをかげ、又同
期信号のタイミングでカウンタ５８をリセットし、カウ
ンタ５８のオール゛０″の内容によりメモリ５７がらは
オール゛Ｏ″を読出すように構成して、同期信号にはス
クランブルがかからないようにすることができるもので
ある。

従って入力信号数が多数の場合でも、メモリ５７及びカ
ウンタ５８の容量を増加するだけで対処でき、構成が従
来例の如く複雑になることはない。

又メモリ５７はＲＯＭを用いることができ、小型且つ廉
価であるから、経済的にスクランブラ−回路を構成する
ことができる。

【図面の簡単な説明】

第１図は１人力信号に対する従来のスクランブラ−回路
、第２図は５人力信号に対する従来のスクランブラ−回
路、第３図は多重化のタイムチャート、第４図は本発明
の実施例のブロック線図である。 ４１〜４５は入力端子、４６〜５０は排他的論理和回路
、５１〜５５は出力端子、５６はリセット端子、５７は
メモリ、５８はカウンタ、５９はクロック端子である。

Claims (1)

【特許請求の範囲】
1. １ 複数の入力信号に対してそれぞれ擬似ランダムパル
   ス列によりスクランブルをかげるスクランブラ−回路に
   於いて、前記入力信号に同期したクロックをカウントし
   、前記入力信号中の同期信号のタイミングでリセットさ
   れるカウンタと、前記複数の入力信号に対する擬似ラン
   ダムパルス列を記憶し、且つＯ番地に０″を記憶し、前
   記カウンタのカウント内容に従って記憶された擬似ラン
   ダムパルス列を読出し、前記カウンタがリセットされた
   とき前記？Ｔ ＯＩ＋を読出すメモリとを備えたことを
   特徴とするスクランブラ−回路。