SU1545213A1 - Устройство дл реализации булевых функций - Google Patents
Устройство дл реализации булевых функций Download PDFInfo
- Publication number
- SU1545213A1 SU1545213A1 SU874336901A SU4336901A SU1545213A1 SU 1545213 A1 SU1545213 A1 SU 1545213A1 SU 874336901 A SU874336901 A SU 874336901A SU 4336901 A SU4336901 A SU 4336901A SU 1545213 A1 SU1545213 A1 SU 1545213A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- counter
- constants
- inputs
- boolean functions
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и предназначено дл реализации булевых функций. Цель изобретени - повышение быстродействи устройства. Устройство дл реализации булевых функций содержит регистр 1, счетчик 2, генератор тактовых сигналов 3, блок пам ти констант 4, логическую схему 5, реализующую ДНФ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 61-6N (где N-число аргументов реализуемой булевой функции). В счетчике 2 записано число реализуемых булевых функций, на регистре 1 - значени аргументов, а в блоке пам ти констант 4 - значени N-разр дных кодов. При запуске генератора тактовых сигналов 3 содержимое счетчика уменьшаетс на единицу и его управл ющий сигнал блокирует прием данных в регистр 1. В течение каждого такта синхронизации, в соответствии с адресом, хран щимс в счетчике 2, из блока пам ти констант 4 поступает двоичный код, поразр дно сравниваемый на группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 61-6N с набором значаний аргументов, хран щимс в регистре 1. Результат сравнени поступает на входы логической схемы 5, реализующей ДНФ, котора и осуществл ет реализацию заданного множества булевых функций. 2 ил.
Description
Изобретение относитс к автоматике , вычислительной технике и предназначено дл реализации булевых функций .
Цель изобретени - повышение быстродействи устройства.
На фиг,1 представлена структурна схема устройства дл реализации булевых функций; на фиг.2 - пример логи- ческой схемы, реализующей дизъюнктивно нормальную форму (ДНФ),
Устройство содержит регистр 1, счетчик 2, генератор 3 тактовых сигналов , блок 4 пам ти констант, логи- ческую схему 5, реализующую ДНФ, и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6 6п(где п - число аргументов реализуемой булевой функции), группу информационных входов 7 и выход 8.
Логическа схема 5, реализующа ДНФ (фиг.2), содержит группу элементов НЕ 9,- 9h, группу элементов И 10,-Ю.ц (где k - число элементарных конъюнкций) и элемент ИЛИ 11.
Устройство работает следующим образом .
В начальный момент времени устройство находитс в исходном состо нии: в счетчике 2 записано число реализуемых булевых функций, и он формирует управл ющий сигнал, разрешающий прием входных данных в регистр 1, в блоке 4 пам ти констант записана последовательность n-раэр дных дво- ичных. кодов.
В следующий момент запускаетс генератор 3 тактовых сигналов и устройство начинает работать Содержимое счетчика 2 уменьшаетс на единицу и его управл ющий сигнал блокирует прием входных данных в регистр 1. В течение каждого такта синхронизации , в соответствии с адресом, хран щимс в счетчике 2, из блока пам ти констант поступает двоичный код-, поразр дно сравниваемый на группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6,- 6„ с
двоичным набором значений аргументов реализуемых булевых функций, хран щимс в регистре 1. Результат сравнени поступает на входы логической схемы 5, реализующей ДНФ, котора и осуществл ет непосредственную реализацию заданного множества булевых функций .
После того, как все булевы функции дл набора, хран щегос в регистре 1, реализованы, в счетчике 2 восстанавливаетс его первоначальное значение и он формирует управл ющий сигнал , разрешающий запись в регистр 1 нового двоичного набора, присутствующего в этот момент на группе информационных входов устройства. Процесс повтор етс циклические
Claims (1)
- Формула изобретени Устройство дл реализации булевых функций, содержащее регистр, счетчик, блок пам ти констант, логическую схему , реализующую дизъюнктивно нормальную форму (ДНФ), причем информационные входы регистра соединены с информационными входами группы устройства, выход которого соединен с выходом логической схемы, реализующей ДНФ, тактовый вход устройства соединен с входом разрешени счета счетчика, управл ющий выход которого соединен с входом разрешени записи регистра, информационные выходы счетчика соединены с соответствующими адресными входами блока пам ти констант, о т - л и чающеес тем, ЧЛ О, с целью повышени быстродействи , он содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выходы регистра соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены с выходами блока пам ти констант, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с соответствующими входами логической схемы, реализующей ДНФ.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874336901A SU1545213A1 (ru) | 1987-11-06 | 1987-11-06 | Устройство дл реализации булевых функций |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874336901A SU1545213A1 (ru) | 1987-11-06 | 1987-11-06 | Устройство дл реализации булевых функций |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1545213A1 true SU1545213A1 (ru) | 1990-02-23 |
Family
ID=21339608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874336901A SU1545213A1 (ru) | 1987-11-06 | 1987-11-06 | Устройство дл реализации булевых функций |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1545213A1 (ru) |
-
1987
- 1987-11-06 SU SU874336901A patent/SU1545213A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1032451, кл. G 06 F 7/00, 1982. Авторское свидетельство СССР № 1418696, кл. G 06 F 7/00, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
SU1545213A1 (ru) | Устройство дл реализации булевых функций | |
US4285047A (en) | Digital adder circuit with a plurality of 1-bit adders and improved carry means | |
GB1363707A (en) | Synchronous buffer unit | |
JPH088514B2 (ja) | ディジタル相関装置 | |
SU1166173A1 (ru) | Устройство дл цифровой магнитной записи в двоично-дес тичном коде | |
SU178177A1 (ru) | ||
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU871314A2 (ru) | Дискретный согласованный фильтр | |
SU447835A1 (ru) | Цифровой согласованный фильтр | |
SU1411738A1 (ru) | Цифровой функциональный преобразователь | |
SU1539774A1 (ru) | Генератор псевдослучайной последовательности | |
SU1310898A1 (ru) | Запоминающее устройство | |
SU1264165A1 (ru) | Накапливающий сумматор | |
SU1438008A1 (ru) | Преобразователь кодов | |
SU1545212A1 (ru) | Устройство дл реализации булевых функций | |
SU450162A1 (ru) | Перестраиваемый фазо-импульсный многоустойчивый элемент | |
SU1418696A1 (ru) | Устройство дл реализации булевых функций | |
SU1115021A1 (ru) | Программное устройство управлени | |
SU1030816A1 (ru) | Устройство дл геометрических преобразований изображений объектов | |
RU1798901C (ru) | Однотактный умножитель частоты | |
SU657435A1 (ru) | К-значный фазоимпульсатор сумматор | |
SU1164728A1 (ru) | Преобразователь формы представлени логических функций | |
SU1487153A1 (ru) | Генератор псевдослучайных чисел | |
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел |