SU993245A1 - Преобразователь последовательного двоичного кода в число-импульсный код - Google Patents
Преобразователь последовательного двоичного кода в число-импульсный код Download PDFInfo
- Publication number
- SU993245A1 SU993245A1 SU813326708A SU3326708A SU993245A1 SU 993245 A1 SU993245 A1 SU 993245A1 SU 813326708 A SU813326708 A SU 813326708A SU 3326708 A SU3326708 A SU 3326708A SU 993245 A1 SU993245 A1 SU 993245A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- code
- converter
- input
- unit counting
- counter
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
Изобретение относитс к тике и цифровой вычислительной технике и может быть использовано при построении преобразователей в устройствах поразр дного уравновешивани , устройств записи и считывани информации на кассетной магнитной ленте, аналого-цифровых преобразователей .
Известен преобразователь, содерхЦ щий блок приема, преобразователь последовательного кода в параллельный и преобразователь параллельного. кода в число-импульсный код L.
Однако устройство характеризуетс увеличенным временем преобразовани из-за необходимости последовательного осуществлени таких операций, как прием последовательного кода, передача параллельного кода из одного преобразовател в другой и преобразование параллельного кода в число импульсов.
Наиболее близким к предлагаемому по технической сущности вл етс преобразователь кода в число импульсов, содержащий основной и вспомогательный счетчики, TpHrrei it запрета и переключени , логические элементы. Преобразователь выполн ет функции
как приема последовательного кода,, так и собственно преобразовани 2. Недостаток устройства заключаетс
f в относительно низком быстродействии, св занНс с тем, что вьшеуказанные две функции не могут быть совмещены во времени, так как преобразованию должен подвергатьс весь пpинимae шй
fQ код, что ограничивает скорость рабо ты данного преобразовател . При использовании этого преобразовател дп обработки непрерывно поступающих кодовык последовательностей необходимо либо прерывать прием на
5 врем преобразовани параллельного двоичного кода в число импульсов, что в р де случаев вл етс недопустимым , либо устанавливать дополни .| тельные регистры пам ти, что услож н ет аппаратуру и снижает надежность.
Цель изобретени - повышение быстродействи .
Указанна цель достигаетс тем, что в преобразователь последователь25 ного двоичиого кода в число-импульсный код, содержащий двоичный счетчик, генератор импульсов, введен сдвиговый регистр, управл ющий вход которого соединен с тактовым входом
0 преобразовател , установочным входом
двоичного счетчика и первым входом запуска генератора импульсов, второй вход запуска которого соединен . с информационным входом преобразовател , выход которого соединен со счетным входом двоичного счетчика и выходом генератора импульсов, вход сброса которого соединён с выходом переполнени двоичного счетчика информационные входы которого с первого по (п-1)-й разр ды, где п число разр дов преобразуемо1-о кода, соединены соответственно с выходами с п-го по второй разр ды сдвигового регистра, информационный вход которого соединен с входом логической единихц преобразовател .
На чертеже приведена блок-схема преобразовател .
Преобразователь содержит тактовый и информационный входы 1 и 2, сдвиговый регистр 3, двоичный счетчик 4 и генератор 5 импульсов.
Преобразователь работает следующим образом.
Перед началом работы все элемент преобразовател привод тс в исходное состо ние (соответствующие цепи на чертеже не показаны. Затем на инфор:мационный вход 2 начинает подаватьс преобразуемый код, начина со старшего разр да, а на тактовый вход 1 - сопровождающие тактовые импульсы. По переднему фронту тактового импульса происходит сдвиг кода, содержащегос в сдвиговом регистре 3, а по заднему - запись кода с выхода регистра 3 в двоичный счетчик 4. Задний фронт тактового импульса также поступает Hia первый вход запуска генератора 5, Запуск . происходит в том случае, если в данный момент на информационном входе, соединенном с вторым входом запуска генератора 5, присутствует уровень, соответствующий логической 1, т.е. в текущем разр де подаваемого последовательного кода присутствует единица. Если в текущем разр де присутствует ноль, чему будет соответствовать уровень логического О н информационном входе и, соответственно , втором входе запуска генератора , генератор 5 запущен не будет В случае запуска генератора импульсы с его выхода поступают на вход счётчика 4, ко-юрал считывает их и nq. переполнению сигналом со своего выхода останавливает генератор 5. Эти же импульсы поступают на выход преобразовател . Благодар тому, что перед началом работы сдвиговый ре гистр 3 сбрасываетс , а его информате ционный вход подклчюен к входу, имеющему уровень логической 1, при последовательном поступлении тактовых импульсов с первого по n-ifl на его выходах с второго по п-й образу
ютс двоичные коды: 000.., -000, 000... 001, 000... 011, 000... 111,. 011... 111, 111... 111. Эти коды переписываютс в счетчик 4 таким образом, что содержимое второго разр да регистра 3 переноситс в старший ) разр д счетчика 4, содержимое третьего разр да регистра 3 - . в следующий {n-2-й) разр д счетчика 4 и так.далее, а содержимое последнего (п-го) разр да рег.истра 3 переноситс в младший разр д рчетчика 4. После, перезаписи кодов в счетчик 4 дл того, чтобы переполнить счетчик, на его счетный вход необходимо подать следующее число импульсов:
, 2, J.., 4, 2, 1. Эти количества импульсов вл ютс унитарными весовыми эквивалентами информационных двоичных разр дов, последовательно поступающих на вход 2 прёобразовател . Таким образе, предлагаемый преобразователь непосредственно в процессе получени последовательного двоичного кода выдает на своем выхо.де пачки с количеством импульсов,
равным весу преобразуемых двоичных , разр дов.
Увеличение скорости преобразовани достигаетс за. счет совмещени во времени процесса приема последовательного кода и собственно процесса преобразовани .
Кроме того,преобразователь обладает более простой схемой по сравнению с прототипом, а следовательно, и большей надежностью.
Claims (2)
1.Авторское свидетельство СССР 625203, кл. Q06F 5/04, 1976.
2.Авторское свидетельство СССР 602936, кл. Q06f 5/04, 1976 (лрототип).. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813326708A SU993245A1 (ru) | 1981-08-10 | 1981-08-10 | Преобразователь последовательного двоичного кода в число-импульсный код |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813326708A SU993245A1 (ru) | 1981-08-10 | 1981-08-10 | Преобразователь последовательного двоичного кода в число-импульсный код |
Publications (1)
Publication Number | Publication Date |
---|---|
SU993245A1 true SU993245A1 (ru) | 1983-01-30 |
Family
ID=20972623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813326708A SU993245A1 (ru) | 1981-08-10 | 1981-08-10 | Преобразователь последовательного двоичного кода в число-импульсный код |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU993245A1 (ru) |
-
1981
- 1981-08-10 SU SU813326708A patent/SU993245A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU1571761A1 (ru) | Аналого-цифровой преобразователь | |
SU1116426A1 (ru) | Устройство дл поиска чисел в заданном диапазоне | |
SU1174919A1 (ru) | Устройство дл сравнени чисел | |
SU1522412A1 (ru) | Преобразователь последовательного знакоразр дного кода в параллельный дополнительный код | |
SU1338093A1 (ru) | Устройство слежени за задержкой кодовой последовательности | |
SU1438008A1 (ru) | Преобразователь кодов | |
SU1367163A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU411453A1 (ru) | ||
SU1591010A1 (ru) | Цифровой интегратор | |
SU1149243A1 (ru) | Реверсивный преобразователь двоичного кода в двоично-дес тичный | |
SU1379939A1 (ru) | Цифровой демодул тор сигналов с фазово-импульсной модул цией | |
SU1711165A1 (ru) | Устройство дл параллельного счета количества единиц в двоичном п-разр дном коде | |
SU1545213A1 (ru) | Устройство дл реализации булевых функций | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU694867A1 (ru) | Устройство дл цифрового усреднени двоично-кодированных сигналов | |
SU1280612A1 (ru) | Устройство дл делени в избыточном коде | |
SU1285605A1 (ru) | Кодовый преобразователь | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода | |
SU630627A1 (ru) | Преобразователь двоичных дес тиразр дных чисел в двоично-дес тичные | |
SU959286A2 (ru) | Устройство дл обнаружени ошибок бипол рного сигнала | |
RU1791816C (ru) | Цифровой интегратор | |
SU1591025A1 (ru) | Устройство для управления выборкой блоков памяти | |
SU407312A1 (ru) | Приоритетное устройство для выполняемых | |
SU1108438A1 (ru) | Устройство дл определени экстремального числа |