SU1280612A1 - Устройство дл делени в избыточном коде - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано,в специализированных процессорах. Целью изобретени   вл етс  сокращение аппаратурных затрат; Поставленна  цель достигаетс  тем, что устройство дл  делени  в избыточном коде содержащее регистры делимого , делител  и частного, блок умножени  на два, первьй преобразователь в обратный код, два сумматора , две схемы сравнени  знаков, два триггера, два элемента задержки, три элемента И и узел формировани  частного, содержит третш сумматор, второй преобразователь в обратный код, семь триггеров, семь элементе задержки, 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных процессоров.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг.1 представлена схема устройства дл  делени  в избыточном кoдej на фиг.2 - схема узла формировани  частного.

Устройство дл  делени  в избыточном коде (фиг.1) содержит вход 1 делител  устройства, регистр 2 делител , элементы 3-5 задержки, пре- образователь.6 в обратный код, схему 7 сравнени  знаков, триггер 8, сумматор 9, блок 10 умножени  на два, триггер 11, элемент ИЛИ 12, триггер 13, элемент 14 задержки, вход 15 сброса устройства, схему 16 сравнени  знаков, элемент 17 задержки , преобразователь 18 в обрат- ный код, регистр 19 делимого, вход 20 делимого устройства, сумматор 21, элемент 22 задержки, элемент ИЛИ 23 элемент -24 задержки, триггеры25 и 26, вход 27 сброса .устройства, триггер 28, тактовый вход 29 устройства элемент ИЛИ 30, элемент 31 задержки , триггеры 32 и 33, тактовый вход 34 устройства, триггер 35, тактовый вход 36 устройства, узел 37 формировани  частного, элемент 38 задержки сумматор 39, регистр 40 частного и выход 41 частного устройства.

Узел 37 формировани  частного (фиг.2) содержит элементы И 42-44 и элементы ШШ- 45 и 46.

Регистр 2 делител  представл ет собой последоватепьный (и + 3)-раз- р дньш .четверичный регистр дл  записи и хранени  последовательных четверичных .чисел.

Элементы 3 и 5 задержки - одно- такт1П)1е четверичные элементы задержки , состо щие из трех обычных двоичных однотактньпс элементов задержки. Элемент 4 задержки представл ет собой п титактный четверичный элемент задержки.

Установка в единицу триггеров .11, 26, 32 и 33 происходит при подаче единичных значений на их первый и второй единичные входы. Преобразователь 6 в обратный код производит изменение-знака на противоположный при единичном значении на входе разO

0

5

5

решени  преобразовани , передача информации через преобразователь 6 запрещаетс  при единичном значении на входе блокировки. Преобразователь 10 в обратный код производит изменение знака на противоположный при единичном значении на входе разрешени  преобразовани . Регистр 19 служит дл  хранени  делимого и текущего остатка и представл ет собой (п - 3) разр дный четверичный регистр. Регистр 40 представл ет собой п-раз- р дный четверичный регистр сдвига, По завершении делени  частное может быть считано в последовательном коде на выход 41 устройства.

Цикл делени  занимает п + 3 так- та, из которых п + 2 такта - информационные и один - служебный. Информационные такты используютс  дл  передачи и обработки чисел старшими разр дами вперед, служебный так,т (п + 3) - дл  управлени .

Сигнал на вход 15 подаетс  перед 5 началом операции. Например, его можно подат.ь в такте (п + 3) в цикле записи делител  в регистр 2. Сигнал на вход 27 поступает в служебном такте (п +3) каждого.цикла. Сигнал на вход 29 поступает в последнем информационном такте (п + 2) каждого цикла. Сигнал на вход 34 поступает в тактах с четвертого по шестой. Сигнал на входе 36 имеет передний фронт на границе шестого и седьмого тактов. Например, можно иметь его .равным единице в течение седьмого такта.

Величина задерж.ки элементов 14, 24 и 31 выбираетс  не менее п ти времен срабатывани  триггера, но не более одного такта.

Устройство дл  делени  в избыточ-. ном коде работает следующим образом .

Делимое, делитель и частное представлены в избыточном четверичном коде, цифры которого кодируютс  еле-. дующим образом:

О - 000 - 1 - 111 +1-001 - 2 - 110

+2 - 010 +3 - 011

Остальные коды - запретные, т.е. четверична  цифра представл етс  в виде двоичной триады, старпшй разр д которой кодирует знак цифры, второй и первый разр ды - саму цифру . Перед началом делени  делитель

0

5

0

5

0

5

31280612

сываетс  с входа 1 в регистр 2 течение всей операции хранитс  ом регистре в динамике. Тригге1 и 13, предварительно сброшенсигналом по входу 15, элемент 12, элемент 14 задержки форми- знак делител . Б первом цикле тель поступает на выходы регистра 2. проход т нулевые разр ды,триггеры 13 остаютс  в нуле. Как только JQ ыходах регистра 2 возникает старразр д , Ьтличный от нул , его овый разр д поступает на открыединичный вход триггера 11, так триггер 13 находитс  в нуле.

в су

су ИЛ ны ум по Си пок

три эти 33 в J5 В к пос инв пис пос Есл дов Р0 ста Р1 с  обр тел Р1 ки, гис фор Циф цик пае дыв в с вхо ла пос 25,

Если знак -, триггер 11 переходит в состо ние единица, если знак +, триггер 11 остаетс  в нуле. Элемент 12 вы вл ет наличие разр да, отличного от нул . Как только на выходе регистра 2 возникает разр д, отлич- ньш от нул , сигнал элемента 12 перебрасывает триггер 13 в единицу.и через врем , равное задержке элемента 14, вход триггера 11 закрываетс 

По завершении записи делител  в регистр 19 с входа 20 записываетс  делимое. Триггеры 25 и 26, предварительно сброшенные с входа 27,эле-

мент ИЛИ 23, элемент 24 задержки формируют знак делимого, который запоминаетс  в триггере 26 аналогично формированию знака делител .

По сигналу с входа 29 знак делимого переписываетс  в триггер 28. Остальные триггеры 8, 31, 32, 34 и регистр 40 наход тс  в нуле. Так как первый цикл операции делени  ничем не отличаетс  от любого другого цикла, рассмотрим выполнение некоторого i-ro цикла. Знак остатка Oj , сформированного в предыдущем цикле, в последнем информационном такте сигналом С „ , поступающим на

h + Z

ВХОД 29 устройства, переписываетс  в триггер 28. Схема 16 сравнени  знаков сравнивает знаки делител , поступающего из триггера 11, и остатка (из триггера 28) и формирует сигнал ЗР2, который поступает на преобразователь 18, и последний присваивает удвоенному делителю, сформированному блоком 10, требуемый знак. Начина  с первого такта на первый вход сумматора 21 поступает уд- военный делитель. Одновременно из регистра 19 на второй вход сумматора 21 поступает предыдущий остаток, сдвинутьй на один четверичный разр д

в сторону старших разр дов 0 . В сумматоре 21 формируетс  сумма Р1.

Значащие разр ды четверичных цифр суммы Р1, объединенные элементом ИЛИ 30, поступают на первый единичный вход триггера 33 и логически умножаютс  на тактовый сигнал С. , поступающий с входа 34 устройства. Сигнал С присутствует до тех пор, пока на выходе сумматора 21 проход т

три старших разр да суммы Р1. Если эти три разр да равны нулю, триггер 33 (предварительно сброшенный в ноль в служебном такте) остаетс  в нуле. В конце шестого такта по сигналу С, поступающему на вход 36 устройства, инверси  состо ни  триггера 33 пере- писываетс  в триггер 8 и с выхода, последнего считываетс  сигнал . Если хот  бы один из старших разр дов суммы Р1 отличен от нул , то и в триггер 32 запишетс  знак старшего ненулевого разр да суммы- Р1. По сигналу С знак Р1 перепишетс  в триггер 35. Если , то преобразователь 6 не пропускает делитель на входы сумматора 9, сумма Р1 проходит через элемент 22 задержки , сумматор 9 и записываетс  в регистр 19. Формирователь частного формирует четверичную цифру частного. Цифра частного задерживаетс  на один цикл в элементе 38 задержки, поступает на входы сумматора 39, где складываетс  с переносом, сформированным в следующем цикле, и поступает на входы регистра 40. По окончании цикла в служебном такте сигналом С , поступающим на вход 27, триггеры 25, 26, 32 и 33 сбрасываютс  в нуль.

Сумма Р1  вл етс  очередным остатком 0-4., . Так как задержка сум

маторов 9 и 21 равна одному такту, суммарна  задержка остатка 0-, составит п + 2 такта, т.е. окажетс  на один такт меньше цикла. Поэтому к началу следующего цикла остаток Oj, поступит на йходы суммаатора 21 . сдвинутым на один разр д в сторону старших разр дов.

Если три старших разр да суммы Р1 не равны нулю, то . В триггере 32 формируетс  знак Р1, который по сигналу С переписываетс  в триггер 35. Схема 7 сравнени  знаков сравнивает знаки делител  Р1. Преобразователь 6 присваивает требуемый знак делителю, поступающему на входы сумматора 9. В последнем формируетс  сумма Р2.

Сумма Р2 записываетс  в регистр 19 как очередной остаток. Формирователь 37 частного формирует очередной разр д частного. Как н в предыдущем случае сформированна  цифра частного задерживаетс  на один в элементе 38 задержки, в сумматоре 39 складываетс  с переносом следующего цикла и поступает на входы регистра 40. В служебном такте содержимое регистра 40 сдвигаетс  на один такт в сторону старших разр дов , триггеры 25, 26, 32 и 33 обнул ютс . Остаток 0. сдвигаетс  на один разр д в сторону старших разр дов н вновь поступает на входы сумматора 21.

По выполнении таким образом (п + 1)-го цикла в регистре 40 окажетс  полноразр дное частное. Подава  п сигналов сдвига на тактовый вход регистра 40 частного, на выходе 41 устройства можно получить последовательный код частного старшими разр дами вперед.

Claims (2)

1. Изобретение относитс  к вычислительной технике и может быть исполь зовано при конструировании и разработке специализированных и универсальных процессоров. Целью изобретени   вл етс  сокра щение аппаратурных затрат. На фиг.1 представлена схема устройства дл  делени  в избыточном кoдej на фиг.2 - схема узла формировани  частного. Устройство дл  делени  в избыточ ном коде (фиг.1) содержит вход 1 делител  устройства, регистр 2 делител , элементы 3-5 задержки, преобразователь .6 в обратный код, схему 7 сравнени  знаков, триггер 8, сумматор 9, блок 10 умножени  на два, триггер 11, элемент ИЛИ 12, триггер 13, элемент 14 задержки, вход 15 сброса устройства, схему 16 сравнени  знаков, элемент 17 задержки , преобразователь 18 в обрат- ный код, регистр 19 делимого, вход 20 делимого устройства, сумматор 21, элемент 22 задержки, элемент ИЛИ 23 элемент -24 задержки, триггеры25 и 26, вход 27 сброса .устройства, триг гер 28, тактовый вход 29 устройства элемент ИЛИ 30, элемент 31 задержки , триггеры 32 и 33, тактовый вход 34 устройства, триггер 35, тактовый вход 36 устройства, узел 37 формиро вани  частного, элемент 38 задержки сумматор 39, регистр 40 частного и выход 41 частного устройства. Узел 37 формировани  частного (фиг.2) содержит элементы И 42-44 и элементы ШШ- 45 и 46. Регистр 2 делител  представл ет собой последоватепьный (и + 3)-разр дньш .четверичный регистр дл  запи си и хранени  последовательных четверичных .чисел. Элементы 3 и 5 задержки - однотакт1П )1е четверичные элементы задерж ки, состо щие из трех обычных двоич ных однотактньпс элементов задержки. Элемент 4 задержки представл ет собой п титактный четверичный элемент задержки. Установка в единицу триггеров .11, 26, 32 и 33 происходит при пода че единичных значений на их первый и второй единичные входы. Преобразо ватель 6 в обратный код производит изменение-знака на противоположный при единичном значении на входе раз решени  преобразовани , передача информации через преобразователь 6 запрещаетс  при единичном значении на входе блокировки. Преобразователь 10 в обратный код производит изменение знака на противоположный при единичном значении на входе разрешени  преобразовани . Регистр 19 служит дл  хранени  делимого и текущего остатка и представл ет собой (п - 3) разр дный четверичный регистр. Регистр 40 представл ет собой п-разр дный четверичный регистр сдвига, По завершении делени  частное может быть считано в последовательном коде на выход 41 устройства. Цикл делени  занимает п + 3 такта , из которых п + 2 такта - информационные и один - служебный. Информационные такты используютс  дл  передачи и обработки чисел старшими разр дами вперед, служебный так,т (п + 3) - дл  управлени . Сигнал на вход 15 подаетс  перед началом операции. Например, его можно подат.ь в такте (п + 3) в цикле записи делител  в регистр
2. 2. Сигнал на вход 27 поступает в служебном такте (п +3) каждого.цикла. Сигнал на вход 29 поступает в последнем информационном такте (п + 2) каждого цикла. Сигнал на вход 34 поступает в тактах с четвертого по шестой. Сигнал на входе 36 имеет передний фронт на границе шестого и седьмого тактов. Например, можно иметь его .равным единице в течение седьмого такта. Величина задерж.ки элементов 14, 24 и 31 выбираетс  не менее п ти времен срабатывани  триггера, но не более одного такта. Устройство дл  делени  в избыточ-. ном коде работает следующим образом . Делимое, делитель и частное представлены в избыточном четверичном коде, цифры которого кодируютс  еле-. дующим образом: О - 000 - 1 - 111 +1-001 - 2 - 110 +2 - 010 +3 - 011 Остальные коды - запретные, т.е. четверична  цифра представл етс  в виде двоичной триады, старпшй разр д которой кодирует знак цифры, второй и первый разр ды - саму цифру . Перед началом делени  делитель 3 записываетс  с входа 1 в регистр 2 и в течение всей операции хранитс  в этом регистре в динамике. Триггеры 11 и 13, предварительно сброшенные сигналом по входу 15, элемент JfflH 12, элемент 14 задержки формируют знак делител . Б первом цикле делитель поступает на выходы регистра Пока проход т нулевые разр ды,тригге 11 и 13 остаютс  в нуле. Как только на выходах регистра 2 возникает стар ший разр д, Ьтличный от нул , его знаковый разр д поступает на открытый единичный вход триггера 11, так как триггер 13 находитс  в нуле. Если знак -, триггер 11 переходит в состо ние единица, если знак +, триггер 11 остаетс  в нуле. Элемент 12 вы вл ет наличие разр да, отличного от нул . Как только на выходе регистра 2 возникает разр д, отличньш от нул , сигнал элемента 12 перебрасывает триггер 13 в единицу.и через врем , равное задержке элемен та 14, вход триггера 11 закрываетс  По завершении записи делител  в регистр 19 с входа 20 записываетс  делимое. Триггеры 25 и 26, предварительно сброшенные с входа 27,элемент ИЛИ 23, элемент 24 задержки формируют знак делимого, который запоминаетс  в триггере 26 аналогич но формированию знака делител . По сигналу с входа 29 знак делимого переписываетс  в триггер 28. Остальные триггеры 8, 31, 32, 34 и регистр 40 наход тс  в нуле. Так как первый цикл операции делени  ничем не отличаетс  от любого другого цикла, рассмотрим выполнение некоторого i-ro цикла. Знак остатка Oj , сформированного в предыдущем цикле, в последнем информационном такте сигналом С „ , поступающим на ВХОД 29 устройства, переписываетс  в триггер 28. Схема 16 сравнени  знаков сравнивает знаки делител , поступающего из триггера 11, и остатка (из триггера 28) и формирует сигнал ЗР2, который поступает на преобразователь 18, и последний присваивает удвоенному делителю, сформированному блоком 10, требуемы знак. Начина  с первого такта на пе вый вход сумматора 21 поступает удвоенный делитель. Одновременно из регистра 19 на второй вход сумматора 21 поступает предыдущий остаток, сдвинутьй на один четверичный разр д 12 в сторону старших разр дов 0 . В сумматоре 21 формируетс  сумма Р1. Значащие разр ды четверичных цифр суммы Р1, объединенные элементом ИЛИ 30, поступают на первый единичный вход триггера 33 и логически умножаютс  на тактовый сигнал С. , поступающий с входа 34 устройства. Сигнал С присутствует до тех пор, пока на выходе сумматора 21 проход т три старших разр да суммы Р1. Если эти три разр да равны нулю, триггер 33 (предварительно сброшенный в ноль в служебном такте) остаетс  в нуле. В конце шестого такта по сигналу С, поступающему на вход 36 устройства, инверси  состо ни  триггера 33 переписываетс  в триггер 8 и с выхода, последнего считываетс  сигнал . Если хот  бы один из старших разр дов суммы Р1 отличен от нул , то и в триггер 32 запишетс  знак старшего ненулевого разр да суммыР1 . По сигналу С знак Р1 перепишетс  в триггер 35. Если , то преобразователь 6 не пропускает делитель на входы сумматора 9, сумма Р1 проходит через элемент 22 задержки , сумматор 9 и записываетс  в регистр 19. Формирователь частного формирует четверичную цифру частного. Цифра частного задерживаетс  на один цикл в элементе 38 задержки, поступает на входы сумматора 39, где складываетс  с переносом, сформированным в следующем цикле, и поступает на входы регистра 40. По окончании цикла в служебном такте сигналом С , поступающим на вход 27, триггеры 25, 26, 32 и 33 сбрасываютс  в нуль. Сумма Р1  вл етс  очередным остатком 0-4., . Так как задержка сумматоров 9 и 21 равна одному такту, суммарна  задержка остатка 0-, составит п + 2 такта, т.е. окажетс  на один такт меньше цикла. Поэтому к началу следующего цикла остаток Oj, поступит на йходы суммаатора 21 . сдвинутым на один разр д в сторону старших разр дов. Если три старших разр да суммы Р1 не равны нулю, то . В триггере 32 формируетс  знак Р1, который по сигналу С переписываетс  в триггер 35. Схема 7 сравнени  знаков сравнивает знаки делител  Р1. Преобразователь 6 присваивает требуемый знак делителю, поступающему на входы сумматора 9. В последнем формируетс  сумма Р2. Сумма Р2 записываетс  в регистр 19 как очередной остаток. Формирова тель 37 частного формирует очередной разр д частного. Как н в предыдущем случае сформированна  цифра частного задерживаетс  на один в элементе 38 задержки, в сумматоре 39 складываетс  с переносом следующего цикла и поступает на входы регистра 40. В служебном такте содержимое регистра 40 сдвигаетс  на один такт в сторону старших разр дов , триггеры 25, 26, 32 и 33 обнул ютс . Остаток 0. сдвигаетс  на один разр д в сторону старших разр дов н вновь поступает на входы сумматора 21. По выполнении таким образом (п + 1)-го цикла в регистре 40 окажетс  полноразр дное частное. Подава  п сигналов сдвига на тактовый вход регистра 40 частного, на выходе 41 устройства можно получить последовательный код частного старшими разр дами вперед. Формула изобретени Устройство дл  делени  в избыточ ном коде, содержащее регистры делимого , делител  и частного, блок умножени  на два, первьй преобразователь .в обратный код, два сумматора , две схемы сравнени  знаков, два триггера, два элемента задержки,три элемента И, причем в устройстве вхо ды делител  и делимого устройства соединены соответственно с установочныьш входами регистров делител  и делимого, выходы второго и третье го разр дов регистра делител  соеди нены соответственно с вторым и первым разр дами входа блока умножени  на два, разр дный выход первого пре образовател  в обратный код соединен с входом первого слагаемого пер вого сумматора, разр дный выход которого соединен с информационным входом регистра делимого, выход пер вого триггера соединен с первыми входами первого, второго и третьего элементов И узла формировани  частного , выход первого элемента И кото рого соединен через первьй элемент задержки с третьим разр дом входа слагаемого второго сумматора, разр дный выход суммы которого соедине с информационным входом частного, выход которого  вл етс  выходом частного устройства, первый тактовый вход которого соединен с тактовым входом первого триггера, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно содержит третий сумматор, второй преобразователь в обратный код, семь триггеров, семь элементов задержки, узел формировани  частного содержит два элемента ИЛИ, причем выходы первого и второго разр дов регистра делител  соединены через первый элемент ИЛИ с единичным входом второго триггера , нулевой выход которого через второй элемент задержки соединен с первым единичным входом третьего триггера, выход которого соединен с первыми входами первой и второй схем сравнени  знаков, EЬLKoды которых соединены соответственно с выходами разрешени  преобразовани  первого и второго преобразователей в обратный код, второй единичный вход третьего триггера соединен с вькодом третьего разр да регистра делител , выходы разр дов которого через третий и четвертьй элементы задержки соединены с соответствующиш- разр даи информационного входа первого преобразовател  в аварийный код, разр ды с четвертого по шестой информационного входа которого через п тый элемент задержки соединены соответственно с разр дами с первого по третий информационного входа первого преобразовател  в обратный код, вход блокировки которого соединен с единичным выходом четвертого триггера, нулевой выход которого соединен с вторыми входами первого и второго элементов И и с первым входом первого элемента ИЛИ узла формировани  частного, выход первого элемента ИЛИ,, первый вход первого элемента ИЛИ которого через первый элемент задержки соединены соответственно с вторым и первым разр дами входа слагаемого второго сумматора, вход переноса которого соединен с выходом второго элемента ИЛИ узла формировани  частного, первый разр д выхода третьего элемента задержки соединен ( третьим разр дом входа блока умно|жени  на два, первый, второй и третий разр ды выхода которого соединены с соответствующими разр дами информационного входа второго преобразовател  в обратный код и через шестой элемент задержки соответственно с четвертым, п тым и шестым разр дами информационного входа второго преобразовател  в обратный код, выход которого и выход регистра делимого соединены соответственно с входами первого и второго слагаемых третьего сумматора, выход ко торого через седьмой элемент задерж ки соединен с входом второго слагае мого первого сумматора, первый и вт рой разр ды выхода которого соедине ны через второй элемент ИЛИ с единичным входом п того триггера, нулевой выход которого через восьмой элемент задержки соединен с первым единичным входом шестого триггера, второй единичный вход и выход которого соединены соответственно с третьим разр дом выхода первого сум матора и с информационным входом первого триггера, нулевые входы вто рого и третьего триггеров соединены с первым входом сброса устройства, второй вход сброса которого соединен с нулевыми входами п того, шестого , седьмого и восьмого триггеро первьй и второй разр ды выхода третьего сумматора соединены через третий элемент ИЛИ с первым единичным входом седьмого триггера, инверс ный выход которого соединен информационным входом четвертого триггера и через дев тый элемент задержки - с первым единичным входом восьмого триггера,второй единичный вход и выход которого соединены соответственно с третьим разр дом выхода третьего сумматора и с информационным входом дев того триггера, единичный выход которого соединен с вторым входом первой схемы сравнени  знаков и с вторым входом третьего элемента И узла формировани  част- Horof третий вход первого элемента И и второй вход первого элемента ИЛИ которого соединены с нулевым выходом дев того триггера, выход первого триггера соединен с вторым входом второй схемь сравнени  знаков , второй единичный вход седьмого триггера соединен с вторым тактовьм входом устройства, третий тактовый вход которого соединен с тактовыми входами четвер ого и дев того триггеров , а также в узле формировани  частного выходы второго и третьего элементов И соедине ны соответственно с первым и вторым входами второго элемен та ИЛИ.

   г

   s