SU756645A1

SU756645A1 - Счетчик для вычитания 1

Info

Publication number: SU756645A1
Application number: SU782610335A
Authority: SU
Inventors: Vladimir L Baranov
Original assignee: Inst Kibernetiki An
Priority date: 1978-04-24
Filing date: 1978-04-24
Publication date: 1980-08-15

Description

Изобретение относится к вычислительной технике и предназначено ДЛ5 вычитания из десятичного числа последовательности импульсов.

Известен счетчик, содержащий блок 5 синхронизации, полусумматор, блок знака, блок коррекции, динамический регистр, два блока обратного кода, элементы ИЛИ, И, элемент задержки £ΐΊ

Недостатком известного устройства ’θ является его сложность.

Известен счетчик для вычитания, . содержащий блок синхронизации, регистр управления, регистр сдвига, двоичный вычитате-ль, элемент задерж- 15 ки, два элемента ИЛИ, элемент И и входную шину, которая соединена с первым входом элемента И, второй, вход которого соединен с выходом блока синхронизации, а выход - с 20

первым входом первого элемента ИЛИ, выход которого соединен с первым входом двоичного вычитателя, второй вход которого соединен с выходом регистра сдвига, первый выход двоично- 25 го вычитателя соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с первым выходом регистра управления, а зыход - со входом элемента задержки, выход кото-30

2

рого соединен со вторым входом первого элемента ИЛИ, второй выход двоичного вычитателя соединен со входом регистра управления, второй выход которого соединен со входом регистра сдвига ·

Недостатком известного устройства является то, что оно не может вычитать числа в двоично-десятичном коде.

Цель изобретения - расширение функциональных возможностей.

Для достижения поставленной цели в счетчик для вычитания, содержащий блок синхронизации, регистр сдвига, двоичный вычитатель, первый элемент задержки, элемент ИЛИ,первый элемент И, входную шину, которая соединена с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, а выход - с первым входом элемента ИЛИ, выход, которого соединен с первым входом двоичного вычитателя, второй вход которого соединен с выходом регистра сдвига, первый выход двоичного вычитателя соединен со входом первого элемента задержки, выход которого соединен со вторым входом элемента ИЛИ, введены второй и третий элемен3

756645

4

по первому выходу синхронизирующие

сигналы с частотой

ты задержки, второй, третий и четвертый элементы И и элемент НЕ, выход которого соединен с первыми входами второго и третьего элементов И, выходы которых соединены соответственно, со входами второго элемента задержки и входом регистра сдвига, второй выход блока синхронизации соединен с первым входом четвертого элемен та И, второй вход которого соединен со вторым выходом двоичного вычитателя и со входом третьего элемента задержки, выход которого соединен со вторым входом нторого элемента И, выход второго элемента задержки соединен со вторым входом третьего элемента И, выход четвертого элемента И соединен со входом элемента НЕ.

На чертеже изображена схема счетчика для вычитания.

Устройство содержит блок 1 синхронизации, двоичный вычитатель 2, динамический регистр 3 сдвига, три элемента 4-6 задержки, четыре двухвходовых элемента 7-10 И, один элемент 11 ИЛИ, один элемент 12 НЕ и входную шину 13.

Первый выход блока синхронизации ί соединен с первым входом элемента 7 И, второй вход которого соединен со входной шиной 13. Первый выход двоичного вычитателя 2 соединен со входом элемента задержки 4, выход которого соединен с первым входом элемента 11 ИЛИ, второй вход которого соединен с выходом элемента 7 И, а выход с первым входом двоичного вычитателя 2, второй вход которого соединен с выходом регистра 3 сдвига.

Второй выход двоичного вычитателя 2 соединен с первым входом элемента 8 И, и со входом элемента 5 задержки, второй вход элемента 8 И соединен оо вторым выходом блока 1 синхронизации, выход элемента 8 И соединен через элемент 12 НЕ с первыми входами элементов 9, 10 И, вторые входы которых соединены соответственно с выходами элементов 5 и 6 задержки, а выходы элементов 9 и 10 И соединены соответственно со входами элемента 6 задержки и регистра 3 сдвига.

В качестве элементов 4, 5, б задержки использованы 0-триггеры, первый выход двоичного вычитателя 2 является выходом займа, а. второй выход - выходом разности.

Счетчик для вычитания работает следующим образом.

Блок 1 синхронизации вырабатывает с помощью генератора тактовых сигналов тактовые импульсы с частотой ί, которые используются в качестве сдвиговых импульсов регистра 3 сдвига. С помощью делителя частоты блок 1 синхронизации вырабатывает

где ί - частота тактовых сигналов; η - количество двоичных разрядов регистра 3 сдвига и по

второму выходу - синхронизирующие сигналы с частотой

Количество двоичных разрядов регистра 3 сдвига выбирается согласно соотношению

п=4щ-2,. (з!

где т количество десятичных разрядов счетчика.

В исходном состоянии 4т - разрядный двоично-десятичный код 8-4-2-1 десятичного числа записывается в регистр, образованный последовательным соединением двух 0-триггеров 5 и 6, регистром 3 сдвига и двоичным вычитателем 2, где циркулирует без изменения младшими разрядами вперед по цепи выход регистра 3 сдвига, двоичный вычитатель 2, 0-триггер 5, элемент 9 И, 0-триггер 6, элемент 10 И и вход регистра 3 сдвига 3.‘

Последовательный двоичный вычитатель 2 построен по известным логическим выражениям:

ЧГ*<^Л!Ь.

где Р₄’ - переключательная функция разности ϊ-го разряда; переключательная функция займа в Ϊ + 1-ый разряд.

у·- переключательная функция ΐ-го разряда вычитаемого, поступающего на первый вход двоичного вычитателя 2.

х, - переключательная функция ϊ-γο разряда уменьшаемого, поступающего на второй вход двоичного вычитателя 2.

Если на входную шину 13 счетчика для вычитания сигналы не поступают, то элемент 7 И закрыт и у; = 0. При у· - 0, согласно выражениям (4), имеем Р| = χ;η·Ζ_;4== 0, т.е. двоичный вычитатель 2 пропускает без изменения на выход разности двоично-десятичный код уменьшаемого, поступающий с выхода регистра 3 на его второй вход.

В исходном состоянии элемент 8 И может сработать только в моменты считывания с выхода разности двоичного вычитателя 2 четвертых разрядов тетрад двоично-десятичного кода, с которыми совпадает по времени действие синхронизирующих сигналов на втором выходе блока синхронизации. Единичный код в четвертом разряде

5

756645

6

тетрады встречается только для кода 1000(восемь) и кода 1001(девять ), что непосредственно следует иэ соответствия десятичных цифр двоичному коду тетрады.

Десятичное число	Двоичный код . тетрады
0	0000
1	0001
2	0010
3	ООН
4	0100
5	0101
6	оно
7	0111
8	1000
9	. 1001

Срабатывание элемента 8 И в момент действия единичного кода четвертого разряда тетрады на выходе разности двоичного вычитателя 2 приводит к закрыванию элементов 9 и 10 'И благодаря элементу 12 НЕ. В это время на выходе В-триггера 5 действует нулевой код третьего разряда тетрады, а на выходе 0-триггера 6 нулевой код второго разряда тетрады десятичных чисел восемь или девять. Таким образом, в исходном состоянии срабатывание элемента 8 И в момент считывания единичного кода четвертого разряда тетрад восьми или девяти с выхода разности двоичного вычитателя 2 не приводят к изменению начального двоично-десятичного кода десятичного числа, записанного в счетчике.

Вычитание выполняется счетчиком как только на входную шину 13 поступит входная последовательность импульсов, которая должна уменьшить начальный двоично-десятичный код на десятичную величину, равную количеству импульсов на входной шине 13.

Входные импульсы счетчика, действующие на входной шине 13, синхронизируются сигналами с первого выхода блока 1 синхронизации, которые совпадают с моментом считывания с выхода регистра 3 сдвига первого (младшего ) разряда первой тетрады начального двоично-десятичного кода.

Двоичный вычитатель 2 выполняет· последовательно двоичное вычитание согласно выражениям (4 ) входного импульса, поступающего через элементы 7 И и 11 ИЛИ на его первый вход, из начального двоично-десятичного кода, считываемого на его второй вход с выхода регистра 3 сдвига..Сигналы займа, образующиеся в процессе двоичного вычитания задерживаются в β-триг· гере 4 и поступают через элемент 11

ИЛИ в следующем разряде на первый вход двоичного вычитателя 2.

Сигналы разности с выхода разности двоичного вычитателя 2 поступают в β-триггер 5, где задерживаются на время одного двоичного разряда. С выхода β-триггера 5 сигналы разности через элемент 9 И открытый с помощью элемента 12 НЕ, поступают на вход β-триггера 6, где вновь задерживаются на время одного двоичного разряда.

С выхода β-триггера 6 сигналы разности через элемент 10 И, открытый элементом 12 НЕ записываются в регистр 3 сдвига.

Элемент 8 И также как и в исходном состоянии срабатывает только при единичных кодах в четвертых разрядах тетрад разности и не приводит к изменению результата двоичного вычитания, до тех пор пока на выходе разности двоичного вычитателя 2 в результате двоичного вычитания входного импульса из кулевого кода 0000 младшей тетрады не образуется код 1111 и сигнал займа в следующую тетраду на выходе займа двоичного вычитателя 2 .

В этом случае на выходе β-триггера 5 действует сигнал единичного кода третьего разряда тетрады, а на выходе β-триггера 6 - сигнал единичного кода второго разряда тетрады. Однако сигнал единичного кода третьего разряда тетрады с выхода β- триггера 5 на вход В-триггера 6 не поступит, так как в это время элемент 9 И закрыт с помощью элемента 12 НЕ,.на вход которого поступает сигнал единичного кода четвертого разряда тетрады с выхода элемента 8 И. По той же причине сигнал единичного кода второго разряда тетрады с выхода В’ триггера 6 на вход регистра 3 сдвига не поступит, так как элемент 10 И закрыт сигналом с выхода элемента .12 НЕ. .

Таким образом, в регистр 3 сдвига в. младшей тетраде разности запишется вместо кода 1111 двоичный код девяти 1001, а в следующую тетраду вырабатывается сигнал займа, который через В-триггер 4 и элемент 11 ИЛИ поступает на первый вход двоичного вычитателя 2 в момент считывания с выхода регистра сдвига 3 младшего разряда следующей тетрады двоичнодесятичного кода на второй вход двоичного вычитателя 2,

Двоичный вычитатель 2 вычтет сигнал займа первой тетрады из двоичного кода второй тетрады, а двоичнодесятичный код разности через В-триггер 5, элемент 9 И, В-триггер 6 и элемент 10 И записывается в регистр 3 сдвига.

Если во второй тетраде до вычитаний был нулевой код 0000, то в результате двоичного вычитания на вы7

756645

8

ходе разности двоичного вычитателя 2 образуется код 1111, а на выходе займа - заем в следующую тетраду. В этом случае вновь срабатывает элемент 8 И·, который с помощью элемента 12 НЕ закроет элемент 9, 10 И и этим сотрет единицы в третьем и втором разрядах тетрады разности, восстанавливая двоичный код девяти 1001.

В остальных Тетрадах вычисления осуществляются аналогичным образом.

После окончания действия входных импульсов на входной шине 13 двоичнодесятичный код разности зафиксируется в регистре, на 4 двоичных разрядах, образованном последовательным соединением регистра 3 сдвига, двоичного вычитателя 2, Ей-триггера 5, элемента 9 И, О-триггера 6 и элемента 10 И.

При подаче со второго выхода блока 1 синхронизации постоянного сигнала с логическим уровнем "0", предлагаемое устройство работает в режиме двоичного вычитания.

Claims

Формула изобретения

Счетчик для вычитания, содержащий блок синхронизации, регистр сдвига, дзоичный вычитатель, первый элемент задержки, элемент ИЛИ, первый элемент И и входную шину, которая соединена с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, а выход - с первым входом элемента ИЛИ, выход которого соединен с первым входом двоичного вычитателя, второй вход которого соединен с выходом регистра сдвига, первый выход двоичного вычитателя соединен со входом первого элемента задержки, выход которого соединен со вторым входом элемента ИЛИ, о тличающийся тем, что, с целью расширения функциональных возможностей, в него введены второй и третий элементы задержки, второй, третий и четвертый элементы И и элемент НЕ, выход которого соединен с первыми входами второго и третьего элементов И, выходы которых соединены, соответственно, со входами второго элемента задержки и входом регистра сдвига, второй выход блока синхронизации соединен с первым входом четвертого элемента И, второй вход которого соединен со вторым выходом двоичного вычитателя и со входом третьего элемента задержки, выход которого соединен со вторым входом второго элемента И, выход второго элемента задержки соединен со вто рым входом третьего элемента И, выход четвертого элемента И соединен со входом элемента НЕ.