SU1594562A1

SU1594562A1 - Процессор быстрого преобразовани Хартли-Фурье вещественных последовательностей

Info

Publication number: SU1594562A1
Application number: SU884471730A
Authority: SU
Inventors: Анатолий Алексеевич Мельник; Михаил Николаевич Яцимирский
Original assignee: Предприятие П/Я В-8751
Priority date: 1988-06-27
Filing date: 1988-06-27
Publication date: 1990-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретени - повышение быстродействи . Дл этого процессор содержит коммутаторы 6-12, блоки 13, 14 оперативной пам ти, регистры 15-18, комплексный умножитель 19, блоки 20, 21 посто нной пам ти, сумматор 22, вычитатель 23, элемент ИЛИ-НЕ 24, счетчик 25, 26, триггер 27. 2 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - повьппе,ние быстродействия. Для этого процессор содержит коммутаторы 6-12, блоки 13, 14 оперативной памяти, регистры 15-18, комплексный умножитель 19, блоки 20, 21 постоянной памяти, сумматор 22, вычитатель 23, элемент ИЛИ-НЕ 24, счетчик 25, 26, триггер 27. 2 ил.

ЗЦ ,.,,1594562

3 1594562

4

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.

Цель изобретения - повышение быстродействия.

На фиг.1 представлена схема процес сора быстрого преобразования ХартлиФу^ье (БПХФ); на фиг.2 - граф алгоритма Хартли-Фурье вещественных последовательностей.

Процессор содержит информационные входы 1 и 2, вход 3 начальной установки, тактовые входы 4 и 5, коммутаторы 6-12, блоки 13 и 14 оперативной памяти, регистры 15-18, комплексный умножитель 19, блоки 20 и 21 постоянной памяти, сумматор 22, вычитатеДь 23, элемент ИЛИ-НЕ 24, счетчики 25 и 26, триггер 27, информационные выходы 28 и 29 и вькод 30 признака окончания обработки массива данных,

' Процессор выполняет алгоритм БПХФ в ‘соответствии с графом (фиг.2) по итерационному принципу. На каждой итерации выполняется одна базовая операция алгоритма БПХФ.

Счетчик 25 служит для подсчета количества выполненных тактов'На годном этапе алгоритма БПХФ и работает в режиме вычитания. С каждым тактовым импульсом, поступающим с выхода коммутатора 12, из содержимого счечтика 25 вычитается единица.

Счетчик 26 служит для подсчета количества выполненных этапов алгоритма БПХФ и работает в режиме вычитания, Как только содержимое счетчика 25 становится равным нулю, что говорит об окончании выполнения этапа, сиггн ( нал с его выхода поступает на счетный вход счетчика 26 и вычитает из его содержимого единицу.

15

20

25

30

35

40

I 45

В блоке 20 постоянной памяти записаны адреса, по которым производится считывание и запись операндов в блоки 13 и 14 оперативной памяти в каждом такте при загрузке, выгрузке и на всех выполняемых этапах. В блоке 20 также записаны весовые коэффициенты алгоритма БПХФ, Кроме того, в одном из разрядов блока 20 записаны коды, управляющие коммутаторами 8 и 9, а еще в одном разряде - коды, управляющие коммутатором 12. Адресом блока 20 служит содержимое счетчиков 25 и 26.

В блоке 21 постоянной памяти записано количество выполняемых тактов на каждом этапе алгоритма БПХФ.

Базовая операция алгоритма БПХФ

10

(фиг.2)	может иметь один из двух
видов	•
А'	а	А + В;
В'	а	А - В
или
к'		АС_К + С-5*;
•О ,	а	А8_к - В·С„,

где С_к = соз(2»к/Ц)}

5_К= зхп(2?к/Ы).

В первом случае для выполнения базовой операции необходимо выполнить операции сложения и вычитания. Во втором случае нужно выполнить операцию комплексного умножения.

Так как время выполнения операций сложения и вычитания существенно меньше времени выполнения операции комплексного умножения, в процессор введены коммутаторы 10 и 11, которые обеспечивают выполнение базовой операции либо первого, либо второго видов.

Тактовые импульсы с величиной такта Т^ или Т ₂ поступают в процессор соответственно по входам 4 и 5.

Процессор БПХФ работает следующим образом.

По входу 3 поступает сигнал начальной установки, который устанавливает триггер 27, в состояние "0”, а в счетчике 26 устанавливается число, равное количеству выполняемых этапов алгоритма БПХФ. Задним фронтом сигнала начальной установки, который инвертируется элементом ИЛИ-НЕ 24, в счетчик 25 из блока 21 записывается код, равный количеству тактов, выполняемых на первом этапе алгоритма БПХФ (фиг.2).

На первом этапе осуществляется прием входной информации по двум входам 1 и 2. Сигнал с выхода триггера 27 на данном этапе пропускает на вы-, ходы коммутаторов 6 и 7 данные с входов 1 и 2, а сигнал с выхода блока 20 постоянной памяти пропускает через коммутаторы 8 и 9 информацию с выходов коммутаторов 6 и' 7 на входы блоков 13 и 14 оперативной памяти. Данные записываются в блоки 13 и 14 по адресам, поступающим из блока 20 постоянной памяти. По высо? кому потенциалу тактового импульса, поступающего из коммутатора 12 с ве-..

1

1594562

личиной такта , в блоки 13 и 14 записывается первая пара входных чисел. Задним фронтом первого тактового импульса из содержимого счетчика 25 вычитается единица.

Во втором такте аналогично производится запись в блоки 13 и 14 второй пары чисел, а из содержимого счетчйка 25 снова вычитается единица. После приема последней, Ν/2-й пары чи- . сел, содержимое счетчика 25 становится равным нулю, что говорит о завершении первого этапа. Сигнал с выхода счетчика 25, вычитая из его содержимого единицу, проходит через элемент ИЛИ-НЕ 24 и записывает в счетчик 25 из блока 21 постоянной памяти код, равный количеству выполняемых .на втором этапе тактов, а также устанавливает триггер 27 в состояние

II] II

Сигнал с выхода триггера 27 переключает коммутаторы 6 и 7, пропуская на их выходы информацию с коммутаторов 10 и 11.

На втором этапе (фиг.2) на сумматоре 22 и вычитателе 23 выполняются базовые операции алгоритма БПХФ первого вида с тактом Т₁. Данные считываются из блоков 13 и 14, записываются в регистры 15 и 16, а после выполнения операций по тем же адресам результаты снова записываются в блоки 13 и 14. Таким образом производится обработка и на третьем этапе.

I

На четвертом этапе на комплексном умножителе 19 выполняются базовые операции второго вида (фиг.2). Из блоков 13 и 14 считываются данные, а из блока 20 постоянной памяти - поворачивающие множители С к и З_к. На данном этапе коммутатор 12 включен таким образом, что на его выход проходят сигналы с частотой Т^, управляющие работой узлов процессора, а на выход коммутаторов 10 и 11 проходит информация с выходов комплексного умножителя 19.

Коммутаторы 8 и 9 обеспечивают подачу промежуточных результатов вычислений в блоки 13 и 14 оперативной памяти так, чтобы обеспечить требуемый порядок считывания в соответствии с алгоритмом БПХФ (фиг.2).

НА последнем этапе результаты вычислений по выходам 28 и 29 поступают на выход процессора.

После выполнения последнего этапа содержимое счетчика 26 становится равным нулю и сигнал с его выхода, поступая по выходу 30, сообщает о готовности процессора к приему следующего массива данных.

Claims

Формула изобретения.

Процессор быстрого преобразования Хартли-Фурье вещественных последовательностей, содержащий с первого по третий коммутаторы, с первого по четвертый регистры, сумматор, два (.счетчика, первый блок постоянной памяти и первый блок оперативной памят: ти, причем выход первого коммутатора соединен с информационным входом блока оперативной памяти, выход которого соединен с информационным входом четвертого регистра, выход первого счетчика соединен с первым адресным входом первого блока постоянной памяти, первый выход которого соединен с информационным входом первого регистра, отличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены с четвертого по седьмой коммутаторы, второй блок оперативной памяти, второй блок постоянной памяти, триггер, комплексный умножитель, вычитатель, элемент ИЛИ-НЕ, причем первый и второй информационные входы процессора являются первыми информационными входами соответственно второго и третьего коммутаторов, вторые информационные входы которых соединены с выходами соответственно шестого и седьмого коммутаторов и являются соответственно первым и вторым выходами процессора, выход второго коммутатора соединен с первым информационным входом первого и вторым информационным входом четвертого коммутаторов, выход третьего коммутатора соединен с вторым информационным входом первого и первым информационным входом четвертого коммутаторов, управляющие входы второго и третьего коммутаторов соединены с выходом триггера, первый установочный вход которого является входом начальной установки процессора и соединен с первым входом элемента ИЛИ-НЕ и входом начальной установки первого счетчика, информацион-ι · ный выход которого соединен с адресным входом второго блока постоянной

7 1594562

8

памяти, выход которого соединен с информационным входом второго счетчика, выход переноса которого' соединен со счетным входом первого счетчика, вторым входом элемента ИЛИ-НЕ и вторым· установочным входом триггера, выход пятого коммутатора соединен с входами записи-считывания первого и второго блоков оперативной памяти, с тактовыми входами с первого по четвертый регистров и счетным входом второго счетчика, вход начальной установки которого соединен с выходом элемента ИЛИ-НЕ, первый и второй информационные входы пятого коммутатора соединены соответственно с первым и вторым тактовыми входами процессора, управляющий вход пятого коммутатора соединен с управляющими входами шестого и седьмого коммутаторов и вторым выходом первого блока постоянной памяти, второй адресный вход ко-.· торого соединен с информационным выходом второго счетчика, третий выход первого блока .постоянной памяти Соединен с информационным входом второго регистра, четвертый и пятый выходы первого блока постоянной па10

15

20

25

мяти соединены с адресными входами соответственно второго и первого блоков оперативной памяти, шестой выход первого блока постоянной памяти соединен с управляющими входами ι первого и четвертого коммутаторов, выход четвертого коммутатора соединен с информационным входом второго блока оперативной памяти, выход которого соединен с информационным •входом третьего регистра, выход которого соединен с первыми входами комплексного умножителя, сумматора и вычитателя, вторые входы которых соединены с выходом четвертого регистра, выходы первого и второго регистров соединены соответственно с третьим и четвертым входами комплек сного умножителя, первый и второй вы·? ходы которого соединены с первыми ин-, формационными входами соответственно шестого и седьмого коммутаторов, втог рые информационные входы которых соединены соответственно с выходами сумматора и вычитателя, выход переноса первого счетчика является выходом признака окончания обработки массива данных процессора.

0№2