SU1388857A1

SU1388857A1 - Устройство дл логарифмировани

Info

Publication number: SU1388857A1
Application number: SU864149069A
Authority: SU
Inventors: Виктор Евдокимович Золотовский; Роальд Валентинович Коробков
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1986-11-17
Filing date: 1986-11-17
Publication date: 1988-04-15

Abstract

Изобретение относитс к области вьиислительной техники и может быть использовано при построении быстродействующих цифровых вычислительных машин. Целью изобретени вл етс по- вьшение точности вычислени . Устройство содержит вход аргумента 1, вход запуска 2, блок управлени 3, четвертый коммутатор 4, первый регистр 5, .первый, второй, третий и четверТЕ й блоки пам ти 6|, 6, 6, и 6,, второй , первый и третий коммутаторы 7, 8 и 9, умножитель 10, блок элементов НЕ 1, сумматор 12, второй регистр 13, выход устройства 14, выход готовности данных устройства 15. 1 з.п. ф-лы, 2 ил.

Description

10

Изобретение относитс к вычисли- тельной технике и может быть исполь- зовано дл аппаратного вычислени логарифма числа.

Целью изобретени вл етс повышение точности вычислени .

На.фиг.} изображена схема устройства дл логарифмировани ; на фиг,2- jcxeMa блока управлени Устройство содержн:т вход 1 аргумента , вход 2 запуска, блок 3 управлени , четвертый коммутатор 4, первый регистр 5, первый 6,, второй 6, третий 6, и четвертый 6 блоки пам ти, fs второй 7, первый 8 и .третий 9 коммутаторы , умножитель 10, блок элементов НЕ I, сумматор 12, второй регистр 13j| выход 14 устройства, выход 15 готовности данных устройства, 20

Блок 3 управлени содержит триггер 16, элемент И 17, счетчик 18, тактовый вход 19j блок 20 пам ти и выходы 21 блока управлени .

Блок 3 управлени построен в виде Микропрограммного управл ющего авто- Мата, Сигнал запуска, поступающий на Вход 2, перебрасьгоает триггер 16 в единичное состо ние. Триггер 16 открывает элемент И 17, и на счетный Вход счетчика 18 поступает тактова Сери Со с входа 19, Выходы счетчика 18 соединены С адресными входами блока 20 пам ти,- и из последнего вызываютс управл ющие сигналы С1, С2, СЗ, А1, А2, A3, А4, поступающие на выходы 21, и сигнал СГ, поступающий на выход 15,

Схема работает следуюищм образом.

На вход 1 подаетс аргумент X, Коммутатор 4, настроенный сигналом А1, пропускает X на вход регистра 5. По сигналу С1 X записьшаетс в регистр 5, Одиннадцать старших разр дов X (обозначим их X,) поступают на ад

1388857,2

через коммутатор 8, настроенный сигналами A3, через сумматор 12 и по сигналу С5 записываетс в регистр 13, На этом первьм цикл завершаетс . Число Y :имеет следующий вид:

ДО.О.у.ОО ,

10 нулей

где Y - 11 старших разр дов за мае

сивом нулей; младшие разр ды С выхода 2 регистра 5 Y поступает на адресные входы блока 6 пам ти,

формирующего TTv

1+Хд.

и блок 6

пам ти,

формирующий ln(). Как и в первом цикле, в°умножителе 10 формируетс

число Z

1

1Ж И I

1+Y.

Y, которое оп ть записываетс в регистр 5, Одновременно величина ln() проходит через ком- 25 мутатор 8, в сумматоре 12 складываетс с InXi и записываетс в регистр 13. RG 13 1пХ, + ln(l+Y), Второй цикл завершен,

Если двух циклов недостаточно дп достижени требуемой точности, выполн етс еще один цикл.

Число Z имеет следующий вид:

30

35

1,00,,,00 Z, 20 нулей

где , разр ды за массивом нулей, С выхода m регистра 5 Z, через коммутаторы 7 и 9 поступает на оба входа умножител 10, и в последнем формируетс Zfm , Одновременно ZMX проходит через коммутатор 8 и в сумматоре 12 формируетс сумма 1пХ , + + ln(l+Yj)+ котора записьшаётресные входы блоков 6,| и 6, пам ти, На выходе блока 6, па;м ти формирует,- й /X,, на выходе бл6 fca б пам ти - InXj, Ко№1утатор 7, настроенный сигналами . А2, пропускает на первый вход умно- :Кител 10.величину I/X,, Коммутатор 9, настроенный сигнгшами A3, пропускает на второй вход зп шожител 10 ве- .пичину X, Умножитель 10, управл емый сигналами С2, формирует произведение У 1/Х,«Х которое проходит через жоммутатор 4 и записываетс в регистр 5, Одновременно сформированна в блоке 6э пам ти величина 1пХ проходит

с в регистр 13 По завершении опера- 45 ции умножени величина Z проходит через блок Элементов НЕ 11 и поступает на вход коммутатора 8 со сдвигом на один разр д в сторону младших разр дов . Коммутатор 8 пропускает на

1

50

вход сумматора 12 величину ZM

В

сумматоре 12 формируетс число lTiX

z:.

55 « InX, + ln(l-i-iY,j)+ Z - , KOTO T

рое записьгоаетс в регистр 13, Сфор мированна величина 1пХ считываетс с выхода 14,

ДО.О.у.ОО ,

10 нулей

где Y - 11 старших разр дов за мае

формирующего TTv

1+Хд.

и блок 6

пам ти,

Z

1

1Ж И I

1+Y.

Y, которое оп ть записываетс в регистр 5, Одновременно величина ln() проходит через ком- мутатор 8, в сумматоре 12 складываетс с InXi и записываетс в регистр 13. RG 13 1пХ, + ln(l+Y), Второй цикл завершен,

Число Z имеет следующий вид:

1,00,,,00 Z, 20 нулей

где , разр ды за массивом нулей, С выхода m регистра 5 Z, через коммутаторы 7 и 9 поступает на оба входа умножител 10, и в последнем формируетс Zfm , Одновременно ZMX проходит через коммутатор 8 и в сумматоре 12 формируетс сумма 1пХ , + + ln(l+Yj)+ котора записьшаётс в регистр 13 По завершении опера- ции умножени величина Z проходит через блок Элементов НЕ 11 и поступает на вход коммутатора 8 со сдвигом на один разр д в сторону младших разр дов . Коммутатор 8 пропускает на

1

вход сумматора 12 величину ZM

В

сумматоре 12 формируетс число lTiX

z:.

55 « InX, + ln(l-i-iY,j)+ Z - , KOTO T

Claims

1. Устройство дл логарифмировани , содержащее сумматор, первый и второй регистры, первьш и второй коммутаторы , первый и второй блоки пам ти , блок управлени , причем выходы старших разр дов первого регистра соединены с адресными входами перво- го блока пам ти, выход первого коммутатора соединен с входом первого операнда сумматора, выход которого соединен с информационным входом второго регистра, выход которого соединен с выходом функции устройства, первый, второй, третий и четвертый выходы блока управлени соединены соответственно с входами записи первого и второго регистров, управл ющими вхо-. дами первого и второго коммутаторов, отличающеес тем, что, с целью повышени точности вычислени , в него введены третий и четвертый

блоки пам ти, третий и четвертый ком-25 входами умножител , третьего и четмутаторы , з ножитель и блок элементов НЕ, причем выход первого блока пам ти соединен с первым информационным входЬм второго коммутатора, выходы старших разр дов первого регистра соединены с адресными входами третьего блока пам ти, выход которого соединен с первым информационным входом первого коммутатора, выходы средних разр дов первого регистра соединены с адресными входами второго и четвер того блоков пам ти, выходы которых соответственно соединены с вторыми информационными ёходами второго и . первого коммутаторов, третьи информационные входы которых соединены с выходами младших разр дов первого регистра , выходы которого соединены с первым информационным входом третье30

-35

40

вертого коммутаторов, с выходом готовности данных устройства,

2. Устройство по п,1, о т л и ч а ющ е е с тем, что блок управлени содержит блок пам ти, счетчик, триггер и элемент И, первый вход которого соединен с тактовым входом устрой ства, вход запуска которого соединен с установочным входом триггера, пр мой выход которого соединен с вторым входов элемента И, выход которого со единен со счетным входом счетчика, выходы которого соединены с адресными входами блока пам ти, с первого по восьмой выходы которого соединены соответственно с первого по восьмой выходами блока управлени , восьмой выход блока пам ти соединен с входами сброса счетчика и триггера.

го коммутатора, вторые информационные входы которого соединены с выходами младших разр дов первого регистра , информационный вход которого соединен с выходом четвертого коммутатора , первый информационный вход которого соединен с входом аргумента устройства , выход второго и третьего коммутаторов соединены с входами первого и второго сомножителей умножител , выход которого соединен с входом блока элементов НЕ и вторым информационным входом четвертого коммутатора , выход второго регистра соединен с входом операнда сумматора, вы- ходы блока элементов НЕ- соединены со сдвинутыми на один разр д вправо четвертыми информационными входами первого коммутатора, вход запуска уст- ройства соединен с управл ющим входом блока управлени , п тый, шестой, седьмой и восьмой выходы которого соединены соответственно с управл ющими

30

35

40

2. Устройство по п,1, о т л и ч а- ющ е е с тем, что блок управлени содержит блок пам ти, счетчик, триггер и элемент И, первый вход которого соединен с тактовым входом устройства , вход запуска которого соединен с установочным входом триггера, пр мой выход которого соединен с вторым входов элемента И, выход которого соединен со счетным входом счетчика, выходы которого соединены с адресными входами блока пам ти, с первого по восьмой выходы которого соединены соответственно с первого по восьмой выходами блока управлени , восьмой выход блока пам ти соединен с входами сброса счетчика и триггера.

.2