SU1126945A1 - Устройство дл ввода информации - Google Patents

Abstract

1. УСТРОЙСТВО ДПЯ ВВОДА ИНФОРМАЦИИ , содержащее регистр, коммутатор и блок управлени , выходы первой группы которого соединены с входами первой группы коммутатора, отличающеес  тем, что, с целью повышени  быстродействи , в него введенгы счетчик, мультиплексор , группа счетчиков и блок пам ти, входы счетчиков группы  вл ютс  входами устройства, первые выходы счетчиков группы соедине.ны с входами первой группы регистра, входы второй группы которого соединены с выходами группы коммутатора, входы второй группы которого соединены с выходами регистра, выходы первой группы блока управлени  соединены с входами первой группы мультиплексора, входы второй группы которого соединены с вторыми выходами счетчиков группы, вход коммутатора соединен с третьим выходом блока управлени , первый выход которого соединен с входом мультиплексора и  вл етс  управл ющим выходом устройства, выход коммутатора соединен с входом счетчика , выходы группы которого соединены с входами второй группы блока пам ти и  вл ютс  информационными выходами группы устройства, выходы второй группы блока управлени  соединены с входами первой группы блока пам ти и  вл ютс  адрескь ъш выходами устройства, первый вход блока пам ти соединен с четвертым выходом блока управлени , второй выход которого соединен с вторым вхо дом. блока пам ти, выходы группы которого соедрпшны с входами группы счетчика , выход мультиплексора  вл етс  информационным выходом устройства. 2. Устройство по п.1, о т л и чающеес  тем, что блок управлени  содерж1-5т счетчик адресов, дешифратор, первый, второй, третий и четверть элементы задержки, генератор импульсов, выход которого соединен с входом счетчика адресов и входом первого элемента задержки, выход которого соединен с входом второго элемента задержки и  вл етю о с  четвертым -выходом блока управлени , выход второго элемента задержсо 4; ки соединен с входом третьего элемента задержки и  вл етс  третьим ел выходом блока управлени , выход третьего элемента задержки соединен с входом четвертого элемента задержки и  вл етс  первым выходом блока управлени , выход четвертого элемента задержки  вл етс  вторым выходом блока управлени , выходы счетчика адресов соединены с входами дешифратора и  вл ютс  выходами второй группы блока управлени , выходы дешифратора  вл ютс  выходами первой группы блока управлени .

Description

Изобретение относитс  к автоматике .и вычислительной технике н может быть использовано как входное устройство в цифровых вычислительных машинах,

Известно устройство многоканального приема и накопле ю  дискретной информации, содержащее блок накоплени , блок.- сопр жени  с датчиками, выход которого соединен с первым вхо дом блока местного управлени , причем два входа блока сопр жени  с датчиками соединеш с входаьш устрой ства, второй вход и второй выкод бло ка местного управлени  соединаны соответственно с третьим входом и управл ющим выходом устройства Ll.

Недостаток устройства - большие аппаратурные затраты, значительно возрастающие с увеличением числа подключаемых датчиков,

Наиболее близким к предлагаемому  вл етс  устройство дл  ввода информации , содержащее приемньш регистр, входной коммутатор, выходной коммутатор , .тор и регистры по- числу подключаемых датчиков, причем информационный выход приемного регистра соединен с информационным входом входного коммутатора, информационные входы сумматора соединены соответственно с выходами входного коммутатора и выходного коммутатора, информационные входы которого соединены с выходами регистров, информационные входы которых соединены с выходом сумматора и информационным выходом устройства, первый вход приемного регистра соединен с выходом блока сопр жени  с датчиками, управл ющие входы приемного :регистра, входного и выходного коммутаторов, сумматора и регистров соединены с первым выходом блока местного упрарлен-и , второй выход которого  вл етс  управл ющим выходом устройства, а вход соединен с выходом блока сопр лсени  с датчиками 23«

Недостаток устройства - низкое, быстродействие, что не позвол ет примен ть его дл  ввода сигналов высокой частоты либо дл  ввода низкочастотных сигналов, но с большого числа Датчиков,

Цель изобретени  повьппение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  ввода информации , содержащее регистр, ком269А5I

мутатор и блок управлени , выходы первой группы которого соединены с входами первой группы коммутатора, введены счетчик, мультиплексор, групJ . па счетчиков и блок пам ти; входы счетчиков группы- вл ютс  входами устройства, первые выходы счетчиков группы соединены с входами первой группы регистра, входы второй груп JQ пы которого соединены с выходами группы коммутатора, входы второй группы которого соединены с выходами регистра, выходы первой группы блока управлени  соединены с входами первой группы мультиплексора, вхо- . Ды второй группы которого соединены с вторыми выходами счетчиков группы, вход коммутатора соединен с третьим выходом блока управлени , первый выход которого соединен с зходо-м мультиплексора и  вл етс  управл ющим выходом устройства, выход коммутатора соединен с входом счетчика , выходы группы которого соединены с входами второй группы блока пам ти и  вл ютс  информационными выходами группы устройства, выходы второй группы блока управлени  соединены с входами первой группы блока- пам ти и  вл ютс  адресными выходами устройства, первый вход блока пам ти соединен с четвертым выходом блока управлени , второй выход которого соединен с вторым входом блока пам ти, выходы группы которо5 . го соединены с входами группы счетчика , выход мультиплексора  вл етс  информационным выходом устройства, при этом блок управлени  содержит счетчик адресов, дешифратор, первый,

0 второй, третий и четвертый элементы задержки, генератор импульсов, выход которого соединен с входом счетчика адресов и входом первого элемента задержки, выход которого

5 соединен с входом второго элемента

задержки и  вл етс  четвертым выходоМ блока управлени , выход второго злемента задержки соединен с входом третьего элемента задержки и  вл ет0 с  третьим выходом блока -управлени , выход третьего злемента задержки соединен с входом четвертого элемента задержки и  вл етс  первым выходом блока управлени , выход четвер5 того элемента задержки  вл етс  вторым выходом блока управлени , выхода счетчика ацресов соединены с входами дешифратора и  вл ютс  выходами второй группы блока управлени , выходы дешифратора  вл ютс  выходам первой группы блока управлени  . На фиг,1 изображена структурна  схема устройства дл  ввода информации , на фиг,2 - структурна  схема одного из мультиплексоров; на фиг,3 структурна .схема коммутатора; на фиг,4 - структурна  схема блока управлени  . Блок-схема устройства (фиг.I) со держит счетчики 1 группы, мультиплексор 2, регистр 3, коммутатор 4, блок 5 управлени , счетчик 6, блок 7 пам ти. Мультиплексор 2 содержит (фиг,2) группу элементов И 8, элемент ИЛИ 9 Коммутатор 4 содержит (фиг,3) группу элементов И 10, элемент ИЛИ П, Блок 5 управлени  содержит дешиф ратор 12, счетчик 13 адресов, первый 14, второй 15, третий 16, четвертый 17 элементы задержки, генера тор 18 импульсов, На фиг, 1 - - 3 обозна.чены соответственно .входы 19 устройства, вторые 20 выходы группы блока 5 управлени  первый 21 и второй 22 выходы блока управлени , первые 23 входы группы коммутатора 4, первые 24 входы груп пы мультиплексора 2, третий 25 выхо блока 5 управлени , вход 26 мультиплексора 2, управл юЕЦИЙ 27 выход устройства, информационный 28 выход устройства, информационные 29 выходы группы устройства, адресные 30 в ход)1 устройства. Устройство работает следуюш.1ш об разом. Входные сигналы, поступив на вхо ды 19 устройства, накапливаютс  в счетчиках 1,число которых соответствует числу подключенных датчиков. Сигналы пере1;олнени  счетчиков 1 запоминаютс  в регистре 3, Счетчик 13 адресов блока 5 управлени  после довательно формирует адреса  чеек блока 7 пам ти. При формировании j-ro адреса происходит следующее. Импульс от генератора 18 поступает на счетчик 13 адресов и эле- . мент 14 задержки. Сформированный на счетчике 13 адрес подаетс  на вход 20 блока 7 пам ти, на выход 30 устроййтва и одновременно на дешифратор 12,сигнал с которого, поступив вход 23 коммутатора 4, подготавли54 вает к открытию j-й элемент И 10 и одновременно поступает на вход мультиплексорг 2 подготавлива  к открытию элементы И 8 во всех его разр дах. Через - врем  задержки t с элемента 14 задержки снимаетс  управл ющий cHTFtan чтени , который, поступив на вход 21 блока 7 пам ти, осуществл ет запись содержимого j-ой  чейки в счетчик 6. Через врем  1, сигнал с элемента 15 задержки поступает на вход 25 коммутатора 4, Если j-й разр д регистра 3 находитс  в единичном состо нии , то через j-йЭлемент И 10 и элемент ИЛИ 11 этот сигнал поступает на вход счетчика 6, прибавл   (вычита  ) едшшцу, и поступает на вход установки в нулевое состо ние j-ro разр да регистра 3, врем  t, с элемента 16 задержки снимаетс  управл ющий сигнал, который, поступив на вход 26 мультиплексора 2 по ранее установленному j-му адресу, осуществл ет вьздачу содержимого j-ro счетчика 1 н.а выход мультиплексора 2, В результате указанных действий на выходе 27 устройства в этот момент времени присутствует управл юио1и сигнал, сопровождаювдш выдачу информации. Через врем  t, с элемента 17 задержки снимаетс  управл ющий сигнал записи, который, поступив на ЕХОД 22 блока 7 паь тй, осуществл ет запись в j-ю  чейку пам ти полученного .кода с счетчика 6, С приходом следующего импульса от генератора 18 формируетс  (+1)-й адрес и работа устройства новтор ет-. с , Введение в устройство блока пам ти , счетчика, мультиплексора и группы счетчиков по числу подключаемых датчиков позвол ет повысить быстродействие устройства за счет буферизации входных о гналов на входных счетчиках и накоплени  в  чейках блока пам ти только числа перепопнений этих счетчиков. Предлагаемое устройство не требует дополнительных аппаратурных затрат, т.к, затраты на введение 1- разр дных входных счетчиков компенсируютс  соответствующим уменьшением разр дности  чеек блока пам - ти, а также применением в предлагаемом устройстве вместо (-ьтЬразр дных сумматора и выходного коммутатора только Р-разр д:1сго счетчика V hi-разр дного мультиплексора.

Выходна  информаци  представл етс  двум  компонентами; гп-младших разр дов снимаютс  через мультиплексор 2 с j-ro счетчика I (текущее состо ние счетчика )i Р-старших разрлЛОР снимаютс  с счетчика 6, в котором в данный момент времени находитс  содержимое j-ой  чейки блока 7 пам ти {накопленное число переполнений j-ro входного счетчика К В этом случае либо гранична  частота входных сигналовJ либо число подключенных датчиков может быть увеличено в .35 где т- число разр дов счетчика 1 о

Claims (2)

1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее регистр, коммутатор и блок управления, выходы первой группы которого соединены с входами первой группы коммутатора, отлич ающееся тем, что, с целью повышения быстродействия, в него введены счетчик, мультиплексор, группа счетчиков и блок памяти, входы счетчиков группы являются входами устройства, первые выходы счетчиков группы соединены с входами первой группы регистра, входы второй группы которого соединены с выходами группы коммутатора, входы второй группы которого соединены с выходами регистра, выходы первой группы блока управления соединены с входами первой группы мультиплексора, входы второй группы которого соединены с вторыми выходами счетчиков группы, вход коммутатора соединен с третьим выходом блока управления, первый выход которого соединен с входом мультиплексора и является управляющим выходом устройства, выход коммутатора соединен с входом счетчика, выходы группы которого соеди нены с входами второй группы блока памяти и являются информационными выходами группы устройства, выходы второй группы блока управления соединены с входами первой группы блока памяти и являются адресными выходами устройства, первый вход блока памяти соединен с четвертым выходом блока управления, второй выход которого соединен с вторым входом блока памяти, выходы группы которого соединены с входами группы счетчика, выход мультиплексора является информационным выходом устройства.

2. Устройство по п.1, отличающееся тем, что блок управления содержит счетчик адресов, дешифратор, первый, второй, третий и четвертый элементы задержки, гене'ратор импульсов, выход которого соединен с входом счетчика адресов и входом первого элемента задержки, выход которого соединен с входом второго элемента задержки и является четвертым выходом блока управления, выход второго элемента задержки соединен с. входом третьего элемента задержки и является третьим выходом блока управления, выход третьего элемента задержки соединен с входом четвертого элемента задержки и является первым выходом блока управления, выход четвертого элемента задержки является вторым выходом блока управления, выходы счетчика адресов соединены с входами дешифратора и являются выходами второй группы блока управления, выходы дешифратора являются выходами первой группы блока управления.

SU .,..1126945

1 J 126945