JP2504227B2 - デ―タ転送システム - Google Patents
デ―タ転送システムInfo
- Publication number
- JP2504227B2 JP2504227B2 JP1281190A JP28119089A JP2504227B2 JP 2504227 B2 JP2504227 B2 JP 2504227B2 JP 1281190 A JP1281190 A JP 1281190A JP 28119089 A JP28119089 A JP 28119089A JP 2504227 B2 JP2504227 B2 JP 2504227B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- module
- data
- address information
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、デジタル音声信号の処理に用いて好適な
データ転送システムに関する。
データ転送システムに関する。
「従来の技術」 従来、デジタル機器相互間のデータ転送方式として、
シリアルデータバス群とマトリクススイッチを用いたデ
ータ転送方式があった。この方式は第9図に示すよう
に、シリアルデータバス群A0〜Anと、シリアルデータバ
ス群B0〜Bnとの間にマトリクススイッチ60を設け、これ
によって両バス間の接続関係を適宜設定するものであ
る。
シリアルデータバス群とマトリクススイッチを用いたデ
ータ転送方式があった。この方式は第9図に示すよう
に、シリアルデータバス群A0〜Anと、シリアルデータバ
ス群B0〜Bnとの間にマトリクススイッチ60を設け、これ
によって両バス間の接続関係を適宜設定するものであ
る。
また、汎用コンピュータ等には、いわゆるVMEバスを
用いたデータ転送方式が採用されている。これは基板同
志を直接結合する非同期バスであり、送信側が受信側の
データ受信完了を確認するまで待機するように構成さ
れ、これにより、種々のデータ長を持つデータの転送を
可能としている。
用いたデータ転送方式が採用されている。これは基板同
志を直接結合する非同期バスであり、送信側が受信側の
データ受信完了を確認するまで待機するように構成さ
れ、これにより、種々のデータ長を持つデータの転送を
可能としている。
「発明が解決しようとする課題」 ところで、上記各方式によれば、いずれも解決すべき
問題点があった。
問題点があった。
まず、シリアルデータバス群とマトリクススイッチを
用いたデータ転送方式においては、データ伝送をシリア
ルで行うことにより高速伝送が困難であるという欠点が
あり、さらに、データバスの本数を増加させると、マト
リクススイッチ60の構成が複雑となり、高価となる欠点
もあった。
用いたデータ転送方式においては、データ伝送をシリア
ルで行うことにより高速伝送が困難であるという欠点が
あり、さらに、データバスの本数を増加させると、マト
リクススイッチ60の構成が複雑となり、高価となる欠点
もあった。
一方、VMEバスを用いたデータ転送方式にあっては、
データ転送のタイミングが不確定であるから、例えばデ
ジタル音声信号等の実時間信号の転送に用いると、転送
されたデータを常に実時間に補正する必要があり、不便
であった。
データ転送のタイミングが不確定であるから、例えばデ
ジタル音声信号等の実時間信号の転送に用いると、転送
されたデータを常に実時間に補正する必要があり、不便
であった。
本発明は上述した事情に鑑みてなされたものであり、
安価であるとともにデータのシリアル伝送と高速伝送と
を共に可能とするデータ転送システムを提供することを
目的としている。
安価であるとともにデータのシリアル伝送と高速伝送と
を共に可能とするデータ転送システムを提供することを
目的としている。
「課題を解決するための手段」 本発明は、上記課題を解決するため、第1図に例示す
るように、第1のアドレス情報が供給されるとデータを
送信し、かつ、その動作が終了すると第1の動作終了信
号を出力する送信装置103と、第2のアドレス情報が供
給されると前記データを受信し、かつ、その動作が終了
すると第2の動作終了信号を出力する受信装置104と、
二つのアドレス情報を1組とし、このアドレス情報の組
を複数連ねて成り、前記第1および第2のアドレス情報
を含む有限長のアドレス情報列を発生する主制御装置10
1と、前記主制御装置101から前記アドレス情報列を受信
し、このアドレス情報列を構成する各アドレス情報を1
組単位で所定の順序かつ所定のタイミングで前記送信装
置103および前記受信装置104に出力するタイミング制御
装置102と、前記タイミング制御装置102から前記アドレ
ス情報列の最終組のアドレス情報が出力され、かつ、前
記第1および第2の動作終了信号が出力されると、前記
タイミング制御装置102の動作を再開させるサイクル制
御手段105と、を具備することを特徴としている。
るように、第1のアドレス情報が供給されるとデータを
送信し、かつ、その動作が終了すると第1の動作終了信
号を出力する送信装置103と、第2のアドレス情報が供
給されると前記データを受信し、かつ、その動作が終了
すると第2の動作終了信号を出力する受信装置104と、
二つのアドレス情報を1組とし、このアドレス情報の組
を複数連ねて成り、前記第1および第2のアドレス情報
を含む有限長のアドレス情報列を発生する主制御装置10
1と、前記主制御装置101から前記アドレス情報列を受信
し、このアドレス情報列を構成する各アドレス情報を1
組単位で所定の順序かつ所定のタイミングで前記送信装
置103および前記受信装置104に出力するタイミング制御
装置102と、前記タイミング制御装置102から前記アドレ
ス情報列の最終組のアドレス情報が出力され、かつ、前
記第1および第2の動作終了信号が出力されると、前記
タイミング制御装置102の動作を再開させるサイクル制
御手段105と、を具備することを特徴としている。
「作用」 主制御装置101から供給された各アドレス情報の組
は、所定順序かつ所定タイミングでタイミング制御装置
102から出力される。したがって、第1および第2のア
ドレス情報から成る組をアドレス情報列に含めると、こ
のアドレス情報の組が出力されるタイミングで送信装置
103から受信装置104へのデータ転送が実行される。
は、所定順序かつ所定タイミングでタイミング制御装置
102から出力される。したがって、第1および第2のア
ドレス情報から成る組をアドレス情報列に含めると、こ
のアドレス情報の組が出力されるタイミングで送信装置
103から受信装置104へのデータ転送が実行される。
したがって、第1および第2のアドレス情報から成る
組が、タイミング制御装置102から一定周期で繰り返し
出力されるようにアドレス情報列を構成すれば、送信装
置103から受信装置104へのデータ転送が周期的に実行さ
れる。
組が、タイミング制御装置102から一定周期で繰り返し
出力されるようにアドレス情報列を構成すれば、送信装
置103から受信装置104へのデータ転送が周期的に実行さ
れる。
また、第1および第2のアドレス情報から成る組が頻
繁に出力されるようにアドレス情報列を構成すれば、短
時間に多量のデータを送信装置103から受信装置104へ転
送することができる。
繁に出力されるようにアドレス情報列を構成すれば、短
時間に多量のデータを送信装置103から受信装置104へ転
送することができる。
このように、本発明にあっては、主制御装置101の発
生するアドレス情報列を適宜構成することにより、デー
タ転送のタイミングおよびデータの伝送量を任意に設定
することができる。
生するアドレス情報列を適宜構成することにより、デー
タ転送のタイミングおよびデータの伝送量を任意に設定
することができる。
また、サイクル制御手段105は第1および第2の動作
終了信号が出力されるまで、タイミング制御装置102の
動作を再開させないから、送信装置103、あるいは受信
装置104の動作時間がアドレス情報列の出力される時間
より長い場合にも、送信装置103から受信装置104へのデ
ータ転送が支障なく実行される。
終了信号が出力されるまで、タイミング制御装置102の
動作を再開させないから、送信装置103、あるいは受信
装置104の動作時間がアドレス情報列の出力される時間
より長い場合にも、送信装置103から受信装置104へのデ
ータ転送が支障なく実行される。
「実施例」 次に、本発明の実施例を図面を参照し、説明する。
(A)実施例の構成 全体構成 第2図は本発明の一実施例の楽音合成システムの電気
的構成を示すブロック図である。
的構成を示すブロック図である。
図において、5はアナログ楽音信号をデジタル楽音信
号に変換するA/Dモジュール、6は楽音信号波形を記憶
する波形記憶モジュール、8はデジタル楽音信号をアナ
ログ楽音信号に変換するD/Aモジュール、9は楽音信号
波形の加工を行うDSPモジュールであり、それぞれコン
トロールバス1、データバス2、およびアドレスバス3
に接続されている。これら各モジュールには、それぞれ
所定のアドレス番号が割り当てられている。そして、そ
のアドレス番号がアドレスバス3に現れると、該当する
モジュールがデータバス2とデジタル信号の入出力を行
う。また、11は主制御装置であり、中央処理装置、記憶
装置等(図示せず)を具備し、上記各モジュールに対し
て種々の指示を行う。また、主制御装置11は、バスコン
トローラ10を介してアドレスバス3にアドレス信号を供
給し、これによってデータを送信するモジュールと、そ
のデータを受信するモジュールとを指定する。12は鍵盤
・操作盤であり、主制御装置11に演奏情報あるいは制御
信号を入力する。バスコントローラ10は、各モジュール
の入出力動作のためのタイミング信号を発生し、主制御
装置11から供給されたアドレス信号をこのタイミング信
号に同期させてアドレスバス3に供給する。
号に変換するA/Dモジュール、6は楽音信号波形を記憶
する波形記憶モジュール、8はデジタル楽音信号をアナ
ログ楽音信号に変換するD/Aモジュール、9は楽音信号
波形の加工を行うDSPモジュールであり、それぞれコン
トロールバス1、データバス2、およびアドレスバス3
に接続されている。これら各モジュールには、それぞれ
所定のアドレス番号が割り当てられている。そして、そ
のアドレス番号がアドレスバス3に現れると、該当する
モジュールがデータバス2とデジタル信号の入出力を行
う。また、11は主制御装置であり、中央処理装置、記憶
装置等(図示せず)を具備し、上記各モジュールに対し
て種々の指示を行う。また、主制御装置11は、バスコン
トローラ10を介してアドレスバス3にアドレス信号を供
給し、これによってデータを送信するモジュールと、そ
のデータを受信するモジュールとを指定する。12は鍵盤
・操作盤であり、主制御装置11に演奏情報あるいは制御
信号を入力する。バスコントローラ10は、各モジュール
の入出力動作のためのタイミング信号を発生し、主制御
装置11から供給されたアドレス信号をこのタイミング信
号に同期させてアドレスバス3に供給する。
また、各モジュール5、6、8、9は、各々の動作情
況をコントロールバス1を介してバスコントローラ10に
供給する。その詳細を第4図を参照し説明する。
況をコントロールバス1を介してバスコントローラ10に
供給する。その詳細を第4図を参照し説明する。
図においてコントロールバス1は、MSYNCバス1aと、
その他のバス1bとから構成されている。バスコントロー
ラ10は数種類の同期タイミング信号を発生し、これをバ
ス1bを介して各モジュールに供給する(詳細は後述す
る)。
その他のバス1bとから構成されている。バスコントロー
ラ10は数種類の同期タイミング信号を発生し、これをバ
ス1bを介して各モジュールに供給する(詳細は後述す
る)。
また、A/Dモジュール5は、これが動作中であること
を示す負論理の動作信号▲▼を発生し、この動
作信号▲▼をオープンコレクタのドライバ5aを
介してMSYNCバス1aに供給する。また、DSPモジュール9
およびその他のモジュール(図示せず)にも、同様の動
作信号▲▼を出力するオープンコレクタのドラ
イバが設けられ、各ドライバの出力端がMSYNCバス1aに
接続されている。また、MSYNCバス1aには、これを“1"
レベルにプルアップするターミネータ1cが接続されてい
る。
を示す負論理の動作信号▲▼を発生し、この動
作信号▲▼をオープンコレクタのドライバ5aを
介してMSYNCバス1aに供給する。また、DSPモジュール9
およびその他のモジュール(図示せず)にも、同様の動
作信号▲▼を出力するオープンコレクタのドラ
イバが設けられ、各ドライバの出力端がMSYNCバス1aに
接続されている。また、MSYNCバス1aには、これを“1"
レベルにプルアップするターミネータ1cが接続されてい
る。
第4図の構成によれば、各モジュールの動作信号▲
▼が全て“1"レベルであるとき、すなわち、全モ
ジュールの動作が終了している場合は、“1"レベルの信
号MSYNCがバスコントローラ10に供給される。
▼が全て“1"レベルであるとき、すなわち、全モ
ジュールの動作が終了している場合は、“1"レベルの信
号MSYNCがバスコントローラ10に供給される。
一方、少なくとも一つのモジュールが動作中であれ
ば、そのモジュールに設けられたドライバの出力が“0"
レベルとなり、ターミネータ1cからそのドライバに電流
が流れる。これにより、ターミネータ1cの内部で電圧降
下が発生し、MSYNCバス1aのレベルが“0"となる。すな
わち、バスコントローラ10に“0"レベルの信号MSYNCが
供給される。このように、MSYNCバス1a、ターミネータ1
cおよび各ドライバは、いわゆるワイアードAND回路を構
成する。
ば、そのモジュールに設けられたドライバの出力が“0"
レベルとなり、ターミネータ1cからそのドライバに電流
が流れる。これにより、ターミネータ1cの内部で電圧降
下が発生し、MSYNCバス1aのレベルが“0"となる。すな
わち、バスコントローラ10に“0"レベルの信号MSYNCが
供給される。このように、MSYNCバス1a、ターミネータ1
cおよび各ドライバは、いわゆるワイアードAND回路を構
成する。
各部の構成 (i)各モジュール 次に各モジュールの機能を説明する。第2図におい
て、A/Dモジュール5は、マイク4から音声信号が入力
されると、これをデジタル信号に変換し、データバス2
に出力する。また、波形記憶モジュール6は、種々の楽
器(例えばピアノ、ハープシコード等)の楽音波形を記
憶し、主制御装置11から供給された演奏情報に基づき、
楽音信号を出力する。また、D/Aモジュール8は、デー
タバス2を介して入力されたデジタル音声信号をアナロ
グ音声信号に変換し、これを音響システム7に出力す
る。音響システム7は、供給されたアナログ音声信号を
増幅し、スピーカ7aから発音する。また、DSPモジュー
ル9は、デジタル演算による波形合成および波形加工を
行うことにより、ミキサー、イコライザあるいはエフェ
クタとして機能する。
て、A/Dモジュール5は、マイク4から音声信号が入力
されると、これをデジタル信号に変換し、データバス2
に出力する。また、波形記憶モジュール6は、種々の楽
器(例えばピアノ、ハープシコード等)の楽音波形を記
憶し、主制御装置11から供給された演奏情報に基づき、
楽音信号を出力する。また、D/Aモジュール8は、デー
タバス2を介して入力されたデジタル音声信号をアナロ
グ音声信号に変換し、これを音響システム7に出力す
る。音響システム7は、供給されたアナログ音声信号を
増幅し、スピーカ7aから発音する。また、DSPモジュー
ル9は、デジタル演算による波形合成および波形加工を
行うことにより、ミキサー、イコライザあるいはエフェ
クタとして機能する。
(ii)主制御装置11 主制御装置11は、上述したように、各モジュールに対
して種々の指示を行い、かつ、バスコントローラ10を介
してアドレスバス3にアドレス信号を供給することを主
な機能としている。
して種々の指示を行い、かつ、バスコントローラ10を介
してアドレスバス3にアドレス信号を供給することを主
な機能としている。
しかし、主制御装置11の機能は、これに限定されるも
のではなく、データバス2を介して各モジュール5、
6、8、9とデータの入出力を行うことも可能である。
すなわち、主制御装置11は、各モジュールと同様にアド
レス番号が割り振られ、1個のモジュールとして、各バ
ス1、2、3と接続されている。これにより、主制御装
置11の処理能力を利用し、複雑かつ多様な波形操作を行
うことが可能となっている。
のではなく、データバス2を介して各モジュール5、
6、8、9とデータの入出力を行うことも可能である。
すなわち、主制御装置11は、各モジュールと同様にアド
レス番号が割り振られ、1個のモジュールとして、各バ
ス1、2、3と接続されている。これにより、主制御装
置11の処理能力を利用し、複雑かつ多様な波形操作を行
うことが可能となっている。
(iii)バスコントローラ10 次にバスコントローラ10の詳細を第3図を参照し説明
する。図において21、22はRAM(読出し/書込み記憶装
置)であり、それぞれアドレス端子ADDと、データ端子D
ATAと、セレクト端子▲▼と、書込み端子▲▼
とを具備する。これらのRAMは、そのセレクト端子▲
▼に“0"レベルの信号が供給されるとともに書込み端
子▲▼に“1"レベルの信号が供給されると、アドレ
ス信号で指定されたアドレスの内容がデータ端子DATAに
出力される。また、セレクト端子▲▼および書込み
端子▲▼に共に“0"レベルの信号が供給されると、
データ端子DATAに供給されたデータの内容が、アドレス
信号で指定されたアドレスに書込まれる。また、セレク
ト端子▲▼および書込み端子▲▼に供給された
信号が上記以外の状態である場合には、データ端子DATA
がハイインピーダンス状態となり、データの入出力が不
可能となる。
する。図において21、22はRAM(読出し/書込み記憶装
置)であり、それぞれアドレス端子ADDと、データ端子D
ATAと、セレクト端子▲▼と、書込み端子▲▼
とを具備する。これらのRAMは、そのセレクト端子▲
▼に“0"レベルの信号が供給されるとともに書込み端
子▲▼に“1"レベルの信号が供給されると、アドレ
ス信号で指定されたアドレスの内容がデータ端子DATAに
出力される。また、セレクト端子▲▼および書込み
端子▲▼に共に“0"レベルの信号が供給されると、
データ端子DATAに供給されたデータの内容が、アドレス
信号で指定されたアドレスに書込まれる。また、セレク
ト端子▲▼および書込み端子▲▼に供給された
信号が上記以外の状態である場合には、データ端子DATA
がハイインピーダンス状態となり、データの入出力が不
可能となる。
23、24は切換器であり、内部に設けられた各スイッチ
を、RAM切換制御回路25からの制御信号S1に基づいて制
御し、RAM21、22の各端子の接続先を設定する。例え
ば、図示の状態において、RAM21の各端子は各スイッチ
を介して主制御装置11と接続されている。これにより、
主制御装置11は、RAM21に対して自由に読出しおよび書
込みを行うことができる。一方、RAM22のセレクト端子
▲▼には常時“0"レベルの信号が供給され、書込み
端子▲▼には常時“1"レベルの信号が供給されるか
ら、RAM22の動作は読出し動作に限定される。また、RAM
22のアドレス端子ADDはカウンタ26の出力端子と接続さ
れ、データ端子DATAはトライステートバッファ30を介し
て楽音合成システム(第2図参照)のアドレスバス3に
接続されている。これにより、カウンタ26の出力信号S2
で指定されたアドレスの内容がRAM22から読出され、こ
の内容がアドレスバス3に供給される。
を、RAM切換制御回路25からの制御信号S1に基づいて制
御し、RAM21、22の各端子の接続先を設定する。例え
ば、図示の状態において、RAM21の各端子は各スイッチ
を介して主制御装置11と接続されている。これにより、
主制御装置11は、RAM21に対して自由に読出しおよび書
込みを行うことができる。一方、RAM22のセレクト端子
▲▼には常時“0"レベルの信号が供給され、書込み
端子▲▼には常時“1"レベルの信号が供給されるか
ら、RAM22の動作は読出し動作に限定される。また、RAM
22のアドレス端子ADDはカウンタ26の出力端子と接続さ
れ、データ端子DATAはトライステートバッファ30を介し
て楽音合成システム(第2図参照)のアドレスバス3に
接続されている。これにより、カウンタ26の出力信号S2
で指定されたアドレスの内容がRAM22から読出され、こ
の内容がアドレスバス3に供給される。
一方、切換器23、24内部の各スイッチが図示と反対側
に切換えられた場合においては、上記と逆の状態とな
る。すなわち、RAM22が主制御装置11によって読出しお
よび書込み自在となるとともに、RAM21の内容がカウン
タ26の出力信号に従ってアドレスバス3に供給される。
に切換えられた場合においては、上記と逆の状態とな
る。すなわち、RAM22が主制御装置11によって読出しお
よび書込み自在となるとともに、RAM21の内容がカウン
タ26の出力信号に従ってアドレスバス3に供給される。
27はタイミング発生回路であり、クロック信号からタ
イムスロット単位のコントロール信号SCを生成し、これ
をバッファ28を介してコントロールバス1に供給する。
ここで、タイムスロットとは、第2図の楽音合成システ
ムにおけるデータ伝送の時間の単位であり、各モジュー
ル5、6、8、9はコントロール信号SCに従って、各タ
イムスロット毎に入出力動作を行う(詳細は後述す
る)。また、タイミング発生回路27からは、タイムスロ
ット単位のクロック信号S3が出力され、これがカウンタ
26に供給される。
イムスロット単位のコントロール信号SCを生成し、これ
をバッファ28を介してコントロールバス1に供給する。
ここで、タイムスロットとは、第2図の楽音合成システ
ムにおけるデータ伝送の時間の単位であり、各モジュー
ル5、6、8、9はコントロール信号SCに従って、各タ
イムスロット毎に入出力動作を行う(詳細は後述す
る)。また、タイミング発生回路27からは、タイムスロ
ット単位のクロック信号S3が出力され、これがカウンタ
26に供給される。
カウンタ26は、「0」から所定の数「N」までクロッ
ク信号S3を計数し、計数結果を信号S2として出力する。
信号S2は、前述のように、RAM21またはRAM22のアドレス
端子ADDに供給される。そして、計数結果が「N」であ
るとき、さらにクロック信号S3が供給されると、カウン
タ26はオーバーフロー状態となる。オーバーフロー状態
においては、カウンタ26が動作を停止し、そのオーバー
フロー端OVFから“1"レベルの信号が出力される。ま
た、カウンタ26には、リセット端Rが設けられており、
ここに入力される信号が“1"レベルになると、カウンタ
26がリセットされる。カウンタ26がリセットされると、
そのオーバーフロー状態が解除されるとともに計数結果
が「0」に戻り、カウンタ26がクロック信号S3の計数を
再開する。
ク信号S3を計数し、計数結果を信号S2として出力する。
信号S2は、前述のように、RAM21またはRAM22のアドレス
端子ADDに供給される。そして、計数結果が「N」であ
るとき、さらにクロック信号S3が供給されると、カウン
タ26はオーバーフロー状態となる。オーバーフロー状態
においては、カウンタ26が動作を停止し、そのオーバー
フロー端OVFから“1"レベルの信号が出力される。ま
た、カウンタ26には、リセット端Rが設けられており、
ここに入力される信号が“1"レベルになると、カウンタ
26がリセットされる。カウンタ26がリセットされると、
そのオーバーフロー状態が解除されるとともに計数結果
が「0」に戻り、カウンタ26がクロック信号S3の計数を
再開する。
また、31はAND回路であり、その一入力端がカウンタ2
6のオーバーフロー端OVFに接続され、他の入力端にはコ
ントロールバス1から信号MSYNCが供給される。前述の
ように、信号MSYNCは、各モジュール5、6、8、9
(第2図参照)のうち少なくとも一つが動作中であれば
“0"レベルとなり、どのモジュールも動作していない場
合には“1"レベルとなる。したがって、カウンタ26がオ
ーバーフローしたとき、どのモジュールも動作していな
ければ、AND回路31の2つの入力端には共に“1"レベル
の信号が供給される。これにより、AND回路31から“1"
レベルの信号S4が出力され、カウンタ26がリセットされ
る。すなわち、信号MSYNCが“1"レベルであれば、オー
バーフローの発生後、即座にカウンタ26がリセットされ
る。一方、オーバーフロー発生時に動作中のモジュール
があれば、信号MSYNCが“0"レベルとなり、カウンタ26
がリセットされず、その動作が停止したままとなる。そ
して、全モジュールの動作が完了すると、信号MSYNCが
“1"レベルとなり、信号S4も“1"レベルとなるから、カ
ウンタ26がリセットされる。
6のオーバーフロー端OVFに接続され、他の入力端にはコ
ントロールバス1から信号MSYNCが供給される。前述の
ように、信号MSYNCは、各モジュール5、6、8、9
(第2図参照)のうち少なくとも一つが動作中であれば
“0"レベルとなり、どのモジュールも動作していない場
合には“1"レベルとなる。したがって、カウンタ26がオ
ーバーフローしたとき、どのモジュールも動作していな
ければ、AND回路31の2つの入力端には共に“1"レベル
の信号が供給される。これにより、AND回路31から“1"
レベルの信号S4が出力され、カウンタ26がリセットされ
る。すなわち、信号MSYNCが“1"レベルであれば、オー
バーフローの発生後、即座にカウンタ26がリセットされ
る。一方、オーバーフロー発生時に動作中のモジュール
があれば、信号MSYNCが“0"レベルとなり、カウンタ26
がリセットされず、その動作が停止したままとなる。そ
して、全モジュールの動作が完了すると、信号MSYNCが
“1"レベルとなり、信号S4も“1"レベルとなるから、カ
ウンタ26がリセットされる。
また、信号S4はバッファ29を介してコントロールバス
1に供給されるとともに、RAM切換制御回路25に供給さ
れる。
1に供給されるとともに、RAM切換制御回路25に供給さ
れる。
RAM切換制御回路25は、“1"レベルの信号S4が供給さ
れると、切換器23、24の接続状態を逆にするような制御
信号S1を出力する。したがって、RAM21、22は、“1"レ
ベルの信号S4が出力される毎に交互に主制御装置11に接
続され、そのデータ内容が更新される。また、主制御装
置11に接続されていない側のRAMは、カウンタ26の出力
信号S2に従って、その内容を順次アドレスバス3に供給
する。なお、RAM切換制御回路25は、主制御装置11とRAM
21、22との入出力動作を監視し、この入出力動作の最中
には制御信号S1を出力しないように構成されている。
れると、切換器23、24の接続状態を逆にするような制御
信号S1を出力する。したがって、RAM21、22は、“1"レ
ベルの信号S4が出力される毎に交互に主制御装置11に接
続され、そのデータ内容が更新される。また、主制御装
置11に接続されていない側のRAMは、カウンタ26の出力
信号S2に従って、その内容を順次アドレスバス3に供給
する。なお、RAM切換制御回路25は、主制御装置11とRAM
21、22との入出力動作を監視し、この入出力動作の最中
には制御信号S1を出力しないように構成されている。
このように、信号S4はRAM21、22を切り換えるタイミ
ングを示す信号となる。以後、“1"レベルの信号S4が出
力される間隔を1サイクルと言い、信号S4をサイクルタ
イミング信号と言う。また、カウンタ26が「0」から計
数を開始してオーバーフローするまでの時間を1サンプ
ルと言い、これは「N+1」タイムスロットと等しい。
また、1サンプルは、各モジュール5、6、8、9にお
いて入出力されるデジタル音声信号の標本化周期とも等
しい(詳細は後述する)。
ングを示す信号となる。以後、“1"レベルの信号S4が出
力される間隔を1サイクルと言い、信号S4をサイクルタ
イミング信号と言う。また、カウンタ26が「0」から計
数を開始してオーバーフローするまでの時間を1サンプ
ルと言い、これは「N+1」タイムスロットと等しい。
また、1サンプルは、各モジュール5、6、8、9にお
いて入出力されるデジタル音声信号の標本化周期とも等
しい(詳細は後述する)。
また、上述した例のように、カウンタ26がオーバーフ
ローすると直ちにこれがリセットされる情況下(すなわ
ち、オーバーフロー発生時に信号MSYNCが“1"レベルで
ある場合)にあっては、1サイクルが1サンプルと等し
い。
ローすると直ちにこれがリセットされる情況下(すなわ
ち、オーバーフロー発生時に信号MSYNCが“1"レベルで
ある場合)にあっては、1サイクルが1サンプルと等し
い。
(B)実施例の動作 次に、本実施例の全体動作を説明する。
各モジュールの動作時間が1サンプル以下の場合の動
作(実時間処理) 最初に、各モジュールの動作時間が1サンプル以下の
場合の動作を説明する。
作(実時間処理) 最初に、各モジュールの動作時間が1サンプル以下の
場合の動作を説明する。
まず、第3図において、主制御装置11はRAM21に第1
のサンプルに対応するデータ(すなわち、第1のサンプ
ルにおける第0〜第Nタイムスロットに対応するデー
タ)を書込む。このデータは、各タイムスロットにおい
てデータを送信するモジュールと、そのデータを受信す
るモジュールとを指定するものである。
のサンプルに対応するデータ(すなわち、第1のサンプ
ルにおける第0〜第Nタイムスロットに対応するデー
タ)を書込む。このデータは、各タイムスロットにおい
てデータを送信するモジュールと、そのデータを受信す
るモジュールとを指定するものである。
一方、カウンタ26は、クロック信号S3を「0」から
「N」まで計数し、計数結果が「N」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、各モジュールの動作時間が1サンプル以下という前
提により、オーバーフロー発生前に信号MSYNCが“1"レ
ベルとなるから、オーバーフローの発生とともにサイク
ルタイミング信号S4が“1"レベルとなり、カウンタ26が
リセットされる。また、サイクルタイミング信号S4はRA
M切換制御回路25にも供給されるから、カウンタ26がリ
セットされると同時に、切換器23、24の接続状態が図示
と逆方向に切り換えられる。
「N」まで計数し、計数結果が「N」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、各モジュールの動作時間が1サンプル以下という前
提により、オーバーフロー発生前に信号MSYNCが“1"レ
ベルとなるから、オーバーフローの発生とともにサイク
ルタイミング信号S4が“1"レベルとなり、カウンタ26が
リセットされる。また、サイクルタイミング信号S4はRA
M切換制御回路25にも供給されるから、カウンタ26がリ
セットされると同時に、切換器23、24の接続状態が図示
と逆方向に切り換えられる。
次に、RAM21の内容がカウンタ26の計数結果に従って
順次読出され、トライステートバッファ30を介してアド
レスバス3に供給される。一方、RAM22には、主制御装
置11から第2のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了する
と、切換器23、24の接続状態が図示の方向に切り換えら
れる。
順次読出され、トライステートバッファ30を介してアド
レスバス3に供給される。一方、RAM22には、主制御装
置11から第2のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了する
と、切換器23、24の接続状態が図示の方向に切り換えら
れる。
以後同様にして、カウンタ26の出力信号S2に従って、
RAM21、22のうちの一方の内容が読出され、アドレスバ
ス3に供給される。また、他方のRAMには、主制御装置1
1によって、次のサンプルに対応するデータが書込ま
れ、このデータが切換器23、24の切換とともにアドレス
バス3に供給される。
RAM21、22のうちの一方の内容が読出され、アドレスバ
ス3に供給される。また、他方のRAMには、主制御装置1
1によって、次のサンプルに対応するデータが書込ま
れ、このデータが切換器23、24の切換とともにアドレス
バス3に供給される。
アドレスバス3に供給された信号は、第2図における
各モジュール5、6、8、9によって常時監視される。
そして、各モジュール5、6、8、9は、そのモジュー
ルが入力側、あるいは出力側に指定された場合には対応
する動作を行う。その詳細を第5図を参照し説明する。
なお、第5図は本実施例の動作説明図である。
各モジュール5、6、8、9によって常時監視される。
そして、各モジュール5、6、8、9は、そのモジュー
ルが入力側、あるいは出力側に指定された場合には対応
する動作を行う。その詳細を第5図を参照し説明する。
なお、第5図は本実施例の動作説明図である。
第5図においてSAはアドレスバス3に供給される信号
であり、送信アドレス信号SASと、受信アドレス信号SAR
とを含む。また、SDはデータバス2に供給される信号で
ある。これらの信号は1タイムスロット毎に更新され
る。
であり、送信アドレス信号SASと、受信アドレス信号SAR
とを含む。また、SDはデータバス2に供給される信号で
ある。これらの信号は1タイムスロット毎に更新され
る。
また、あるタイムスロットにおいて送信アドレス信号
SASで指定されたモジュールを送信モジュール41とす
る。送信モジュール41は、第2図の例においては、A/D
モジュール5、波形記憶モジュール6、またはDSPモジ
ュール9のいずれかとなる。また、同じタイムスロット
において受信アドレス信号SARで指定されたモジュール
を受信モジュール42とする。受信モジュール42は、第2
図の例においては、D/Aモジュール8、波形記憶モジュ
ール6、またはDSPモジュール9のいずれかとなる。
SASで指定されたモジュールを送信モジュール41とす
る。送信モジュール41は、第2図の例においては、A/D
モジュール5、波形記憶モジュール6、またはDSPモジ
ュール9のいずれかとなる。また、同じタイムスロット
において受信アドレス信号SARで指定されたモジュール
を受信モジュール42とする。受信モジュール42は、第2
図の例においては、D/Aモジュール8、波形記憶モジュ
ール6、またはDSPモジュール9のいずれかとなる。
送信モジュール41は、そのマイアドレス(送信モジュ
ール41に割り当てられたアドレス)と送信アドレス信号
SASとの一致を検出すると、デジタル化された楽音デー
タをデータバス2に供給する。一方、受信モジュール42
は、そのマイアドレスと受信アドレス信号SARとの一致
を検出すると、データバス2からデータを読み取る。こ
のように、1タイムスロット毎に送信モジュールおよび
受信モジュールが設定され、これらのモジュール間でデ
ータの転送が行われる。すなわち、1サンプルの期間内
に、種々の送信および受信モジュールを指定した多数の
データ伝送を行うことが可能である。
ール41に割り当てられたアドレス)と送信アドレス信号
SASとの一致を検出すると、デジタル化された楽音デー
タをデータバス2に供給する。一方、受信モジュール42
は、そのマイアドレスと受信アドレス信号SARとの一致
を検出すると、データバス2からデータを読み取る。こ
のように、1タイムスロット毎に送信モジュールおよび
受信モジュールが設定され、これらのモジュール間でデ
ータの転送が行われる。すなわち、1サンプルの期間内
に、種々の送信および受信モジュールを指定した多数の
データ伝送を行うことが可能である。
ここで、送信モジュール41から受信モジュール42にデ
ータを転送するタイムスロット番号を一定(第5図の例
にあっては、各サンプルにおける第4番目のタイムスロ
ット)にすれば、転送が行われる間隔が1サンプルと等
しくなる。したがって、転送されるデータがデジタル音
声信号である場合、そのデジタル音声信号が1サンプル
(すなわち、標本化周期)毎に伝送される。したがっ
て、受信モジュール42において、例えば時間補正等を行
う必要が無く、いわゆる実時間処理が可能となる。
ータを転送するタイムスロット番号を一定(第5図の例
にあっては、各サンプルにおける第4番目のタイムスロ
ット)にすれば、転送が行われる間隔が1サンプルと等
しくなる。したがって、転送されるデータがデジタル音
声信号である場合、そのデジタル音声信号が1サンプル
(すなわち、標本化周期)毎に伝送される。したがっ
て、受信モジュール42において、例えば時間補正等を行
う必要が無く、いわゆる実時間処理が可能となる。
一方、送信モジュール41から受信モジュール42に短時
間で多量のデータを伝送する場合には、1サンプル中の
複数のタイムスロットを使用して伝送してもよい。言う
までもなく、このような伝送タイミングあるいは伝送容
量の変更は、主制御装置11によりRAM21、22の内容を書
き換えることによって容易に実現する。
間で多量のデータを伝送する場合には、1サンプル中の
複数のタイムスロットを使用して伝送してもよい。言う
までもなく、このような伝送タイミングあるいは伝送容
量の変更は、主制御装置11によりRAM21、22の内容を書
き換えることによって容易に実現する。
このように、主制御回路11がRAM21、22の内容を適宜
設定することによって、楽音合成システムの動作中にお
いても送信モジュール、受信モジュール、伝送タイミン
グおよび伝送容量が自在に設定される。
設定することによって、楽音合成システムの動作中にお
いても送信モジュール、受信モジュール、伝送タイミン
グおよび伝送容量が自在に設定される。
少なくとも一つのモジュールの動作時間が1サンプル
より長い場合の動作(非実時間処理) 次に、少なくとも一つのモジュールの動作時間が1サ
ンプルより長い場合の動作を説明する。このような情況
は、例えば、主制御装置11が楽音波形に複雑な加工を施
し、これをDSPモジュール9のRAMに転送する場合等に発
生する。
より長い場合の動作(非実時間処理) 次に、少なくとも一つのモジュールの動作時間が1サ
ンプルより長い場合の動作を説明する。このような情況
は、例えば、主制御装置11が楽音波形に複雑な加工を施
し、これをDSPモジュール9のRAMに転送する場合等に発
生する。
この動作においては、まず、上記の場合と同様に、
主制御装置11からRAM21に第1のサンプルに対応するデ
ータが書込まれる。
主制御装置11からRAM21に第1のサンプルに対応するデ
ータが書込まれる。
一方、カウンタ26は、クロック信号S3を「0」から
「N」まで計数し、計数結果が「N」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、少なくとも一つのモジュールの動作時間が1サンプ
ルより長いという前提により、オーバーフロー発生時に
は信号MSYNCが“0"レベルとなるから、サンプルタイミ
ング信号S4も“0"レベルとなる。したがって、カウンタ
26がリセットされないから、カウンタ26がオーバーフロ
ーの発生とともに停止する。
「N」まで計数し、計数結果が「N」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、少なくとも一つのモジュールの動作時間が1サンプ
ルより長いという前提により、オーバーフロー発生時に
は信号MSYNCが“0"レベルとなるから、サンプルタイミ
ング信号S4も“0"レベルとなる。したがって、カウンタ
26がリセットされないから、カウンタ26がオーバーフロ
ーの発生とともに停止する。
次に、全モジュールの動作が終了すると、信号MSYNC
“1"レベルとなり、これによってサンプルタイミング信
号S4が“1"レベルとなるから、カウンタ26がリセットさ
れる。また、サンプルタイミング信号S4はRAM切換制御
回路にも供給されるから、カウンタ26がリセットされる
と同時に、切換器23、24の接続状態が図示と逆方向に切
り換えられる。
“1"レベルとなり、これによってサンプルタイミング信
号S4が“1"レベルとなるから、カウンタ26がリセットさ
れる。また、サンプルタイミング信号S4はRAM切換制御
回路にも供給されるから、カウンタ26がリセットされる
と同時に、切換器23、24の接続状態が図示と逆方向に切
り換えられる。
次に、RAM21の内容がカウンタ26の計数結果に従って
順次読出され、トライステートバッファ30を介してアド
レスバス3に供給される。一方、RAM22には、主制御装
置11から第2のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了し、か
つ、信号MSYNCが“1"レベルとなると、切換器23、24の
接続状態が図示の方向に切り換えられる。
順次読出され、トライステートバッファ30を介してアド
レスバス3に供給される。一方、RAM22には、主制御装
置11から第2のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了し、か
つ、信号MSYNCが“1"レベルとなると、切換器23、24の
接続状態が図示の方向に切り換えられる。
以後同様に、信号MSYNCが“1"レベルとなるタイミン
グに同期して、RAM21、22のうちの一方の内容が読出さ
れ、アドレスバス3に供給される。また、他方のRAMに
は、主制御装置11によって、次のサンプルに対応するデ
ータが書込まれ、このデータが切換器23、24の切換とと
もにアドレスバス3に供給される。
グに同期して、RAM21、22のうちの一方の内容が読出さ
れ、アドレスバス3に供給される。また、他方のRAMに
は、主制御装置11によって、次のサンプルに対応するデ
ータが書込まれ、このデータが切換器23、24の切換とと
もにアドレスバス3に供給される。
このように、本実施例によれば、各モジュールの動作
時間が1サンプルよりも短い場合には1サイクルが1サ
ンプルと等しくなり、実時間処理が可能となる。一方、
少なくとも一つのモジュールの動作時間が1サンプルよ
りも長い場合には、該動作時間に合わせて1サイクルが
自動的に延長され、非実時間処理が可能となる。すなわ
ち、各モジュールの動作時間の自由度がきわめて高いと
ともに、システム全体の処理効率も高い。
時間が1サンプルよりも短い場合には1サイクルが1サ
ンプルと等しくなり、実時間処理が可能となる。一方、
少なくとも一つのモジュールの動作時間が1サンプルよ
りも長い場合には、該動作時間に合わせて1サイクルが
自動的に延長され、非実時間処理が可能となる。すなわ
ち、各モジュールの動作時間の自由度がきわめて高いと
ともに、システム全体の処理効率も高い。
なお、上記動作、における各モジュールの動作時
間と1サイクルとの関係を第6図(a)、(b)に示
す。また、上記動作における各部の信号波形を第7図
に示す。
間と1サイクルとの関係を第6図(a)、(b)に示
す。また、上記動作における各部の信号波形を第7図
に示す。
(C)変形例 本発明は上記実施例に限定されるものではなく、種々
の応用が可能であることはいうまでもない。例えば、本
発明は、第8図に示すオーディオシステムに応用するこ
とができる。図において46はディスクコントロールモジ
ュールであり、これを介してハードディスク45にデータ
を入出力することができる。また、本オーディオシステ
ムとは別異の入出力インターフェースを具備するデジタ
ルオーディオ機器48に対しては、デジタルI/Oモジュー
ル47を介挿させることによって入出力を可能としてい
る。そして、主制御装置11へのデータの入出力のため、
操作盤13が設けられている。また、本システムには、第
2図の各部に対応する構成要素(第2図と同一の符号を
付す)が設けられている。そして、これらの構成要素に
よって、音声信号の記録、加工、再生等を可能としてい
る。
の応用が可能であることはいうまでもない。例えば、本
発明は、第8図に示すオーディオシステムに応用するこ
とができる。図において46はディスクコントロールモジ
ュールであり、これを介してハードディスク45にデータ
を入出力することができる。また、本オーディオシステ
ムとは別異の入出力インターフェースを具備するデジタ
ルオーディオ機器48に対しては、デジタルI/Oモジュー
ル47を介挿させることによって入出力を可能としてい
る。そして、主制御装置11へのデータの入出力のため、
操作盤13が設けられている。また、本システムには、第
2図の各部に対応する構成要素(第2図と同一の符号を
付す)が設けられている。そして、これらの構成要素に
よって、音声信号の記録、加工、再生等を可能としてい
る。
本変形例においても、第2図と同様に、実時間処理と
非実時間処理とが可能である。実時間処理においては、
例えば、デジタル音響機器48の出力したデジタル楽音信
号をデジタルI/Oモジュール47によってインターフェー
ス変換し、これをD/Aモジュール8を介して放音するよ
うな動作が可能である。また、非実時間処理において
は、例えば、DSPモジュール9のRAMに記憶された楽音デ
ータを主制御装置11によって加工し、これをディスクコ
ントロールモジュール46を介してハードディスク45に転
送するような動作が可能である。
非実時間処理とが可能である。実時間処理においては、
例えば、デジタル音響機器48の出力したデジタル楽音信
号をデジタルI/Oモジュール47によってインターフェー
ス変換し、これをD/Aモジュール8を介して放音するよ
うな動作が可能である。また、非実時間処理において
は、例えば、DSPモジュール9のRAMに記憶された楽音デ
ータを主制御装置11によって加工し、これをディスクコ
ントロールモジュール46を介してハードディスク45に転
送するような動作が可能である。
「発明の効果」 以上説明した通り、本発明のデータ転送システムによ
れば、安価であるとともにデータのシリアル伝送および
高速伝送を共に可能とすることができる。
れば、安価であるとともにデータのシリアル伝送および
高速伝送を共に可能とすることができる。
第1図は本発明の構成を例示するブロック図、第2図は
本発明の一実施例の構成を示すブロック図、第3図は第
2図の要部のブロック図、第4図〜第7図は本実施例の
動作説明図、第8図は本実施例の変形例のブロック図、
第9図は従来技術によるマトリクス回路の動作説明図で
ある。 1a……MSYNCバス(サイクル制御手段)、1c……ターミ
ネータ(サイクル制御手段)、5……A/Dモジュール
(送信装置)、8……D/Aモジュール(受信装置)、10
……バスコントローラ(タイミング制御装置)、11……
主制御装置、31……AND回路(サイクル制御手段)、101
……主制御装置、102……タイミング制御装置、103……
送信装置、104……受信装置、105……サイクル制御手
段。
本発明の一実施例の構成を示すブロック図、第3図は第
2図の要部のブロック図、第4図〜第7図は本実施例の
動作説明図、第8図は本実施例の変形例のブロック図、
第9図は従来技術によるマトリクス回路の動作説明図で
ある。 1a……MSYNCバス(サイクル制御手段)、1c……ターミ
ネータ(サイクル制御手段)、5……A/Dモジュール
(送信装置)、8……D/Aモジュール(受信装置)、10
……バスコントローラ(タイミング制御装置)、11……
主制御装置、31……AND回路(サイクル制御手段)、101
……主制御装置、102……タイミング制御装置、103……
送信装置、104……受信装置、105……サイクル制御手
段。
フロントページの続き (72)発明者 藤森 潤一 静岡県浜松市中沢町10番1号 ヤマハ株 式会社内 (72)発明者 船田 武志 静岡県浜松市中沢町10番1号 ヤマハ株 式会社内
Claims (1)
- 【請求項1】第1のアドレス情報が供給されるとデータ
を送信し、かつ、その動作が終了すると第1の動作終了
信号を出力する送信装置と、 第2のアドレス情報が供給されると前記データを受信
し、かつ、その動作が終了すると第2の動作終了信号を
出力する受信装置と、 二つのアドレス情報を1組とし、このアドレス情報の組
を複数連ねて成り、前記第1および第2のアドレス情報
を含む有限長のアドレス情報列を発生する主制御装置
と、 前記主制御装置から前記アドレス情報列を受信し、この
アドレス情報列を構成する各アドレス情報を1組単位で
所定の順序かつ所定のタイミングで前記送信装置および
前記受信装置に出力するタイミング制御装置と、 前記タイミング制御装置から前記アドレス情報列の最終
組のアドレス情報が出力され、かつ、前記第1および第
2の動作終了信号が出力されると、前記タイミング制御
装置の動作を再開させるサイクル制御手段と、 を具備することを特徴とするデータ転送システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281190A JP2504227B2 (ja) | 1989-10-27 | 1989-10-27 | デ―タ転送システム |
US08/487,660 US5559962A (en) | 1989-10-09 | 1995-06-07 | Data transmission system selecting both source and destination using addressing mechanism |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281190A JP2504227B2 (ja) | 1989-10-27 | 1989-10-27 | デ―タ転送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03142552A JPH03142552A (ja) | 1991-06-18 |
JP2504227B2 true JP2504227B2 (ja) | 1996-06-05 |
Family
ID=17635602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1281190A Expired - Fee Related JP2504227B2 (ja) | 1989-10-09 | 1989-10-27 | デ―タ転送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2504227B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2829120B2 (ja) * | 1990-11-09 | 1998-11-25 | 株式会社東芝 | データ送信回路 |
-
1989
- 1989-10-27 JP JP1281190A patent/JP2504227B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH03142552A (ja) | 1991-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5559962A (en) | Data transmission system selecting both source and destination using addressing mechanism | |
JP2504227B2 (ja) | デ―タ転送システム | |
JPH0732396B2 (ja) | データ転送システムおよびタイミング制御装置 | |
JPS60241150A (ja) | デ−タ転送装置 | |
US5012442A (en) | Bus receiver power-up synchronization and error detection circuit | |
JPH0795739B2 (ja) | データ転送システム | |
JPH0331273B2 (ja) | ||
JPH09153922A (ja) | フレームデータ変換回路 | |
KR100200736B1 (ko) | 마이콤 인터페이스 장치 | |
JP3952916B2 (ja) | 波形データ処理装置 | |
SU1126945A1 (ru) | Устройство дл ввода информации | |
JP2518387B2 (ja) | シリアルデ―タ伝送回路 | |
SU1182535A1 (ru) | Устройство для вывода информации | |
JP3006008B2 (ja) | 擬似パターン発生・確認回路 | |
SU1462336A1 (ru) | Устройство дл сопр жени ЭВМ с общей магистралью | |
JP3197620B2 (ja) | 演奏情報通信装置 | |
SU1474649A1 (ru) | Устройство дл обслуживани запросов | |
RU1800465C (ru) | Блок вычислени логических функций | |
SU1277122A1 (ru) | Устройство дл сопр жени цифровой вычислительной машины с магнитофоном | |
SU1541622A1 (ru) | Устройство дл сопр жени вычислительной машины с аппаратурой передачи данных | |
JPH09146709A (ja) | 高信頼化ad変換機能を有する制御装置 | |
JP2708366B2 (ja) | データ処理システム及びその補助制御装置 | |
SU564723A1 (ru) | Устройство дл селекции информационных каналов | |
JPH0272744A (ja) | インターフェース装置 | |
RU2018942C1 (ru) | Устройство для сопряжения абонентов с цвм |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |