JP2504227B2

JP2504227B2 - デ―タ転送システム

Info

Publication number: JP2504227B2
Application number: JP1281190A
Authority: JP
Inventors: 康彦岡村; 保夫蔭山; 孝鈴木; 潤一藤森; 武志船田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-10-27
Filing date: 1989-10-27
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: JPH03142552A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、デジタル音声信号の処理に用いて好適な
データ転送システムに関する。

「従来の技術」従来、デジタル機器相互間のデータ転送方式として、
シリアルデータバス群とマトリクススイッチを用いたデ
ータ転送方式があった。この方式は第９図に示すよう
に、シリアルデータバス群A₀〜A_nと、シリアルデータバ
ス群B₀〜B_nとの間にマトリクススイッチ60を設け、これ
によって両バス間の接続関係を適宜設定するものであ
る。

また、汎用コンピュータ等には、いわゆるVMEバスを
用いたデータ転送方式が採用されている。これは基板同
志を直接結合する非同期バスであり、送信側が受信側の
データ受信完了を確認するまで待機するように構成さ
れ、これにより、種々のデータ長を持つデータの転送を
可能としている。

「発明が解決しようとする課題」ところで、上記各方式によれば、いずれも解決すべき
問題点があった。

まず、シリアルデータバス群とマトリクススイッチを
用いたデータ転送方式においては、データ伝送をシリア
ルで行うことにより高速伝送が困難であるという欠点が
あり、さらに、データバスの本数を増加させると、マト
リクススイッチ60の構成が複雑となり、高価となる欠点
もあった。

一方、VMEバスを用いたデータ転送方式にあっては、
データ転送のタイミングが不確定であるから、例えばデ
ジタル音声信号等の実時間信号の転送に用いると、転送
されたデータを常に実時間に補正する必要があり、不便
であった。

本発明は上述した事情に鑑みてなされたものであり、
安価であるとともにデータのシリアル伝送と高速伝送と
を共に可能とするデータ転送システムを提供することを
目的としている。

「課題を解決するための手段」本発明は、上記課題を解決するため、第１図に例示す
るように、第１のアドレス情報が供給されるとデータを
送信し、かつ、その動作が終了すると第１の動作終了信
号を出力する送信装置103と、第２のアドレス情報が供
給されると前記データを受信し、かつ、その動作が終了
すると第２の動作終了信号を出力する受信装置104と、
二つのアドレス情報を１組とし、このアドレス情報の組
を複数連ねて成り、前記第１および第２のアドレス情報
を含む有限長のアドレス情報列を発生する主制御装置10
1と、前記主制御装置101から前記アドレス情報列を受信
し、このアドレス情報列を構成する各アドレス情報を１
組単位で所定の順序かつ所定のタイミングで前記送信装
置103および前記受信装置104に出力するタイミング制御
装置102と、前記タイミング制御装置102から前記アドレ
ス情報列の最終組のアドレス情報が出力され、かつ、前
記第１および第２の動作終了信号が出力されると、前記
タイミング制御装置102の動作を再開させるサイクル制
御手段105と、を具備することを特徴としている。

「作用」主制御装置101から供給された各アドレス情報の組
は、所定順序かつ所定タイミングでタイミング制御装置
102から出力される。したがって、第１および第２のア
ドレス情報から成る組をアドレス情報列に含めると、こ
のアドレス情報の組が出力されるタイミングで送信装置
103から受信装置104へのデータ転送が実行される。

したがって、第１および第２のアドレス情報から成る
組が、タイミング制御装置102から一定周期で繰り返し
出力されるようにアドレス情報列を構成すれば、送信装
置103から受信装置104へのデータ転送が周期的に実行さ
れる。

また、第１および第２のアドレス情報から成る組が頻
繁に出力されるようにアドレス情報列を構成すれば、短
時間に多量のデータを送信装置103から受信装置104へ転
送することができる。

このように、本発明にあっては、主制御装置101の発
生するアドレス情報列を適宜構成することにより、デー
タ転送のタイミングおよびデータの伝送量を任意に設定
することができる。

また、サイクル制御手段105は第１および第２の動作
終了信号が出力されるまで、タイミング制御装置102の
動作を再開させないから、送信装置103、あるいは受信
装置104の動作時間がアドレス情報列の出力される時間
より長い場合にも、送信装置103から受信装置104へのデ
ータ転送が支障なく実行される。

「実施例」次に、本発明の実施例を図面を参照し、説明する。

（Ａ）実施例の構成全体構成第２図は本発明の一実施例の楽音合成システムの電気
的構成を示すブロック図である。

図において、５はアナログ楽音信号をデジタル楽音信
号に変換するA/Dモジュール、６は楽音信号波形を記憶
する波形記憶モジュール、８はデジタル楽音信号をアナ
ログ楽音信号に変換するD/Aモジュール、９は楽音信号
波形の加工を行うDSPモジュールであり、それぞれコン
トロールバス１、データバス２、およびアドレスバス３
に接続されている。これら各モジュールには、それぞれ
所定のアドレス番号が割り当てられている。そして、そ
のアドレス番号がアドレスバス３に現れると、該当する
モジュールがデータバス２とデジタル信号の入出力を行
う。また、11は主制御装置であり、中央処理装置、記憶
装置等（図示せず）を具備し、上記各モジュールに対し
て種々の指示を行う。また、主制御装置11は、バスコン
トローラ10を介してアドレスバス３にアドレス信号を供
給し、これによってデータを送信するモジュールと、そ
のデータを受信するモジュールとを指定する。12は鍵盤
・操作盤であり、主制御装置11に演奏情報あるいは制御
信号を入力する。バスコントローラ10は、各モジュール
の入出力動作のためのタイミング信号を発生し、主制御
装置11から供給されたアドレス信号をこのタイミング信
号に同期させてアドレスバス３に供給する。

また、各モジュール５、６、８、９は、各々の動作情
況をコントロールバス１を介してバスコントローラ10に
供給する。その詳細を第４図を参照し説明する。

図においてコントロールバス１は、MSYNCバス1aと、
その他のバス1bとから構成されている。バスコントロー
ラ10は数種類の同期タイミング信号を発生し、これをバ
ス1bを介して各モジュールに供給する（詳細は後述す
る）。

また、A/Dモジュール５は、これが動作中であること
を示す負論理の動作信号▲▼を発生し、この動
作信号▲▼をオープンコレクタのドライバ5aを
介してMSYNCバス1aに供給する。また、DSPモジュール９
およびその他のモジュール（図示せず）にも、同様の動
作信号▲▼を出力するオープンコレクタのドラ
イバが設けられ、各ドライバの出力端がMSYNCバス1aに
接続されている。また、MSYNCバス1aには、これを“1"
レベルにプルアップするターミネータ1cが接続されてい
る。

第４図の構成によれば、各モジュールの動作信号▲
▼が全て“1"レベルであるとき、すなわち、全モ
ジュールの動作が終了している場合は、“1"レベルの信
号MSYNCがバスコントローラ10に供給される。

一方、少なくとも一つのモジュールが動作中であれ
ば、そのモジュールに設けられたドライバの出力が“0"
レベルとなり、ターミネータ1cからそのドライバに電流
が流れる。これにより、ターミネータ1cの内部で電圧降
下が発生し、MSYNCバス1aのレベルが“0"となる。すな
わち、バスコントローラ10に“0"レベルの信号MSYNCが
供給される。このように、MSYNCバス1a、ターミネータ1
cおよび各ドライバは、いわゆるワイアードAND回路を構
成する。

各部の構成（ｉ）各モジュール次に各モジュールの機能を説明する。第２図におい
て、A/Dモジュール５は、マイク４から音声信号が入力
されると、これをデジタル信号に変換し、データバス２
に出力する。また、波形記憶モジュール６は、種々の楽
器（例えばピアノ、ハープシコード等）の楽音波形を記
憶し、主制御装置11から供給された演奏情報に基づき、
楽音信号を出力する。また、D/Aモジュール８は、デー
タバス２を介して入力されたデジタル音声信号をアナロ
グ音声信号に変換し、これを音響システム７に出力す
る。音響システム７は、供給されたアナログ音声信号を
増幅し、スピーカ7aから発音する。また、DSPモジュー
ル９は、デジタル演算による波形合成および波形加工を
行うことにより、ミキサー、イコライザあるいはエフェ
クタとして機能する。

（ii）主制御装置11 主制御装置11は、上述したように、各モジュールに対
して種々の指示を行い、かつ、バスコントローラ10を介
してアドレスバス３にアドレス信号を供給することを主
な機能としている。

しかし、主制御装置11の機能は、これに限定されるも
のではなく、データバス２を介して各モジュール５、
６、８、９とデータの入出力を行うことも可能である。
すなわち、主制御装置11は、各モジュールと同様にアド
レス番号が割り振られ、１個のモジュールとして、各バ
ス１、２、３と接続されている。これにより、主制御装
置11の処理能力を利用し、複雑かつ多様な波形操作を行
うことが可能となっている。

（iii）バスコントローラ10 次にバスコントローラ10の詳細を第３図を参照し説明
する。図において21、22はRAM（読出し／書込み記憶装
置）であり、それぞれアドレス端子ADDと、データ端子D
ATAと、セレクト端子▲▼と、書込み端子▲▼
とを具備する。これらのRAMは、そのセレクト端子▲
▼に“0"レベルの信号が供給されるとともに書込み端
子▲▼に“1"レベルの信号が供給されると、アドレ
ス信号で指定されたアドレスの内容がデータ端子DATAに
出力される。また、セレクト端子▲▼および書込み
端子▲▼に共に“0"レベルの信号が供給されると、
データ端子DATAに供給されたデータの内容が、アドレス
信号で指定されたアドレスに書込まれる。また、セレク
ト端子▲▼および書込み端子▲▼に供給された
信号が上記以外の状態である場合には、データ端子DATA
がハイインピーダンス状態となり、データの入出力が不
可能となる。

23、24は切換器であり、内部に設けられた各スイッチ
を、RAM切換制御回路25からの制御信号S₁に基づいて制
御し、RAM21、22の各端子の接続先を設定する。例え
ば、図示の状態において、RAM21の各端子は各スイッチ
を介して主制御装置11と接続されている。これにより、
主制御装置11は、RAM21に対して自由に読出しおよび書
込みを行うことができる。一方、RAM22のセレクト端子
▲▼には常時“0"レベルの信号が供給され、書込み
端子▲▼には常時“1"レベルの信号が供給されるか
ら、RAM22の動作は読出し動作に限定される。また、RAM
22のアドレス端子ADDはカウンタ26の出力端子と接続さ
れ、データ端子DATAはトライステートバッファ30を介し
て楽音合成システム（第２図参照）のアドレスバス３に
接続されている。これにより、カウンタ26の出力信号S₂
で指定されたアドレスの内容がRAM22から読出され、こ
の内容がアドレスバス３に供給される。

一方、切換器23、24内部の各スイッチが図示と反対側
に切換えられた場合においては、上記と逆の状態とな
る。すなわち、RAM22が主制御装置11によって読出しお
よび書込み自在となるとともに、RAM21の内容がカウン
タ26の出力信号に従ってアドレスバス３に供給される。

27はタイミング発生回路であり、クロック信号からタ
イムスロット単位のコントロール信号S_Cを生成し、これ
をバッファ28を介してコントロールバス１に供給する。
ここで、タイムスロットとは、第２図の楽音合成システ
ムにおけるデータ伝送の時間の単位であり、各モジュー
ル５、６、８、９はコントロール信号S_Cに従って、各タ
イムスロット毎に入出力動作を行う（詳細は後述す
る）。また、タイミング発生回路27からは、タイムスロ
ット単位のクロック信号S₃が出力され、これがカウンタ
26に供給される。

カウンタ26は、「０」から所定の数「Ｎ」までクロッ
ク信号S₃を計数し、計数結果を信号S₂として出力する。
信号S₂は、前述のように、RAM21またはRAM22のアドレス
端子ADDに供給される。そして、計数結果が「Ｎ」であ
るとき、さらにクロック信号S₃が供給されると、カウン
タ26はオーバーフロー状態となる。オーバーフロー状態
においては、カウンタ26が動作を停止し、そのオーバー
フロー端OVFから“1"レベルの信号が出力される。ま
た、カウンタ26には、リセット端Ｒが設けられており、
ここに入力される信号が“1"レベルになると、カウンタ
26がリセットされる。カウンタ26がリセットされると、
そのオーバーフロー状態が解除されるとともに計数結果
が「０」に戻り、カウンタ26がクロック信号S₃の計数を
再開する。

また、31はAND回路であり、その一入力端がカウンタ2
6のオーバーフロー端OVFに接続され、他の入力端にはコ
ントロールバス１から信号MSYNCが供給される。前述の
ように、信号MSYNCは、各モジュール５、６、８、９
（第２図参照）のうち少なくとも一つが動作中であれば
“0"レベルとなり、どのモジュールも動作していない場
合には“1"レベルとなる。したがって、カウンタ26がオ
ーバーフローしたとき、どのモジュールも動作していな
ければ、AND回路31の２つの入力端には共に“1"レベル
の信号が供給される。これにより、AND回路31から“1"
レベルの信号S₄が出力され、カウンタ26がリセットされ
る。すなわち、信号MSYNCが“1"レベルであれば、オー
バーフローの発生後、即座にカウンタ26がリセットされ
る。一方、オーバーフロー発生時に動作中のモジュール
があれば、信号MSYNCが“0"レベルとなり、カウンタ26
がリセットされず、その動作が停止したままとなる。そ
して、全モジュールの動作が完了すると、信号MSYNCが
“1"レベルとなり、信号S₄も“1"レベルとなるから、カ
ウンタ26がリセットされる。

また、信号S₄はバッファ29を介してコントロールバス
１に供給されるとともに、RAM切換制御回路25に供給さ
れる。

RAM切換制御回路25は、“1"レベルの信号S₄が供給さ
れると、切換器23、24の接続状態を逆にするような制御
信号S₁を出力する。したがって、RAM21、22は、“1"レ
ベルの信号S₄が出力される毎に交互に主制御装置11に接
続され、そのデータ内容が更新される。また、主制御装
置11に接続されていない側のRAMは、カウンタ26の出力
信号S₂に従って、その内容を順次アドレスバス３に供給
する。なお、RAM切換制御回路25は、主制御装置11とRAM
21、22との入出力動作を監視し、この入出力動作の最中
には制御信号S₁を出力しないように構成されている。

このように、信号S₄はRAM21、22を切り換えるタイミ
ングを示す信号となる。以後、“1"レベルの信号S₄が出
力される間隔を１サイクルと言い、信号S₄をサイクルタ
イミング信号と言う。また、カウンタ26が「０」から計
数を開始してオーバーフローするまでの時間を１サンプ
ルと言い、これは「Ｎ＋１」タイムスロットと等しい。
また、１サンプルは、各モジュール５、６、８、９にお
いて入出力されるデジタル音声信号の標本化周期とも等
しい（詳細は後述する）。

また、上述した例のように、カウンタ26がオーバーフ
ローすると直ちにこれがリセットされる情況下（すなわ
ち、オーバーフロー発生時に信号MSYNCが“1"レベルで
ある場合）にあっては、１サイクルが１サンプルと等し
い。

（Ｂ）実施例の動作次に、本実施例の全体動作を説明する。

各モジュールの動作時間が１サンプル以下の場合の動
作（実時間処理）最初に、各モジュールの動作時間が１サンプル以下の
場合の動作を説明する。

まず、第３図において、主制御装置11はRAM21に第１
のサンプルに対応するデータ（すなわち、第１のサンプ
ルにおける第０〜第Ｎタイムスロットに対応するデー
タ）を書込む。このデータは、各タイムスロットにおい
てデータを送信するモジュールと、そのデータを受信す
るモジュールとを指定するものである。

一方、カウンタ26は、クロック信号S₃を「０」から
「Ｎ」まで計数し、計数結果が「Ｎ」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、各モジュールの動作時間が１サンプル以下という前
提により、オーバーフロー発生前に信号MSYNCが“1"レ
ベルとなるから、オーバーフローの発生とともにサイク
ルタイミング信号S₄が“1"レベルとなり、カウンタ26が
リセットされる。また、サイクルタイミング信号S₄はRA
M切換制御回路25にも供給されるから、カウンタ26がリ
セットされると同時に、切換器23、24の接続状態が図示
と逆方向に切り換えられる。

次に、RAM21の内容がカウンタ26の計数結果に従って
順次読出され、トライステートバッファ30を介してアド
レスバス３に供給される。一方、RAM22には、主制御装
置11から第２のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了する
と、切換器23、24の接続状態が図示の方向に切り換えら
れる。

以後同様にして、カウンタ26の出力信号S₂に従って、
RAM21、22のうちの一方の内容が読出され、アドレスバ
ス３に供給される。また、他方のRAMには、主制御装置1
1によって、次のサンプルに対応するデータが書込ま
れ、このデータが切換器23、24の切換とともにアドレス
バス３に供給される。

アドレスバス３に供給された信号は、第２図における
各モジュール５、６、８、９によって常時監視される。
そして、各モジュール５、６、８、９は、そのモジュー
ルが入力側、あるいは出力側に指定された場合には対応
する動作を行う。その詳細を第５図を参照し説明する。
なお、第５図は本実施例の動作説明図である。

第５図においてS_Aはアドレスバス３に供給される信号
であり、送信アドレス信号S_ASと、受信アドレス信号S_AR
とを含む。また、S_Dはデータバス２に供給される信号で
ある。これらの信号は１タイムスロット毎に更新され
る。

また、あるタイムスロットにおいて送信アドレス信号
S_ASで指定されたモジュールを送信モジュール41とす
る。送信モジュール41は、第２図の例においては、A/D
モジュール５、波形記憶モジュール６、またはDSPモジ
ュール９のいずれかとなる。また、同じタイムスロット
において受信アドレス信号S_ARで指定されたモジュール
を受信モジュール42とする。受信モジュール42は、第２
図の例においては、D/Aモジュール８、波形記憶モジュ
ール６、またはDSPモジュール９のいずれかとなる。

送信モジュール41は、そのマイアドレス（送信モジュ
ール41に割り当てられたアドレス）と送信アドレス信号
S_ASとの一致を検出すると、デジタル化された楽音デー
タをデータバス２に供給する。一方、受信モジュール42
は、そのマイアドレスと受信アドレス信号S_ARとの一致
を検出すると、データバス２からデータを読み取る。こ
のように、１タイムスロット毎に送信モジュールおよび
受信モジュールが設定され、これらのモジュール間でデ
ータの転送が行われる。すなわち、１サンプルの期間内
に、種々の送信および受信モジュールを指定した多数の
データ伝送を行うことが可能である。

ここで、送信モジュール41から受信モジュール42にデ
ータを転送するタイムスロット番号を一定（第５図の例
にあっては、各サンプルにおける第４番目のタイムスロ
ット）にすれば、転送が行われる間隔が１サンプルと等
しくなる。したがって、転送されるデータがデジタル音
声信号である場合、そのデジタル音声信号が１サンプル
（すなわち、標本化周期）毎に伝送される。したがっ
て、受信モジュール42において、例えば時間補正等を行
う必要が無く、いわゆる実時間処理が可能となる。

一方、送信モジュール41から受信モジュール42に短時
間で多量のデータを伝送する場合には、１サンプル中の
複数のタイムスロットを使用して伝送してもよい。言う
までもなく、このような伝送タイミングあるいは伝送容
量の変更は、主制御装置11によりRAM21、22の内容を書
き換えることによって容易に実現する。

このように、主制御回路11がRAM21、22の内容を適宜
設定することによって、楽音合成システムの動作中にお
いても送信モジュール、受信モジュール、伝送タイミン
グおよび伝送容量が自在に設定される。

少なくとも一つのモジュールの動作時間が１サンプル
より長い場合の動作（非実時間処理）次に、少なくとも一つのモジュールの動作時間が１サ
ンプルより長い場合の動作を説明する。このような情況
は、例えば、主制御装置11が楽音波形に複雑な加工を施
し、これをDSPモジュール９のRAMに転送する場合等に発
生する。

この動作においては、まず、上記の場合と同様に、
主制御装置11からRAM21に第１のサンプルに対応するデ
ータが書込まれる。

一方、カウンタ26は、クロック信号S₃を「０」から
「Ｎ」まで計数し、計数結果が「Ｎ」となった後にクロ
ックパルスが入力されるとオーバーフローする。ここ
で、少なくとも一つのモジュールの動作時間が１サンプ
ルより長いという前提により、オーバーフロー発生時に
は信号MSYNCが“0"レベルとなるから、サンプルタイミ
ング信号S₄も“0"レベルとなる。したがって、カウンタ
26がリセットされないから、カウンタ26がオーバーフロ
ーの発生とともに停止する。

次に、全モジュールの動作が終了すると、信号MSYNC
“1"レベルとなり、これによってサンプルタイミング信
号S₄が“1"レベルとなるから、カウンタ26がリセットさ
れる。また、サンプルタイミング信号S₄はRAM切換制御
回路にも供給されるから、カウンタ26がリセットされる
と同時に、切換器23、24の接続状態が図示と逆方向に切
り換えられる。

次に、RAM21の内容がカウンタ26の計数結果に従って
順次読出され、トライステートバッファ30を介してアド
レスバス３に供給される。一方、RAM22には、主制御装
置11から第２のサンプルに対応するデータが書込まれ
る。そして、RAM21からのデータの読出しが完了し、か
つ、信号MSYNCが“1"レベルとなると、切換器23、24の
接続状態が図示の方向に切り換えられる。

以後同様に、信号MSYNCが“1"レベルとなるタイミン
グに同期して、RAM21、22のうちの一方の内容が読出さ
れ、アドレスバス３に供給される。また、他方のRAMに
は、主制御装置11によって、次のサンプルに対応するデ
ータが書込まれ、このデータが切換器23、24の切換とと
もにアドレスバス３に供給される。

このように、本実施例によれば、各モジュールの動作
時間が１サンプルよりも短い場合には１サイクルが１サ
ンプルと等しくなり、実時間処理が可能となる。一方、
少なくとも一つのモジュールの動作時間が１サンプルよ
りも長い場合には、該動作時間に合わせて１サイクルが
自動的に延長され、非実時間処理が可能となる。すなわ
ち、各モジュールの動作時間の自由度がきわめて高いと
ともに、システム全体の処理効率も高い。

なお、上記動作、における各モジュールの動作時
間と１サイクルとの関係を第６図（ａ）、（ｂ）に示
す。また、上記動作における各部の信号波形を第７図
に示す。

（Ｃ）変形例本発明は上記実施例に限定されるものではなく、種々
の応用が可能であることはいうまでもない。例えば、本
発明は、第８図に示すオーディオシステムに応用するこ
とができる。図において46はディスクコントロールモジ
ュールであり、これを介してハードディスク45にデータ
を入出力することができる。また、本オーディオシステ
ムとは別異の入出力インターフェースを具備するデジタ
ルオーディオ機器48に対しては、デジタルI/Oモジュー
ル47を介挿させることによって入出力を可能としてい
る。そして、主制御装置11へのデータの入出力のため、
操作盤13が設けられている。また、本システムには、第
２図の各部に対応する構成要素（第２図と同一の符号を
付す）が設けられている。そして、これらの構成要素に
よって、音声信号の記録、加工、再生等を可能としてい
る。

本変形例においても、第２図と同様に、実時間処理と
非実時間処理とが可能である。実時間処理においては、
例えば、デジタル音響機器48の出力したデジタル楽音信
号をデジタルI/Oモジュール47によってインターフェー
ス変換し、これをD/Aモジュール８を介して放音するよ
うな動作が可能である。また、非実時間処理において
は、例えば、DSPモジュール９のRAMに記憶された楽音デ
ータを主制御装置11によって加工し、これをディスクコ
ントロールモジュール46を介してハードディスク45に転
送するような動作が可能である。

「発明の効果」以上説明した通り、本発明のデータ転送システムによ
れば、安価であるとともにデータのシリアル伝送および
高速伝送を共に可能とすることができる。

【図面の簡単な説明】

第１図は本発明の構成を例示するブロック図、第２図は
本発明の一実施例の構成を示すブロック図、第３図は第
２図の要部のブロック図、第４図〜第７図は本実施例の
動作説明図、第８図は本実施例の変形例のブロック図、
第９図は従来技術によるマトリクス回路の動作説明図で
ある。 1a……MSYNCバス（サイクル制御手段）、1c……ターミ
ネータ（サイクル制御手段）、５……A/Dモジュール
（送信装置）、８……D/Aモジュール（受信装置）、10
……バスコントローラ（タイミング制御装置）、11……
主制御装置、31……AND回路（サイクル制御手段）、101
……主制御装置、102……タイミング制御装置、103……
送信装置、104……受信装置、105……サイクル制御手
段。

フロントページの続き (72)発明者藤森潤一静岡県浜松市中沢町10番１号ヤマハ株式会社内 (72)発明者船田武志静岡県浜松市中沢町10番１号ヤマハ株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】第１のアドレス情報が供給されるとデータ
を送信し、かつ、その動作が終了すると第１の動作終了
信号を出力する送信装置と、第２のアドレス情報が供給されると前記データを受信
し、かつ、その動作が終了すると第２の動作終了信号を
出力する受信装置と、二つのアドレス情報を１組とし、このアドレス情報の組
を複数連ねて成り、前記第１および第２のアドレス情報
を含む有限長のアドレス情報列を発生する主制御装置
と、前記主制御装置から前記アドレス情報列を受信し、この
アドレス情報列を構成する各アドレス情報を１組単位で
所定の順序かつ所定のタイミングで前記送信装置および
前記受信装置に出力するタイミング制御装置と、前記タイミング制御装置から前記アドレス情報列の最終
組のアドレス情報が出力され、かつ、前記第１および第
２の動作終了信号が出力されると、前記タイミング制御
装置の動作を再開させるサイクル制御手段と、を具備することを特徴とするデータ転送システム。