JPH09153922A - フレームデータ変換回路 - Google Patents
フレームデータ変換回路Info
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- JPH09153922A JPH09153922A JP8169431A JP16943196A JPH09153922A JP H09153922 A JPH09153922 A JP H09153922A JP 8169431 A JP8169431 A JP 8169431A JP 16943196 A JP16943196 A JP 16943196A JP H09153922 A JPH09153922 A JP H09153922A
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- Japan
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- clock signal
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- 238000006243 chemical reaction Methods 0.000 title claims description 44
- 239000000872 buffer Substances 0.000 claims abstract description 104
- 238000004891 communication Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000011664 signaling Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- ZYHMJXZULPZUED-UHFFFAOYSA-N propargite Chemical compound C1=CC(C(C)(C)C)=CC=C1OC1C(OS(=O)OCC#C)CCCC1 ZYHMJXZULPZUED-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1635—Format conversion, e.g. CEPT/US
Abstract
(57)【要約】
【課題】 ＣＥＰＴ方式のＥ1 中継線ラインと北米方式
のＴ1 中継線ラインを整合してデータ通信を遂行し得る
ようにするフレームデータ変換回路を提供すること。 【解決手段】 ＣＥＰＴ方式のＥ1 中継線ラインの４つ
の３２チャンネルフレームデータは、直列／並列シフト
レジスタ１１０〜１１３により８ビット１チャンネルの
並列データに変換され、記録位置カウンター１２０〜１
２３で指定されたアドレスに従って、６４バイトバッフ
ァ１４０〜１４３に格納される。そして、これらバッフ
ァに格納されたデータは、読出位置カウンター１３０〜
１３３の制御により、２４チャンネルずつ読み出される
とともに、読出位置カウンター１３４の制御により各バ
ッファ１４０〜１４３に格納された残り６つのチャンネ
ルのデータを合わせて２４チャンネルを有する一つのフ
レームとして読み出され、並列／直列シフトレジスタ１
５０〜１５３で直列に変換されて出力される。
のＴ1 中継線ラインを整合してデータ通信を遂行し得る
ようにするフレームデータ変換回路を提供すること。 【解決手段】 ＣＥＰＴ方式のＥ1 中継線ラインの４つ
の３２チャンネルフレームデータは、直列／並列シフト
レジスタ１１０〜１１３により８ビット１チャンネルの
並列データに変換され、記録位置カウンター１２０〜１
２３で指定されたアドレスに従って、６４バイトバッフ
ァ１４０〜１４３に格納される。そして、これらバッフ
ァに格納されたデータは、読出位置カウンター１３０〜
１３３の制御により、２４チャンネルずつ読み出される
とともに、読出位置カウンター１３４の制御により各バ
ッファ１４０〜１４３に格納された残り６つのチャンネ
ルのデータを合わせて２４チャンネルを有する一つのフ
レームとして読み出され、並列／直列シフトレジスタ１
５０〜１５３で直列に変換されて出力される。
Description
【０００１】
【発明の属する技術分野】本発明はＣＥＰＴ（Conferen
ce Europeanen des administrations des Posteset des
Telecommunications）方式のＥ1 中継線ラインと北米
方式のＴ1 中継線ラインを整合してデータ通信を遂行可
能にするフレームデータ変換回路に関する。
ce Europeanen des administrations des Posteset des
Telecommunications）方式のＥ1 中継線ラインと北米
方式のＴ1 中継線ラインを整合してデータ通信を遂行可
能にするフレームデータ変換回路に関する。
【０００２】
【従来の技術】ヨーロッパ地域で多く使用され、ＣＣＩ
ＴＴ（Comite Consultatif International Telegraphiq
ue et Telephonique）で勧奨しているＣＥＰＴ方式のＥ
1 中継線ラインは、各々のチャンネルが北米方式と同様
に８ビットで構成されている。具体的には、１つのフレ
ームは３０個のメッセージチャンネルと、１つのフレー
ム整列用チャンネルと、１つのシグナリング（signalin
g)情報用チャンネルとを備え、合計３２個のチャンネル
で構成されている。また、Ｅ1 中継線ラインの多重化階
層は４段階である。
ＴＴ（Comite Consultatif International Telegraphiq
ue et Telephonique）で勧奨しているＣＥＰＴ方式のＥ
1 中継線ラインは、各々のチャンネルが北米方式と同様
に８ビットで構成されている。具体的には、１つのフレ
ームは３０個のメッセージチャンネルと、１つのフレー
ム整列用チャンネルと、１つのシグナリング（signalin
g)情報用チャンネルとを備え、合計３２個のチャンネル
で構成されている。また、Ｅ1 中継線ラインの多重化階
層は４段階である。
【０００３】一方、米国等を始めとする北米地域で多く
使用されている北米方式のＴ1 中継線ラインは、チャン
ネルが８ビットで構成され、１つのフレームは２４個の
チャンネルとなっている。このＴ1 中継線ラインの多重
化階層は５段階である。
使用されている北米方式のＴ1 中継線ラインは、チャン
ネルが８ビットで構成され、１つのフレームは２４個の
チャンネルとなっている。このＴ1 中継線ラインの多重
化階層は５段階である。
【０００４】したがって、ＣＥＰＴ方式のＥ1 中継線ラ
インと北米方式のＴ1 中継線ラインとを相互に接続して
データ通信を行う場合には、ＣＥＰＴ方式のＥ1 中継線
ラインのフレームデータおよび北米方式のＴ1 中継線ラ
インのフレームデータを相互に変換して整合しなければ
ならない。
インと北米方式のＴ1 中継線ラインとを相互に接続して
データ通信を行う場合には、ＣＥＰＴ方式のＥ1 中継線
ラインのフレームデータおよび北米方式のＴ1 中継線ラ
インのフレームデータを相互に変換して整合しなければ
ならない。
【０００５】すなわち、ＣＥＰＴ方式のＥ1 中継線ライ
ンと北米方式のＴ1 中継線ラインとを相互に接続する場
合、ＣＥＰＴ方式Ｅ1 中継線ラインの４つの３２チャン
ネルフレームデータを５つの２４チャンネルフレームデ
ータに変換するとともに、北米方式Ｔ1 中継線ラインの
５つの２４チャンネルフレームデータを４つの３２チャ
ンネルフレームデータに変換する必要がある。
ンと北米方式のＴ1 中継線ラインとを相互に接続する場
合、ＣＥＰＴ方式Ｅ1 中継線ラインの４つの３２チャン
ネルフレームデータを５つの２４チャンネルフレームデ
ータに変換するとともに、北米方式Ｔ1 中継線ラインの
５つの２４チャンネルフレームデータを４つの３２チャ
ンネルフレームデータに変換する必要がある。
【０００６】従来、ＣＥＰＴ方式のＥ1 中継線ラインの
４つの３２チャンネルフレームデータと北米方式のＴ1
中継線ラインの５つの２４チャンネルフレームデータと
を整合して相互間に伝送する場合には、Ｅ1 中継線ライ
ンとＴ1 中継線ラインとの間にタイムスイッチ専用の集
積素子を使用してフレームデータの変換を行っていた。
４つの３２チャンネルフレームデータと北米方式のＴ1
中継線ラインの５つの２４チャンネルフレームデータと
を整合して相互間に伝送する場合には、Ｅ1 中継線ライ
ンとＴ1 中継線ラインとの間にタイムスイッチ専用の集
積素子を使用してフレームデータの変換を行っていた。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、タイムスイッチ専用の集積素子により
フレームデータの変換を相互に行う構造になっているた
め、この集積素子の数が回線容量に応じて多く必要とな
る。したがって、回路基板が大型化し、フレームデータ
の変換処理を行う製品の小型化が困難になるという問題
があった。また、タイムスイッチ専用の集積素子は非常
に高価であるため、フレームデータ変換回路を組み込ん
だ装置そのものの生産原価が高くなるという問題もあっ
た。
な従来技術では、タイムスイッチ専用の集積素子により
フレームデータの変換を相互に行う構造になっているた
め、この集積素子の数が回線容量に応じて多く必要とな
る。したがって、回路基板が大型化し、フレームデータ
の変換処理を行う製品の小型化が困難になるという問題
があった。また、タイムスイッチ専用の集積素子は非常
に高価であるため、フレームデータ変換回路を組み込ん
だ装置そのものの生産原価が高くなるという問題もあっ
た。
【０００８】本発明はこのような従来技術の課題を解決
し、タイムスイッチ専用の集積素子を用いることなく、
４つの３２チャンネルフレームデータの中継線ラインと
５つの２４チャンネルフレームデータの中継線ラインと
を整合し、これら異なる中継線ラインでの相互通信を可
能とするフレームデータ変換回路を提供することを目的
とする。
し、タイムスイッチ専用の集積素子を用いることなく、
４つの３２チャンネルフレームデータの中継線ラインと
５つの２４チャンネルフレームデータの中継線ラインと
を整合し、これら異なる中継線ラインでの相互通信を可
能とするフレームデータ変換回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明はこのような課題
を解決するために、制御信号によりクリアされながら第
１のクロック信号を分周して第２，第３，第４のクロッ
ク信号を出力する分周器と、第１のクロック信号に同期
して直列に入力される第１，第２，第３および第４の３
２チャンネルフレームデータを、８ビット１チャンネル
ずつ並列にそれぞれ出力する第１〜第４の直列／並列シ
フトレジスタと、第３のクロック信号を入力し、このク
ロック信号をカウントすることにより記憶位置を設定す
る第１〜第４の記憶位置カウンターと、第１〜第４の直
列／並列シフトレジスタからの出力信号を第１〜第４の
記憶位置カウンターが指定した記憶位置に順次格納する
第１〜第４のバッファと、第３のクロック信号を入力
し、このクロック信号をカウントして読出位置を指定す
る第１〜第５の読出位置カウンターと、第１〜第４のバ
ッファが出力する２４チャンネルのデータをそれぞれ入
力し、直列変換して出力する第１〜第５の並列／直列シ
フトレジスタとを有する。第１〜第４の直列／並列シフ
トレジスタからの出力信号は第１〜第４の記憶位置カウ
ンターが指定した第１〜第４のバッファの記憶位置に順
次格納され、これら第１〜第４のバッファに格納された
データは第１〜第４の読出位置カウンターの出力信号に
よって２４チャンネルずつ第１〜第４の並列／直列シフ
トレジスタに出力されるとともに、第５の読出位置カウ
ンターの出力信号によって残り６チャンネルのデータが
第１〜第４のバッファより第５の並列／直列シフトレジ
スタに出力される。
を解決するために、制御信号によりクリアされながら第
１のクロック信号を分周して第２，第３，第４のクロッ
ク信号を出力する分周器と、第１のクロック信号に同期
して直列に入力される第１，第２，第３および第４の３
２チャンネルフレームデータを、８ビット１チャンネル
ずつ並列にそれぞれ出力する第１〜第４の直列／並列シ
フトレジスタと、第３のクロック信号を入力し、このク
ロック信号をカウントすることにより記憶位置を設定す
る第１〜第４の記憶位置カウンターと、第１〜第４の直
列／並列シフトレジスタからの出力信号を第１〜第４の
記憶位置カウンターが指定した記憶位置に順次格納する
第１〜第４のバッファと、第３のクロック信号を入力
し、このクロック信号をカウントして読出位置を指定す
る第１〜第５の読出位置カウンターと、第１〜第４のバ
ッファが出力する２４チャンネルのデータをそれぞれ入
力し、直列変換して出力する第１〜第５の並列／直列シ
フトレジスタとを有する。第１〜第４の直列／並列シフ
トレジスタからの出力信号は第１〜第４の記憶位置カウ
ンターが指定した第１〜第４のバッファの記憶位置に順
次格納され、これら第１〜第４のバッファに格納された
データは第１〜第４の読出位置カウンターの出力信号に
よって２４チャンネルずつ第１〜第４の並列／直列シフ
トレジスタに出力されるとともに、第５の読出位置カウ
ンターの出力信号によって残り６チャンネルのデータが
第１〜第４のバッファより第５の並列／直列シフトレジ
スタに出力される。
【００１０】また、本発明によれば、制御信号によりク
リアされながら第１のクロック信号を分周して第２，第
３および第４のクロック信号を出力する分周器と、直列
入力される第１〜第５の２４チャンネルフレームデータ
を８ビット１チャンネルずつ並列出力する第１〜第５の
直列／並列シフトレジスタと、第３のクロック信号をカ
ウントし、このカウント値により記憶位置を指定する第
１〜第５の記憶位置カウンターと、第３のクロック信号
をカウントし、このカウント値により読出位置を指定す
る第１〜第４の読出位置カウンターと、第１〜第４の直
列／並列シフトレジスタの出力信号を第１〜第４の記憶
位置カウンターが指定した記憶位置に格納するととも
に、第５の直列／並列シフトレジスタの出力信号を６チ
ャンネルずつ分離して第５の記憶位置カウンターが指定
した記憶位置に格納し、第１〜第４の読出位置カウンタ
ーの出力信号によって順次格納しデータを出力する第１
〜第４のバッファと、第１〜第４のバッファの読出デー
タを直列に変換して出力する第１〜第４の並列／直列シ
フトレジスタとを有する。
リアされながら第１のクロック信号を分周して第２，第
３および第４のクロック信号を出力する分周器と、直列
入力される第１〜第５の２４チャンネルフレームデータ
を８ビット１チャンネルずつ並列出力する第１〜第５の
直列／並列シフトレジスタと、第３のクロック信号をカ
ウントし、このカウント値により記憶位置を指定する第
１〜第５の記憶位置カウンターと、第３のクロック信号
をカウントし、このカウント値により読出位置を指定す
る第１〜第４の読出位置カウンターと、第１〜第４の直
列／並列シフトレジスタの出力信号を第１〜第４の記憶
位置カウンターが指定した記憶位置に格納するととも
に、第５の直列／並列シフトレジスタの出力信号を６チ
ャンネルずつ分離して第５の記憶位置カウンターが指定
した記憶位置に格納し、第１〜第４の読出位置カウンタ
ーの出力信号によって順次格納しデータを出力する第１
〜第４のバッファと、第１〜第４のバッファの読出デー
タを直列に変換して出力する第１〜第４の並列／直列シ
フトレジスタとを有する。
【００１１】さらに、本発明によれば、３２チャンネル
で構成されているフレームデータと２４チャンネルで構
成されているフレームデータとの相互通信を行うフレー
ムデータ変換回路は、３２チャンネルのフレームデータ
を２４チャンネルのフレームデータに変換する第１のフ
レームデータ変換回路と、２４チャンネルのフレームデ
ータを３２チャンネルのフレームデータに変換する第２
のフレームデータ変換回路とを備えている。第１のフレ
ームデータ変換回路は、第１のクロック信号を分周して
第２，第３，第４のクロック信号を出力する第１の分周
器と、第１のクロック信号に同期して直列に入力される
第１，第２，第３および第４の３２チャンネルフレーム
データを、８ビット１チャンネルずつ並列にそれぞれ出
力する第１〜第４の直列／並列シフトレジスタと、第３
のクロック信号を入力し、このクロック信号をカウント
することにより記憶位置を設定する第１〜第４の記憶位
置カウンターと、第１〜第４の直列／並列シフトレジス
タからの出力信号を第１〜第４の記憶位置カウンターが
指定した記憶位置に順次格納する第１〜第４のバッファ
と、第３のクロック信号を入力し、このクロック信号を
カウントして読出位置を指定する第１〜第５の読出位置
カウンターと、第１〜第４のバッファが出力する２４チ
ャンネルのデータをそれぞれ入力し、直列変換して出力
する第１〜第５の並列／直列シフトレジスタとを有す
る。なお、第１〜第４の直列／並列シフトレジスタから
の出力信号は第１〜第４の記憶位置カウンターが指定し
た第１〜第４のバッファの記憶位置に順次格納され、こ
れら第１〜第４のバッファに格納されたデータは第１〜
第４の読出位置カウンターの出力信号によって２４チャ
ンネルずつ第１〜第４の並列／直列シフトレジスタに出
力されるとともに、第５の読出位置カウンターの出力信
号によって残り６チャンネルのデータが第１〜第４のバ
ッファより第５の並列／直列シフトレジスタに出力され
る。また、第２のフレームデータ変換回路は、制御信号
によりクリアされながら第１のクロック信号を分周して
第２，第３および第４のクロック信号を出力する第２の
分周器と、直列入力される第１〜第４の２４チャンネル
フレームデータを８ビット１チャンネルずつ並列出力す
る第５〜第９の直列／並列シフトレジスタと、第３のク
ロック信号をカウントし、このカウント値により記憶位
置を指定する第５〜第９の記憶位置カウンターと、第３
のクロック信号をカウントし、このカウント値により読
出位置を指定する第６〜第９の読出位置カウンターと、
第５〜第９の直列／並列シフトレジスタの出力信号を第
５〜第９の記憶位置カウンターが指定した記憶位置に格
納するとともに、第６〜第９の読出位置カウンターの出
力信号によって順次格納したデータを出力する第５〜第
８のバッファと、第５〜第８のバッファの読出データを
直列に変換して出力する第６〜第９の並列／直列シフト
レジスタとを有する。第５〜第８の直列／並列シフトレ
ジスタの出力信号は第５〜第８の記憶位置カウンターが
指定した第５〜第８のバッファの記憶位置にそれぞれ格
納されるとともに、第９の直列／並列シフトレジスタの
出力信号は６チャンネルずつ分離されて第９の記憶位置
カウンターが指定した第５〜第８のバッファの記憶位置
にそれぞれ格納される。
で構成されているフレームデータと２４チャンネルで構
成されているフレームデータとの相互通信を行うフレー
ムデータ変換回路は、３２チャンネルのフレームデータ
を２４チャンネルのフレームデータに変換する第１のフ
レームデータ変換回路と、２４チャンネルのフレームデ
ータを３２チャンネルのフレームデータに変換する第２
のフレームデータ変換回路とを備えている。第１のフレ
ームデータ変換回路は、第１のクロック信号を分周して
第２，第３，第４のクロック信号を出力する第１の分周
器と、第１のクロック信号に同期して直列に入力される
第１，第２，第３および第４の３２チャンネルフレーム
データを、８ビット１チャンネルずつ並列にそれぞれ出
力する第１〜第４の直列／並列シフトレジスタと、第３
のクロック信号を入力し、このクロック信号をカウント
することにより記憶位置を設定する第１〜第４の記憶位
置カウンターと、第１〜第４の直列／並列シフトレジス
タからの出力信号を第１〜第４の記憶位置カウンターが
指定した記憶位置に順次格納する第１〜第４のバッファ
と、第３のクロック信号を入力し、このクロック信号を
カウントして読出位置を指定する第１〜第５の読出位置
カウンターと、第１〜第４のバッファが出力する２４チ
ャンネルのデータをそれぞれ入力し、直列変換して出力
する第１〜第５の並列／直列シフトレジスタとを有す
る。なお、第１〜第４の直列／並列シフトレジスタから
の出力信号は第１〜第４の記憶位置カウンターが指定し
た第１〜第４のバッファの記憶位置に順次格納され、こ
れら第１〜第４のバッファに格納されたデータは第１〜
第４の読出位置カウンターの出力信号によって２４チャ
ンネルずつ第１〜第４の並列／直列シフトレジスタに出
力されるとともに、第５の読出位置カウンターの出力信
号によって残り６チャンネルのデータが第１〜第４のバ
ッファより第５の並列／直列シフトレジスタに出力され
る。また、第２のフレームデータ変換回路は、制御信号
によりクリアされながら第１のクロック信号を分周して
第２，第３および第４のクロック信号を出力する第２の
分周器と、直列入力される第１〜第４の２４チャンネル
フレームデータを８ビット１チャンネルずつ並列出力す
る第５〜第９の直列／並列シフトレジスタと、第３のク
ロック信号をカウントし、このカウント値により記憶位
置を指定する第５〜第９の記憶位置カウンターと、第３
のクロック信号をカウントし、このカウント値により読
出位置を指定する第６〜第９の読出位置カウンターと、
第５〜第９の直列／並列シフトレジスタの出力信号を第
５〜第９の記憶位置カウンターが指定した記憶位置に格
納するとともに、第６〜第９の読出位置カウンターの出
力信号によって順次格納したデータを出力する第５〜第
８のバッファと、第５〜第８のバッファの読出データを
直列に変換して出力する第６〜第９の並列／直列シフト
レジスタとを有する。第５〜第８の直列／並列シフトレ
ジスタの出力信号は第５〜第８の記憶位置カウンターが
指定した第５〜第８のバッファの記憶位置にそれぞれ格
納されるとともに、第９の直列／並列シフトレジスタの
出力信号は６チャンネルずつ分離されて第９の記憶位置
カウンターが指定した第５〜第８のバッファの記憶位置
にそれぞれ格納される。
【００１２】
【発明の実施の形態】次に添付図面を参照し、本発明に
よるフレームデータ変換回路の実施の形態を詳細に説明
する。図１は、ＣＥＰＴ方式のＥ1 中継線ラインの４つ
の３２チャンネルフレームデータを北米方式のＴ1 中継
線ラインの５つの２４チャンネルフレームデータに変換
する本発明のフレームデータ変換回路の一実施の形態を
示す構成図である。
よるフレームデータ変換回路の実施の形態を詳細に説明
する。図１は、ＣＥＰＴ方式のＥ1 中継線ラインの４つ
の３２チャンネルフレームデータを北米方式のＴ1 中継
線ラインの５つの２４チャンネルフレームデータに変換
する本発明のフレームデータ変換回路の一実施の形態を
示す構成図である。
【００１３】同図において、符号１００はＣＥＰＴ方式
のＥ1 中継線ラインの３２チャンネルフレームデータ
（１Ｅ1 〜４Ｅ1)と同期されながら２０４８ＫＨｚの周
波数で入力されるクロック信号（２０４８ＣＬＫ）を分
周する分周器である。分周器１００は、フレーム同期信
号（ＦＳ）によってクリアされ、クリアされた時点から
クロック信号（２０４８ＣＬＫ）を１／４、１／８およ
び１／３２分周して、１／４分周クロック信号（１／４
ＣＬＫ）、１／８分周クロック信号（１／８ＣＬＫ）お
よび１／３２分周クロック信号（１／３２ＣＬＫ）を同
期出力する。
のＥ1 中継線ラインの３２チャンネルフレームデータ
（１Ｅ1 〜４Ｅ1)と同期されながら２０４８ＫＨｚの周
波数で入力されるクロック信号（２０４８ＣＬＫ）を分
周する分周器である。分周器１００は、フレーム同期信
号（ＦＳ）によってクリアされ、クリアされた時点から
クロック信号（２０４８ＣＬＫ）を１／４、１／８およ
び１／３２分周して、１／４分周クロック信号（１／４
ＣＬＫ）、１／８分周クロック信号（１／８ＣＬＫ）お
よび１／３２分周クロック信号（１／３２ＣＬＫ）を同
期出力する。
【００１４】符号１１０〜１１３は直列／並列シフトレ
ジスタである。直列／並列シフトレジスタ１１０〜１１
３はそれぞれ、直列に入力されるＥ1 中継線ラインの４
つの３２チャンネルフレームデータ（１Ｅ1 〜４Ｅ1)を
入力してシフトさせ、分周器１００で分周された１／８
分周クロック信号（１／８ＣＬＫ）によって８ビット１
チャンネルずつ並列に出力する。
ジスタである。直列／並列シフトレジスタ１１０〜１１
３はそれぞれ、直列に入力されるＥ1 中継線ラインの４
つの３２チャンネルフレームデータ（１Ｅ1 〜４Ｅ1)を
入力してシフトさせ、分周器１００で分周された１／８
分周クロック信号（１／８ＣＬＫ）によって８ビット１
チャンネルずつ並列に出力する。
【００１５】符号１２０〜１２３は、直列／並列シフト
レジスタ１１０〜１１３で８ビット１チャンネルずつ並
列に出力される３２チャンネルフレームデータ（１Ｅ1
〜４Ｅ1 ）を、後述するバッファ１４０〜１４３で格納
する記憶位置を設定する記憶位置カウンターである。こ
れら記憶位置カウンター１２０〜１２３は、フレーム同
期信号（ＦＳ）によってクリアされ、分周器１００から
出力される１／８分周クロック信号（１／８ＣＬＫ）を
カウントし、カウント値をそれぞれ接続されているバッ
ファ１４０〜１４３の記憶位置アドレスとして出力す
る。
レジスタ１１０〜１１３で８ビット１チャンネルずつ並
列に出力される３２チャンネルフレームデータ（１Ｅ1
〜４Ｅ1 ）を、後述するバッファ１４０〜１４３で格納
する記憶位置を設定する記憶位置カウンターである。こ
れら記憶位置カウンター１２０〜１２３は、フレーム同
期信号（ＦＳ）によってクリアされ、分周器１００から
出力される１／８分周クロック信号（１／８ＣＬＫ）を
カウントし、カウント値をそれぞれ接続されているバッ
ファ１４０〜１４３の記憶位置アドレスとして出力す
る。
【００１６】符号１３０〜１３４は、バッファ１４０〜
１４３に格納された３２チャンネルフレームデータ（１
Ｅ1 〜４Ｅ1)の読出位置を設定する読出位置カウンター
である。これら読出位置カウンター１３０〜１３４は、
フレーム同期信号（ＦＳ）によってクリア（リセット）
され、分周器１００から出力されるクロック信号（１／
８ＣＬＫ）をカウントし、そのカウント値をバッファ１
４０〜１４３の読出位置のアドレスとして出力する。
１４３に格納された３２チャンネルフレームデータ（１
Ｅ1 〜４Ｅ1)の読出位置を設定する読出位置カウンター
である。これら読出位置カウンター１３０〜１３４は、
フレーム同期信号（ＦＳ）によってクリア（リセット）
され、分周器１００から出力されるクロック信号（１／
８ＣＬＫ）をカウントし、そのカウント値をバッファ１
４０〜１４３の読出位置のアドレスとして出力する。
【００１７】符号１４０〜１４３は６４バイトのバッフ
ァであり、直列／並列シフトレジスタ１１０〜１１３か
ら８ビット並列で出力される３２チャンネルフレームデ
ータ（１Ｅ1 〜４Ｅ1)を、記憶位置カウンター１２０〜
１２３の出力信号で指定されたアドレスに順次格納す
る。また、バッファ１４０〜１４３は、格納した３２チ
ャンネルフレームデータ（１Ｅ1 〜４Ｅ1)を読出位置カ
ウンター１３０〜１３４の出力信号によって２４チャン
ネルフレームデータとして出力する。すなわち、バッフ
ァ１４０〜１４３は、１／４分周クロック信号（１／４
ＣＬＫ）によって、それぞれが接続されている読出位置
カウンター１３０〜１３３および読出位置カウンター１
３４により選択的にアクセスされるが、読出位置カウン
ター１３４によりアクセスされる場合には１／３２分周
クロック信号（１／３２ＣＬＫ）によって順次選択され
たバッファのみがアクセスされる。
ァであり、直列／並列シフトレジスタ１１０〜１１３か
ら８ビット並列で出力される３２チャンネルフレームデ
ータ（１Ｅ1 〜４Ｅ1)を、記憶位置カウンター１２０〜
１２３の出力信号で指定されたアドレスに順次格納す
る。また、バッファ１４０〜１４３は、格納した３２チ
ャンネルフレームデータ（１Ｅ1 〜４Ｅ1)を読出位置カ
ウンター１３０〜１３４の出力信号によって２４チャン
ネルフレームデータとして出力する。すなわち、バッフ
ァ１４０〜１４３は、１／４分周クロック信号（１／４
ＣＬＫ）によって、それぞれが接続されている読出位置
カウンター１３０〜１３３および読出位置カウンター１
３４により選択的にアクセスされるが、読出位置カウン
ター１３４によりアクセスされる場合には１／３２分周
クロック信号（１／３２ＣＬＫ）によって順次選択され
たバッファのみがアクセスされる。
【００１８】符号１５０〜１５４は読出位置カウンター
１３０〜１３４の出力信号によってバッファ１４０〜１
４３からフレームデータを直列に変換して出力する並列
／直列シフトレジスタである。並列／直列シフトレジス
タ１５０〜１５４はバッファ１４０〜１４３から出力さ
れる２４チャンネルフレームデータを分周器１００が出
力するクロック信号（１／８ＣＬＫ）によって格納し、
これをクロック信号（２０４８ＣＬＫ）によって直列に
変換して 北米方式のＴ1 中継線ラインの５つの２４チ
ャンネルフレームデータ（１Ｔ1 〜５Ｔ1)として出力す
る。
１３０〜１３４の出力信号によってバッファ１４０〜１
４３からフレームデータを直列に変換して出力する並列
／直列シフトレジスタである。並列／直列シフトレジス
タ１５０〜１５４はバッファ１４０〜１４３から出力さ
れる２４チャンネルフレームデータを分周器１００が出
力するクロック信号（１／８ＣＬＫ）によって格納し、
これをクロック信号（２０４８ＣＬＫ）によって直列に
変換して 北米方式のＴ1 中継線ラインの５つの２４チ
ャンネルフレームデータ（１Ｔ1 〜５Ｔ1)として出力す
る。
【００１９】このように構成された本実施の形態のフレ
ームデータ変換回路は、図２（Ａ）に示すように、入力
されるフレーム同期信号（ＦＳ）によって分周器１０
０、記憶位置カウンター１２０〜１２３および読出位置
カウンター１３０〜１３４がクリアされて初期状態にな
る。そして、図２（Ｂ）に示すように、２０４８ＫＨｚ
で入力されるクロック信号（２０４８ＣＬＫ）は、分周
器１００で１／４、１／８および１／３２にそれぞれ分
周されて、図２（Ｃ）〜図２（Ｅ）に示すように、１／
４分周クロック信号（１／４ＣＬＫ）、１／８分周クロ
ック信号（１／８ＣＬＫ）および１／３２分周クロック
信号（１／３２ＣＬＫ）が出力される。
ームデータ変換回路は、図２（Ａ）に示すように、入力
されるフレーム同期信号（ＦＳ）によって分周器１０
０、記憶位置カウンター１２０〜１２３および読出位置
カウンター１３０〜１３４がクリアされて初期状態にな
る。そして、図２（Ｂ）に示すように、２０４８ＫＨｚ
で入力されるクロック信号（２０４８ＣＬＫ）は、分周
器１００で１／４、１／８および１／３２にそれぞれ分
周されて、図２（Ｃ）〜図２（Ｅ）に示すように、１／
４分周クロック信号（１／４ＣＬＫ）、１／８分周クロ
ック信号（１／８ＣＬＫ）および１／３２分周クロック
信号（１／３２ＣＬＫ）が出力される。
【００２０】このような状態で、それぞれ３２チャンネ
ルで直列（シリアル）に入力されたＥ1 中継線ラインの
４つのフレームデータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ
1 ）は、直列／並列シフトレジスタ１１０〜１１３にそ
れぞれ入力される。そして、このフレームデータ（１Ｅ
1 、２Ｅ1 、３Ｅ1 、４Ｅ1 ）に同期して入力されるク
ロック信号（２０４８ＣＬＫ）および分周器１００が出
力する１／８分周クロック信号（１／８ＣＬＫ）が直列
／並列シフトレジスタ１１０〜１１３に出力される。
ルで直列（シリアル）に入力されたＥ1 中継線ラインの
４つのフレームデータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ
1 ）は、直列／並列シフトレジスタ１１０〜１１３にそ
れぞれ入力される。そして、このフレームデータ（１Ｅ
1 、２Ｅ1 、３Ｅ1 、４Ｅ1 ）に同期して入力されるク
ロック信号（２０４８ＣＬＫ）および分周器１００が出
力する１／８分周クロック信号（１／８ＣＬＫ）が直列
／並列シフトレジスタ１１０〜１１３に出力される。
【００２１】直列／並列シフトレジスタ１１０〜１１３
はクロック信号（２０４８ＣＬＫ）によってフレームデ
ータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1 ）をシフトし、
シフトしたフレームデータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、
４Ｅ1 ）をクロック信号（１／８ＣＬＫ）によって８ビ
ット１チャンネルずつ並列データとして出力する。
はクロック信号（２０４８ＣＬＫ）によってフレームデ
ータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1 ）をシフトし、
シフトしたフレームデータ（１Ｅ1 、２Ｅ1 、３Ｅ1 、
４Ｅ1 ）をクロック信号（１／８ＣＬＫ）によって８ビ
ット１チャンネルずつ並列データとして出力する。
【００２２】そして、記憶位置カウンター１２０〜１２
３がクロック信号（１／８ＣＬＫ）をカウントし、この
カウント値を記憶位置のアドレスとしてバッファ１４０
〜１４３に出力する。これにより、バッファ１４０〜１
４３は直列／並列シフトレジスタ１１０〜１１３より８
ビット１チャンネルずつ出力される並列データを記憶位
置カウンター１２０〜１２３のカウント値で指定される
記憶位置に順次記憶することになる。
３がクロック信号（１／８ＣＬＫ）をカウントし、この
カウント値を記憶位置のアドレスとしてバッファ１４０
〜１４３に出力する。これにより、バッファ１４０〜１
４３は直列／並列シフトレジスタ１１０〜１１３より８
ビット１チャンネルずつ出力される並列データを記憶位
置カウンター１２０〜１２３のカウント値で指定される
記憶位置に順次記憶することになる。
【００２３】また、読出位置カウンター１３０〜１３４
は、クロック信号（１／８ＣＬＫ）をカウントし、この
カウント値を読出位置のアドレスとしてバッファ１４０
〜１４３に出力する。これにより、バッファ１４０〜１
４３は格納したデータを読出位置カウンター１３０〜１
３４のカウント値で指定された読出位置アドレスによっ
て順次読み出して出力することになる。ここで、読出位
置カウンター１３０〜１３４は、１／８分周クロック信
号（１／８ＣＬＫ）をカウントした値が４Ｎ（Ｎは０〜
７の自然数である）の場合には、読出位置カウンター１
３０〜１３４のカウント値を増加させず、その前のカウ
ント値をそのまま出力する。
は、クロック信号（１／８ＣＬＫ）をカウントし、この
カウント値を読出位置のアドレスとしてバッファ１４０
〜１４３に出力する。これにより、バッファ１４０〜１
４３は格納したデータを読出位置カウンター１３０〜１
３４のカウント値で指定された読出位置アドレスによっ
て順次読み出して出力することになる。ここで、読出位
置カウンター１３０〜１３４は、１／８分周クロック信
号（１／８ＣＬＫ）をカウントした値が４Ｎ（Ｎは０〜
７の自然数である）の場合には、読出位置カウンター１
３０〜１３４のカウント値を増加させず、その前のカウ
ント値をそのまま出力する。
【００２４】なお、本実施の形態において、読出位置カ
ウンター１３０〜１３３と読出位置カウンター１３４と
がバッファ１４０〜１４３を同時にアクセスし、格納さ
れたデータが読み出されることがないようにしなければ
ならない。このため、本実施の形態では、図２（Ｂ）に
示すように、クロック信号（２０４８ＣＬＫ）を１／４
分周した１／４分周クロック信号（１／４ＣＬＫ）の１
周期間、バッファ１４０〜１４３が読出位置カウンター
１３０〜１３３によりアクセスされ、格納したデータが
読み出される。そして、次の１周期間はバッファ１４０
〜１４３のうち１／３２分周クロック信号（１／３２Ｃ
ＬＫ）で指定されたバッファのみが読出位置カウンター
１３４によりアクセスされて格納したデータの読み出し
が行われる。
ウンター１３０〜１３３と読出位置カウンター１３４と
がバッファ１４０〜１４３を同時にアクセスし、格納さ
れたデータが読み出されることがないようにしなければ
ならない。このため、本実施の形態では、図２（Ｂ）に
示すように、クロック信号（２０４８ＣＬＫ）を１／４
分周した１／４分周クロック信号（１／４ＣＬＫ）の１
周期間、バッファ１４０〜１４３が読出位置カウンター
１３０〜１３３によりアクセスされ、格納したデータが
読み出される。そして、次の１周期間はバッファ１４０
〜１４３のうち１／３２分周クロック信号（１／３２Ｃ
ＬＫ）で指定されたバッファのみが読出位置カウンター
１３４によりアクセスされて格納したデータの読み出し
が行われる。
【００２５】なお、バッファ１４０〜１４３に格納され
た３２チャンネルフレームデータのうち、０番目チャン
ネルのフレームデータはフレーム整列用チャンネルであ
り、１６番目チャンネルのフレームデータはシグナリン
グ情報用チャンネルである。したがって、実際のデータ
チャンネルは１〜１５番目と１７〜２５番目となる。
た３２チャンネルフレームデータのうち、０番目チャン
ネルのフレームデータはフレーム整列用チャンネルであ
り、１６番目チャンネルのフレームデータはシグナリン
グ情報用チャンネルである。したがって、実際のデータ
チャンネルは１〜１５番目と１７〜２５番目となる。
【００２６】バッファ１４０〜１４３は読出位置カウン
ター１３０〜１３３の出力信号によって、フレーム整列
用チャンネルおよびシグナリング情報用チャンネルを除
く２４チャンネルのデータを並列／直列シフトレジスタ
１５０〜１５３に出力する。これにより、０〜２５番目
タイムスロットのチャンネルデータが順次並列／直列シ
フトレジスタ１５０〜１５３に送られることになる。
ター１３０〜１３３の出力信号によって、フレーム整列
用チャンネルおよびシグナリング情報用チャンネルを除
く２４チャンネルのデータを並列／直列シフトレジスタ
１５０〜１５３に出力する。これにより、０〜２５番目
タイムスロットのチャンネルデータが順次並列／直列シ
フトレジスタ１５０〜１５３に送られることになる。
【００２７】バッファ１４０〜１４３に格納された残り
２６〜３１番目チャンネルデータは読出位置カウンター
１３４の出力信号によって出力されるチャンネルデータ
である。したがって、読出位置カウンター１３４の出力
信号によってバッファ１４０〜１４３はそれぞれ６チャ
ンネルずつ出力され、合計２４個のチャンネルのデータ
がこれらバッファより並列／直列シフトレジスタ１５４
に送られることになる。
２６〜３１番目チャンネルデータは読出位置カウンター
１３４の出力信号によって出力されるチャンネルデータ
である。したがって、読出位置カウンター１３４の出力
信号によってバッファ１４０〜１４３はそれぞれ６チャ
ンネルずつ出力され、合計２４個のチャンネルのデータ
がこれらバッファより並列／直列シフトレジスタ１５４
に送られることになる。
【００２８】このように、読出位置カウンター１３４が
４つのバッファ１４０〜１４３をアクセスし、１つのチ
ャンネルのフレームとして出力するためには４つのバッ
ファ１４０〜１４３が同時にアクセスされないようにす
る必要がある。本実施の形態では、４つのバッファ１４
０〜１４３が１／３２分周クロック信号（１／３２ＣＬ
Ｋ）によって順次選択され、読出位置カウンター１３４
の出力信号によって選択されたバッファがアクセスされ
ることで、各バッファ１４０〜１４３に格納された１６
〜３１番目チャンネルのデータが出力される。
４つのバッファ１４０〜１４３をアクセスし、１つのチ
ャンネルのフレームとして出力するためには４つのバッ
ファ１４０〜１４３が同時にアクセスされないようにす
る必要がある。本実施の形態では、４つのバッファ１４
０〜１４３が１／３２分周クロック信号（１／３２ＣＬ
Ｋ）によって順次選択され、読出位置カウンター１３４
の出力信号によって選択されたバッファがアクセスされ
ることで、各バッファ１４０〜１４３に格納された１６
〜３１番目チャンネルのデータが出力される。
【００２９】すなわち、図２（Ｅ）に示すように、１／
３２分周クロック信号（１／３２ＣＬＫ）の１番目周期
にはバッファ１４０がアクセスされるようにし、２番目
周期にはバッファ１４１がアクセスされるようにし、３
番目周期にはバッファ１４２がアクセスされるように
し、４番目周期にはバッファ１４３がアクセスされるよ
うにして、格納された２６〜３１番目チャンネルのデー
タをそれぞれ読み出すことを繰り返す。
３２分周クロック信号（１／３２ＣＬＫ）の１番目周期
にはバッファ１４０がアクセスされるようにし、２番目
周期にはバッファ１４１がアクセスされるようにし、３
番目周期にはバッファ１４２がアクセスされるように
し、４番目周期にはバッファ１４３がアクセスされるよ
うにして、格納された２６〜３１番目チャンネルのデー
タをそれぞれ読み出すことを繰り返す。
【００３０】そして、１／８分周クロック信号（１／８
ＣＬＫ）をカウントした値が４Ｎ（Ｎは０〜７の整数で
ある）である場合に記憶位置カウンター１３０〜１３４
のカウント値が増加しないようにして、バッファ１４０
〜１４３がすぐ前のデータをそのまま出力するようにす
る。このように読出位置カウンター１３０〜１３４の出
力信号によって読み出された並列データは、１／８分周
クロック信号（１／８ＣＬＫ）によって並列／直列シフ
トレジスタ１５０〜１５４に入力され、クロック信号
（２０４８ＣＬＫ）によって直列に変換されてＴ1 中継
線ライン２４チャンネル５つフレームデータ（１Ｔ1 、
２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1 ）として出力される。
ＣＬＫ）をカウントした値が４Ｎ（Ｎは０〜７の整数で
ある）である場合に記憶位置カウンター１３０〜１３４
のカウント値が増加しないようにして、バッファ１４０
〜１４３がすぐ前のデータをそのまま出力するようにす
る。このように読出位置カウンター１３０〜１３４の出
力信号によって読み出された並列データは、１／８分周
クロック信号（１／８ＣＬＫ）によって並列／直列シフ
トレジスタ１５０〜１５４に入力され、クロック信号
（２０４８ＣＬＫ）によって直列に変換されてＴ1 中継
線ライン２４チャンネル５つフレームデータ（１Ｔ1 、
２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1 ）として出力される。
【００３１】以上、詳細に説明した本実施の形態によれ
ば、図３（Ａ）に示す０〜３１タイムスロットは、図３
（Ｂ）〜図３（Ｅ）に示すように入力されてバッファ１
４０〜１４３に格納される。そして、格納されたこの３
２チャンネルの４つフレームデータ（１Ｅ1 、２Ｅ1 、
３Ｅ1 、４Ｅ1 ）が読出位置カウンター１３０〜１３４
の出力信号によって図３（Ｆ）に示すように２４個のチ
ャンネルを有する５つのフレームデータ（１Ｔ1 、２Ｔ
1 、３Ｔ1 、４Ｔ1 、５Ｔ1 ）に変換されて出力され
る。
ば、図３（Ａ）に示す０〜３１タイムスロットは、図３
（Ｂ）〜図３（Ｅ）に示すように入力されてバッファ１
４０〜１４３に格納される。そして、格納されたこの３
２チャンネルの４つフレームデータ（１Ｅ1 、２Ｅ1 、
３Ｅ1 、４Ｅ1 ）が読出位置カウンター１３０〜１３４
の出力信号によって図３（Ｆ）に示すように２４個のチ
ャンネルを有する５つのフレームデータ（１Ｔ1 、２Ｔ
1 、３Ｔ1 、４Ｔ1 、５Ｔ1 ）に変換されて出力され
る。
【００３２】図４は、北米方式のＴ1 中継線ラインの５
つの２４チャンネルフレームデータをＣＥＰＴ方式のＥ
1 中継線ラインの４つの３２チャンネルフレームデータ
に変換する本発明のフレームデータ変換回路の他の実施
の形態を示す構成図である。
つの２４チャンネルフレームデータをＣＥＰＴ方式のＥ
1 中継線ラインの４つの３２チャンネルフレームデータ
に変換する本発明のフレームデータ変換回路の他の実施
の形態を示す構成図である。
【００３３】同図において、符号２００は北米方式のＴ
1 中継線ラインの５つの２４チャンネルフレームデータ
（１Ｔ1 〜５Ｔ1 ）と同期されながら２０４８ＫＨｚの
クロック信号（２０４８ＣＬＫ）を分周する分周器であ
る。分周器２００は、前述した実施の形態と同様にフレ
ーム同期信号（ＦＳ）によりクリア（リセット）され、
クリアされた時点からクロック信号（２０４８ＣＬＫ）
の分周を開始し、１／４分周クロック信号（１／４ＣＬ
Ｋ）、１／８分周クロック信号（１／８ＣＬＫ）および
１／３２分周クロック信号（１／３２ＣＬＫ）を同期出
力する。
1 中継線ラインの５つの２４チャンネルフレームデータ
（１Ｔ1 〜５Ｔ1 ）と同期されながら２０４８ＫＨｚの
クロック信号（２０４８ＣＬＫ）を分周する分周器であ
る。分周器２００は、前述した実施の形態と同様にフレ
ーム同期信号（ＦＳ）によりクリア（リセット）され、
クリアされた時点からクロック信号（２０４８ＣＬＫ）
の分周を開始し、１／４分周クロック信号（１／４ＣＬ
Ｋ）、１／８分周クロック信号（１／８ＣＬＫ）および
１／３２分周クロック信号（１／３２ＣＬＫ）を同期出
力する。
【００３４】符号２１０〜２１４は直列に入力される２
４チャンネルフレームデータ（１Ｔ1 〜５Ｔ1 ）を１チ
ャンネルずつ並列データに変換して出力する直列／並列
シフトレジスタである。直列／並列シフトレジスタ２１
０〜２１４は、クロック信号（２０４８ＣＬＫ）によっ
て５つの２４チャンネルフレームデータ（１Ｔ1 〜５Ｔ
1)を入力しシフトさせ、分周器２００から出力される１
／８分周クロック信号（１／８ＣＬＫ）によって８ビッ
ト１チャンネルずつ並列データとして出力する。
４チャンネルフレームデータ（１Ｔ1 〜５Ｔ1 ）を１チ
ャンネルずつ並列データに変換して出力する直列／並列
シフトレジスタである。直列／並列シフトレジスタ２１
０〜２１４は、クロック信号（２０４８ＣＬＫ）によっ
て５つの２４チャンネルフレームデータ（１Ｔ1 〜５Ｔ
1)を入力しシフトさせ、分周器２００から出力される１
／８分周クロック信号（１／８ＣＬＫ）によって８ビッ
ト１チャンネルずつ並列データとして出力する。
【００３５】符号２２０〜２２４は、後述するバッファ
２４０〜２４３で記憶される記憶位置を設定する記憶位
置カウンターである。すなわち、記憶位置カウンター２
２０〜２２４は、フレーム同期信号（ＦＳ）によってク
リアし、分周器２００から出力される１／８分周クロッ
ク信号（１／８ＣＬＫ）をカウントしたカウント値を、
直列／並列シフトレジスタ２１０〜２１４から８ビット
１チャンネルずつ並列に出力される５つの２４チャンネ
ルフレームデータ（１Ｔ1 〜５Ｔ1)の記憶位置アドレス
として出力する。
２４０〜２４３で記憶される記憶位置を設定する記憶位
置カウンターである。すなわち、記憶位置カウンター２
２０〜２２４は、フレーム同期信号（ＦＳ）によってク
リアし、分周器２００から出力される１／８分周クロッ
ク信号（１／８ＣＬＫ）をカウントしたカウント値を、
直列／並列シフトレジスタ２１０〜２１４から８ビット
１チャンネルずつ並列に出力される５つの２４チャンネ
ルフレームデータ（１Ｔ1 〜５Ｔ1)の記憶位置アドレス
として出力する。
【００３６】符号２３０〜２３３は後述するバッファ２
４０〜２４３に格納された５つの２４チャンネルフレー
ムデータ（１Ｔ1 〜５Ｔ1)の読出位置を設定する読出位
置カウンターであり、フレーム同期信号（ＦＳ）によっ
てクリアされ、分周器２００から出力される１／８分周
クロック信号（１／８ＣＬＫ）をカウントし、このカウ
ント値を読出位置のアドレスとして出力する。
４０〜２４３に格納された５つの２４チャンネルフレー
ムデータ（１Ｔ1 〜５Ｔ1)の読出位置を設定する読出位
置カウンターであり、フレーム同期信号（ＦＳ）によっ
てクリアされ、分周器２００から出力される１／８分周
クロック信号（１／８ＣＬＫ）をカウントし、このカウ
ント値を読出位置のアドレスとして出力する。
【００３７】バッファ２４０〜２４３は、直列／並列シ
フトレジスタ２１０〜２１４から８ビット並列に出力さ
れたＴ1 中継線ラインの５つの２４チャンネルフレーム
データ（１Ｔ1 〜５Ｔ1)を、Ｅ1 中継線ラインの４つの
３２チャンネルフレームデータ（１Ｅ1 〜５Ｔ1)に変換
出力するための６４バイトのバッファである。バッファ
２４０〜２４３は、直列／並列シフトレジスタ２１０〜
２１３より出力された５つの２４チャンネルフレームデ
ータ（１Ｔ1 〜４Ｔ1)を、記憶位置カウンター２２０〜
２２３の出力信号で指定されるアドレスにそれぞれ順次
格納する。
フトレジスタ２１０〜２１４から８ビット並列に出力さ
れたＴ1 中継線ラインの５つの２４チャンネルフレーム
データ（１Ｔ1 〜５Ｔ1)を、Ｅ1 中継線ラインの４つの
３２チャンネルフレームデータ（１Ｅ1 〜５Ｔ1)に変換
出力するための６４バイトのバッファである。バッファ
２４０〜２４３は、直列／並列シフトレジスタ２１０〜
２１３より出力された５つの２４チャンネルフレームデ
ータ（１Ｔ1 〜４Ｔ1)を、記憶位置カウンター２２０〜
２２３の出力信号で指定されるアドレスにそれぞれ順次
格納する。
【００３８】バッファ２４０〜２４３はまた、直列／並
列シフトレジスタ２１４から出力された１つの２４チャ
ンネルフレームデータ（５Ｔ1 ）を、記憶位置カウンタ
ー２２４の出力信号によって６チャンネルずつに分割
し、バッファ２４０〜２４３にそれぞれ格納する。そし
て、バッファ２４０〜２４３は、１／４分周クロック信
号（１／４ＣＬＫ）によって記憶位置カウンター２２０
〜２２３および記憶位置カウンター２２４により選択的
にアクセスされ、記憶位置カウンター２２４によりアク
セスされる場合に１／３２分周クロック信号（１／３２
ＣＬＫ）によってバッファ２４０〜２４３が順次アクセ
スされる。また、バッファ２４０〜２４３にそれぞれ格
納された３２チャンネルのフレームデータは読出位置カ
ウンター２３０〜２３３の出力信号によって順次出力さ
れる。
列シフトレジスタ２１４から出力された１つの２４チャ
ンネルフレームデータ（５Ｔ1 ）を、記憶位置カウンタ
ー２２４の出力信号によって６チャンネルずつに分割
し、バッファ２４０〜２４３にそれぞれ格納する。そし
て、バッファ２４０〜２４３は、１／４分周クロック信
号（１／４ＣＬＫ）によって記憶位置カウンター２２０
〜２２３および記憶位置カウンター２２４により選択的
にアクセスされ、記憶位置カウンター２２４によりアク
セスされる場合に１／３２分周クロック信号（１／３２
ＣＬＫ）によってバッファ２４０〜２４３が順次アクセ
スされる。また、バッファ２４０〜２４３にそれぞれ格
納された３２チャンネルのフレームデータは読出位置カ
ウンター２３０〜２３３の出力信号によって順次出力さ
れる。
【００３９】符号２５０〜２５３は、読出位置カウンタ
ー２３０〜２３３の出力信号によってバッファ２４０〜
２４３から８ビット１チャンネルずつ並列に出力される
３２チャンネルのフレームデータを直列に変換出力する
並列／直列シフトレジスタである。並列／直列シフトレ
ジスタ２５０〜２５３は、バッファ２４０〜２４３より
出力されるフレームデータを、１／８分周クロック信号
（１／８ＣＬＫ）によって格納し、クロック信号（２０
４８ＣＬＫ）によって直列に変換してＣＥＰＴ方式のＥ
1 中継線ラインの４つの３２チャンネルフレームデータ
（１Ｅ1 〜４Ｅ1 ）として出力する。
ー２３０〜２３３の出力信号によってバッファ２４０〜
２４３から８ビット１チャンネルずつ並列に出力される
３２チャンネルのフレームデータを直列に変換出力する
並列／直列シフトレジスタである。並列／直列シフトレ
ジスタ２５０〜２５３は、バッファ２４０〜２４３より
出力されるフレームデータを、１／８分周クロック信号
（１／８ＣＬＫ）によって格納し、クロック信号（２０
４８ＣＬＫ）によって直列に変換してＣＥＰＴ方式のＥ
1 中継線ラインの４つの３２チャンネルフレームデータ
（１Ｅ1 〜４Ｅ1 ）として出力する。
【００４０】このように構成された本発明のフレームデ
ータ変換回路の他の実施の形態では、フレーム同期信号
（ＦＳ）によって分周器２００、記憶位置カウンター２
２０〜２２４および読出位置カウンター２３０〜２３３
がクリアされて初期状態になる。そして、２０４８ＫＨ
ｚで入力されるクロック信号（２０４８ＣＬＫ）が分周
器２００で分周されて、１／４分周クロック信号（１／
４ＣＬＫ）、１／８分周クロック信号（１／８ＣＬＫ）
および１／３２分周クロック信号（１／２４ＣＬＫ）が
出力される。
ータ変換回路の他の実施の形態では、フレーム同期信号
（ＦＳ）によって分周器２００、記憶位置カウンター２
２０〜２２４および読出位置カウンター２３０〜２３３
がクリアされて初期状態になる。そして、２０４８ＫＨ
ｚで入力されるクロック信号（２０４８ＣＬＫ）が分周
器２００で分周されて、１／４分周クロック信号（１／
４ＣＬＫ）、１／８分周クロック信号（１／８ＣＬＫ）
および１／３２分周クロック信号（１／２４ＣＬＫ）が
出力される。
【００４１】このような状態で、それぞれ２４チャンネ
ルにより直列で入力されるＴ1 中継線ラインの５つのフ
レームデータ（１Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ
1)は、直列／並列シフトレジスタ２１０〜２１４にそれ
ぞれ入力される。また、この５つのフレームデータ（１
Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1)と同期して入力
されるクロック信号（２０４８ＣＬＫ）および分周器２
００が出力する１／８分周クロック信号（１／８ＣＬ
Ｋ）が直列／並列シフトレジスタ２１０〜２１４に入力
される。
ルにより直列で入力されるＴ1 中継線ラインの５つのフ
レームデータ（１Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ
1)は、直列／並列シフトレジスタ２１０〜２１４にそれ
ぞれ入力される。また、この５つのフレームデータ（１
Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1)と同期して入力
されるクロック信号（２０４８ＣＬＫ）および分周器２
００が出力する１／８分周クロック信号（１／８ＣＬ
Ｋ）が直列／並列シフトレジスタ２１０〜２１４に入力
される。
【００４２】直列／並列シフトレジスタ２１０〜２１４
は、クロック信号（２０４８ＣＬＫ）によってフレーム
データ（１Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1)をシ
フトし、シフトしたフレームデータ（１Ｔ1 、２Ｔ1 、
３Ｔ1 、４Ｔ1 、５Ｔ1)を１／８分周クロック信号（１
／８ＣＬＫ）によって８ビット１チャンネルずつ並列デ
ータとして出力する。そして、記憶位置カウンター２２
０〜２２４は、１／８分周クロック信号（１／８ＣＬ
Ｋ）をカウントし、このカウント値を記憶位置のアドレ
スとしてバッファ２４０〜２４３に出力する。
は、クロック信号（２０４８ＣＬＫ）によってフレーム
データ（１Ｔ1 、２Ｔ1 、３Ｔ1 、４Ｔ1 、５Ｔ1)をシ
フトし、シフトしたフレームデータ（１Ｔ1 、２Ｔ1 、
３Ｔ1 、４Ｔ1 、５Ｔ1)を１／８分周クロック信号（１
／８ＣＬＫ）によって８ビット１チャンネルずつ並列デ
ータとして出力する。そして、記憶位置カウンター２２
０〜２２４は、１／８分周クロック信号（１／８ＣＬ
Ｋ）をカウントし、このカウント値を記憶位置のアドレ
スとしてバッファ２４０〜２４３に出力する。
【００４３】バッファ２４０〜２４３は、直列／並列シ
フトレジスタ２１０〜２１３より８ビット１チャンネル
ずつ出力された並列データを、記憶位置カウンター２２
０〜２２３のカウント値で指定された記憶位置に順次記
憶する。バッファ２４０〜２４３はまた、これととも
に、直列／並列シフトレジスタ２１４から８ビット１チ
ャンネルずつ出力される並列データを、記憶位置カウン
ター２２４のカウント値で指定される記憶位置に順次記
憶する。
フトレジスタ２１０〜２１３より８ビット１チャンネル
ずつ出力された並列データを、記憶位置カウンター２２
０〜２２３のカウント値で指定された記憶位置に順次記
憶する。バッファ２４０〜２４３はまた、これととも
に、直列／並列シフトレジスタ２１４から８ビット１チ
ャンネルずつ出力される並列データを、記憶位置カウン
ター２２４のカウント値で指定される記憶位置に順次記
憶する。
【００４４】ここで、記憶位置カウンター２２０〜２２
３および記憶位置カウンター２２４がバッファ２４０〜
２４３を同時にアクセスしてデータを記憶することがな
いようにしなければならない。したがって、この実施の
形態では、図２（Ｂ）に示す１／４分周クロック信号
（１／４ＣＬＫ）の１周期間、記憶位置カウンター２２
０〜２２３がバッファ２４０〜２４３をアクセスしてデ
ータを記憶し、次の１周期間は記憶位置カウンター２２
４がバッファ２４０〜２４３をアクセスしてデータを記
憶することを繰り返すようにしている。
３および記憶位置カウンター２２４がバッファ２４０〜
２４３を同時にアクセスしてデータを記憶することがな
いようにしなければならない。したがって、この実施の
形態では、図２（Ｂ）に示す１／４分周クロック信号
（１／４ＣＬＫ）の１周期間、記憶位置カウンター２２
０〜２２３がバッファ２４０〜２４３をアクセスしてデ
ータを記憶し、次の１周期間は記憶位置カウンター２２
４がバッファ２４０〜２４３をアクセスしてデータを記
憶することを繰り返すようにしている。
【００４５】なお、この場合に記憶位置カウンター２２
４が４つのバッファ２４０〜２４３を同時にアクセス
し、直列／並列シフトレジスタ２１４から出力されるデ
ータを６チャンネルずつ分離して格納することはできな
い。したがって、この実施の形態では１／３２分周クロ
ック信号（１／３２ＣＬＫ）によって４つのバッファ２
４０〜２４３が順次アクセスされるようにしている。
４が４つのバッファ２４０〜２４３を同時にアクセス
し、直列／並列シフトレジスタ２１４から出力されるデ
ータを６チャンネルずつ分離して格納することはできな
い。したがって、この実施の形態では１／３２分周クロ
ック信号（１／３２ＣＬＫ）によって４つのバッファ２
４０〜２４３が順次アクセスされるようにしている。
【００４６】すなわち、図２（Ｅ）に示すように、１／
３２分周クロック信号（１／３２ＣＬＫ）の周期によっ
てバッファ１４０〜１４３が順次アクセスされ、記憶位
置カウンター２２４の出力信号によって直列／並列シフ
トレジスタ２１４から出力されるデータを６個チャンネ
ルずつ分離し格納することを繰り返す。そして、読出位
置カウンター２３０〜２３３は、クロック信号（１／８
ＣＬＫ）をカウントし、このカウント値を読出位置のア
ドレスとしてバッファ２４０〜２４３に出力する。
３２分周クロック信号（１／３２ＣＬＫ）の周期によっ
てバッファ１４０〜１４３が順次アクセスされ、記憶位
置カウンター２２４の出力信号によって直列／並列シフ
トレジスタ２１４から出力されるデータを６個チャンネ
ルずつ分離し格納することを繰り返す。そして、読出位
置カウンター２３０〜２３３は、クロック信号（１／８
ＣＬＫ）をカウントし、このカウント値を読出位置のア
ドレスとしてバッファ２４０〜２４３に出力する。
【００４７】バッファ２４０〜２４３は、格納されたデ
ータを読出位置カウンター２３０〜２３３のカウント値
で指定される読出アドレスによって順次読み出して出力
する。ここで、読出位置カウンター２３０〜２３３が１
／８分周クロック信号（１／８ＣＬＫ）をカウントした
値が４Ｎ（Ｎは０〜７の自然数である）である場合は、
読出位置カウンター２３０〜２３３のカウント値をカウ
ントアップせずに、その前のカウント値をそのまま出力
する。
ータを読出位置カウンター２３０〜２３３のカウント値
で指定される読出アドレスによって順次読み出して出力
する。ここで、読出位置カウンター２３０〜２３３が１
／８分周クロック信号（１／８ＣＬＫ）をカウントした
値が４Ｎ（Ｎは０〜７の自然数である）である場合は、
読出位置カウンター２３０〜２３３のカウント値をカウ
ントアップせずに、その前のカウント値をそのまま出力
する。
【００４８】このように読出位置カウンター２３０〜２
３３の出力信号によって読み出された並列データは、１
／８分周クロック信号（１／８ＣＬＫ）によって並列／
直列シフトレジスタ２５０〜２５３に入力され、クロッ
ク信号（２０４８ＣＬＫ）によって直列に変換されて、
Ｅ1 中継線ラインの４つの３２チャンネルフレームデー
タ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1)として出力される
ことになる。
３３の出力信号によって読み出された並列データは、１
／８分周クロック信号（１／８ＣＬＫ）によって並列／
直列シフトレジスタ２５０〜２５３に入力され、クロッ
ク信号（２０４８ＣＬＫ）によって直列に変換されて、
Ｅ1 中継線ラインの４つの３２チャンネルフレームデー
タ（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1)として出力される
ことになる。
【００４９】したがって、この実施の形態によれば、図
５（Ａ）に示す０〜３１のタイムスロットは、図５
（Ｂ）に示す５つの２４チャンネルフレームデータ（１
Ｔ1 〜５Ｔ1 ）として直列／並列シフトレジスタ２１０
〜２１３に入力され、図５（Ｃ）〜図５（Ｆ）に示すよ
うに３２個のチャンネルを有する４つのフレームデータ
（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1)に変換されてバッフ
ァ２４０〜２４３に格納される。これを読出位置カウン
ター２３０〜２３３の出力信号によって読み出され、出
力される。
５（Ａ）に示す０〜３１のタイムスロットは、図５
（Ｂ）に示す５つの２４チャンネルフレームデータ（１
Ｔ1 〜５Ｔ1 ）として直列／並列シフトレジスタ２１０
〜２１３に入力され、図５（Ｃ）〜図５（Ｆ）に示すよ
うに３２個のチャンネルを有する４つのフレームデータ
（１Ｅ1 、２Ｅ1 、３Ｅ1 、４Ｅ1)に変換されてバッフ
ァ２４０〜２４３に格納される。これを読出位置カウン
ター２３０〜２３３の出力信号によって読み出され、出
力される。
【００５０】以上、詳細に説明したように本実施の形態
によれば、タイムスイッチ専用の集積素子を用いること
無く、フレームデータ変換回路によりＣＥＰＴ方式のＥ
1 中継線ラインから北米方式のＴ1 中継線ラインに所定
のデータを伝送することができる。また、他の実施の形
態によれば、同様にタイムスイッチ専用の集積素子を用
いること無く、フレームデータ変換回路により北米方式
のＴ1 中継線ラインからＣＥＰＴ方式のＥ1 中継線ライ
ンに所定のデータを伝送することができる。したがっ
て、これら実施の形態を送信側と受信側とに用いること
で、ＣＥＰＴ方式のＥ1 中継線ラインと北米方式のＴ1
中継線ラインとの相互間のデータ伝送を、タイムスイッ
チ専用の集積素子を用いずに実現することが可能とな
る。
によれば、タイムスイッチ専用の集積素子を用いること
無く、フレームデータ変換回路によりＣＥＰＴ方式のＥ
1 中継線ラインから北米方式のＴ1 中継線ラインに所定
のデータを伝送することができる。また、他の実施の形
態によれば、同様にタイムスイッチ専用の集積素子を用
いること無く、フレームデータ変換回路により北米方式
のＴ1 中継線ラインからＣＥＰＴ方式のＥ1 中継線ライ
ンに所定のデータを伝送することができる。したがっ
て、これら実施の形態を送信側と受信側とに用いること
で、ＣＥＰＴ方式のＥ1 中継線ラインと北米方式のＴ1
中継線ラインとの相互間のデータ伝送を、タイムスイッ
チ専用の集積素子を用いずに実現することが可能とな
る。
【００５１】
【発明の効果】以上、詳細に説明したように本発明のフ
レームデータ変換回路によれば、３２チャンネルの４つ
のフレームデータを２４チャンネルの５つのフレームデ
ータに変換し、２４チャンネルの５つのフレームデータ
は３２チャンネルの４つのフレームデータに変換可能で
ある。したがって、ＣＥＰＴ方式のＥ1 中継線ラインと
北米方式のＴ1 中継線ラインとの相互間のデータ伝送
を、タイムスイッチ専用の集積素子を用いること無く遂
行することができる。また、タイムスイッチ専用の集積
素子を用いないため、フレームデータ変換回路の構成を
簡単に、しかも小型・軽量でコストパーフォーマンスの
高い製品を製造することができる。
レームデータ変換回路によれば、３２チャンネルの４つ
のフレームデータを２４チャンネルの５つのフレームデ
ータに変換し、２４チャンネルの５つのフレームデータ
は３２チャンネルの４つのフレームデータに変換可能で
ある。したがって、ＣＥＰＴ方式のＥ1 中継線ラインと
北米方式のＴ1 中継線ラインとの相互間のデータ伝送
を、タイムスイッチ専用の集積素子を用いること無く遂
行することができる。また、タイムスイッチ専用の集積
素子を用いないため、フレームデータ変換回路の構成を
簡単に、しかも小型・軽量でコストパーフォーマンスの
高い製品を製造することができる。
【図１】ＣＥＰＴ方式のＥ1 中継線ラインの３２チャン
ネルフレームデータを北米方式Ｔ1 中継線ラインの２４
チャンネルフレームデータに変換する本発明のフレーム
データ変換回路の実施の形態を示す構成図。
ネルフレームデータを北米方式Ｔ1 中継線ラインの２４
チャンネルフレームデータに変換する本発明のフレーム
データ変換回路の実施の形態を示す構成図。
【図２】図１に示された各クロック信号の波形図。
【図３】図１に示したフレームデータ変換回路により、
ＣＥＰＴ方式のＥ1 中継線ラインの３２チャンネルフレ
ームデータを、北米方式のＴ1 中継線ラインの２４チャ
ンネルフレームデータに変換したときの状態を示す説明
図。
ＣＥＰＴ方式のＥ1 中継線ラインの３２チャンネルフレ
ームデータを、北米方式のＴ1 中継線ラインの２４チャ
ンネルフレームデータに変換したときの状態を示す説明
図。
【図４】北米方式のＴ1 中継線ラインの２４チャンネル
フレームデータをＣＥＰＴ方式のＥ1 中継線ラインの３
２チャンネルフレームデータに変換する本発明のフレー
ムデータ変換回路の他の実施の形態を示す構成図。
フレームデータをＣＥＰＴ方式のＥ1 中継線ラインの３
２チャンネルフレームデータに変換する本発明のフレー
ムデータ変換回路の他の実施の形態を示す構成図。
【図５】図４に示したフレームデータ変換回路により、
北米方式のＴ1 中継線ラインの２４チャンネルフレーム
データを、ＣＥＰＴ方式のＥ1 中継線ラインの３２チャ
ンネルフレームデータに変換したときの状態を示す説明
図。
北米方式のＴ1 中継線ラインの２４チャンネルフレーム
データを、ＣＥＰＴ方式のＥ1 中継線ラインの３２チャ
ンネルフレームデータに変換したときの状態を示す説明
図。
１００、２００ 分周器 １１０〜１１３、２１０〜２１４ 直列／並列シフトレ
ジスタ １２０〜１２３、２２０〜２２４ 記憶位置カウンター １３０〜１３４、２３０〜２３３ 読出位置カウンター １４０〜１４３、２４０〜２４３ バッファ １５０〜１５４、２５０〜２５３ 並列／直列シフトレ
ジスタ
ジスタ １２０〜１２３、２２０〜２２４ 記憶位置カウンター １３０〜１３４、２３０〜２３３ 読出位置カウンター １４０〜１４３、２４０〜２４３ バッファ １５０〜１５４、２５０〜２５３ 並列／直列シフトレ
ジスタ
Claims (9)
- 【請求項１】 制御信号によりクリアされながら第１の
クロック信号を分周して第２，第３，第４のクロック信
号を出力する分周器と、 前記第１のクロック信号に同期して直列に入力される第
１，第２，第３および第４の３２チャンネルフレームデ
ータを、８ビット１チャンネルずつ並列にそれぞれ出力
する第１〜第４の直列／並列シフトレジスタと、 前記第３のクロック信号を入力し、このクロック信号を
カウントすることにより記憶位置を設定する第１〜第４
の記憶位置カウンターと、 前記第１〜第４の直列／並列シフトレジスタからの出力
信号を前記第１〜第４の記憶位置カウンターが指定した
記憶位置に順次格納する第１〜第４のバッファと、 前記第３のクロック信号を入力し、このクロック信号を
カウントして前記第１〜第４のバッファに格納されたデ
ータの読出位置を指定することにより、これらバッファ
より２４チャンネルのデータを出力させる第１〜第５の
読出位置カウンターと、 前記第１〜第４のバッファが出力する２４チャンネルの
データをそれぞれ入力し、直列変換して出力する第１〜
第５の並列／直列シフトレジスタとを有し、 前記第１〜第４のバッファに格納されたデータは前記第
１〜第４の読出位置カウンターの出力信号によって２４
チャンネルずつ前記第１〜第４の並列／直列シフトレジ
スタに出力されるとともに、前記第５の読出位置カウン
ターの出力信号によって残り６チャンネルのデータが第
１〜第４のバッファより前記第５の並列／直列シフトレ
ジスタに出力されることを特徴とするフレームデータ変
換回路。 - 【請求項２】 請求項１に記載のフレームデータ変換回
路において、前記第１のクロック信号は２０４８ＫＨｚ
の周波数のクロック信号であり、第２，第３および第４
のクロック信号はそれぞれ、第１のクロック信号を１／
４分周，１／８分周および１／３２分周したクロック信
号であり、 前記第１〜第４のバッファは、第２のクロック信号の周
期によって前記第１〜第４の読出位置カウンターおよび
第５の読出位置カウンターにより交互にアクセスされ、
前記第５の読出位置カウンターによりアクセスされる場
合に前記第５のクロック信号によって順次一つずつアク
セスされることを特徴とするフレームデータ変換回路。 - 【請求項３】 請求項１または２に記載のフレームデー
タ変換回路において、前記第１〜第５の読出位置カウン
ターは、カウント値が４Ｎ（Ｎは０〜７の自然数であ
る）となった場合にカウント値を１回増加しないように
することを特徴とするフレームデータ変換回路。 - 【請求項４】 制御信号によりクリアされながら第１の
クロック信号を分周して第２，第３および第４のクロッ
ク信号を出力する分周器と、 直列入力される第１〜第５の２４チャンネルフレームデ
ータを８ビット１チャンネルずつ並列出力する第１〜第
５の直列／並列シフトレジスタと、 前記第３のクロック信号をカウントし、このカウント値
により記憶位置を指定する第１〜第５の記憶位置カウン
ターと、 前記第３のクロック信号をカウントし、このカウント値
により読出位置を指定する第１〜第４の読出位置カウン
ターと、 前記第１〜第５の直列／並列シフトレジスタの出力信号
を前記第１〜第５の記憶位置カウンターが指定した記憶
位置に格納するとともに、前記第１〜第４の読出位置カ
ウンターの出力信号によって順次格納したデータを出力
する第１〜第４のバッファと、 前記第１〜第４のバッファの読出データを直列に変換し
て出力する第１〜第４の並列／直列シフトレジスタとを
有し、 前記第１〜第４の直列／並列シフトレジスタの出力信号
は前記第１〜第４の記憶位置カウンターが指定した前記
第１〜第４のバッファの記憶位置にそれぞれ格納される
とともに、前記第５の直列／並列シフトレジスタの出力
信号は６チャンネルずつ分離されて前記第５の記憶位置
カウンターが指定した前記第１〜第４のバッファの記憶
位置にそれぞれ格納されることを特徴とするフレームデ
ータ変換回路。 - 【請求項５】 請求項４に記載のフレームデータ変換回
路において、前記第１のクロック信号は２０４８ＫＨｚ
の周波数のクロック信号であり、第２，第３および第４
のクロック信号はそれぞれ、第１のクロック信号を１／
４分周，１／８分周および１／３２分周したクロック信
号であり、 前記第１〜第４のバッファは第２のクロック信号の周期
によって第１〜第４の記憶位置カウンターおよび第５の
記憶位置カウンターにより交互にアクセスされ、第５の
記憶位置カウンターによりアクセスされる場合に、第４
のクロック信号によって順次一つずつアクセスされるこ
とを特徴とするフレームデータ変換回路。 - 【請求項６】 請求項４または５記載のフレームデータ
変換回路において、前記第１〜第５の記憶位置カウンタ
ーは、カウント値が４Ｎ（Ｎは０〜７の自然数である）
となった場合にカウント値が１回増加しないようにする
ことを特徴とするフレームデータ変換回路。 - 【請求項７】 ３２チャンネルで構成されているフレー
ムデータと２４チャンネルで構成されているフレームデ
ータとの相互通信を行うフレームデータ変換回路におい
て、 このフレームデータ変換回路は、前記３２チャンネルの
フレームデータを２４チャンネルのフレームデータに変
換する第１のフレームデータ変換回路と、前記２４チャ
ンネルのフレームデータを３２チャンネルのフレームデ
ータに変換する第２のフレームデータ変換回路とを備
え、 前記第１のフレームデータ変換回路は、 第１のクロック信号を分周して第２，第３，第４のクロ
ック信号を出力する第１の分周器と、 前記第１のクロック信号に同期して直列に入力される第
１，第２，第３および第４の３２チャンネルフレームデ
ータを、８ビット１チャンネルずつ並列にそれぞれ出力
する第１〜第４の直列／並列シフトレジスタと、 前記第３のクロック信号を入力し、このクロック信号を
カウントすることにより記憶位置を設定する第１〜第４
の記憶位置カウンターと、 前記第１〜第４の直列／並列シフトレジスタからの出力
信号を前記第１〜第４の記憶位置カウンターが指定した
記憶位置に順次格納する第１〜第４のバッファと、 前記第３のクロック信号を入力し、このクロック信号を
カウントして読出位置を指定する第１〜第５の読出位置
カウンターと、 前記第１〜第４のバッファが出力する２４チャンネルの
データをそれぞれ入力し、直列変換して出力する第１〜
第５の並列／直列シフトレジスタとを有し、 前記第１〜第４の直列／並列シフトレジスタからの出力
信号は前記第１〜第４の記憶位置カウンターが指定した
前記第１〜第４のバッファの記憶位置に順次格納され、
これら第１〜第４のバッファに格納されたデータは前記
第１〜第４の読出位置カウンターの出力信号によって２
４チャンネルずつ前記第１〜第４の並列／直列シフトレ
ジスタに出力されるとともに、前記第５の読出位置カウ
ンターの出力信号によって残り６チャンネルのデータが
第１〜第４のバッファより前記第５の並列／直列シフト
レジスタに出力され、 前記第２のフレームデータ変換回路は、 制御信号によりクリアされながら第１のクロック信号を
分周して第２，第３および第４のクロック信号を出力す
る第２の分周器と、 直列入力される第１〜第４の２４チャンネルフレームデ
ータを８ビット１チャンネルずつ並列出力する第５〜第
９の直列／並列シフトレジスタと、 第３のクロック信号をカウントし、このカウント値によ
り記憶位置を指定する第５〜第９の記憶位置カウンター
と、 第３のクロック信号をカウントし、このカウント値によ
り読出位置を指定する第６〜第９の読出位置カウンター
と、 前記第５〜第９の直列／並列シフトレジスタの出力信号
を前記第５〜第９の記憶位置カウンターが指定した記憶
位置に格納するとともに、前記第６〜第９の読出位置カ
ウンターの出力信号によって順次格納したデータを出力
する第５〜第８のバッファと、 前記第５〜第８のバッファの読出データを直列に変換し
て出力する第６〜第９の並列／直列シフトレジスタとを
有し、 前記第５〜第８の直列／並列シフトレジスタの出力信号
は前記第５〜第８の記憶位置カウンターが指定した前記
第５〜第８のバッファの記憶位置にそれぞれ格納される
とともに、前記第９の直列／並列シフトレジスタの出力
信号は６チャンネルずつ分離されて前記第９の記憶位置
カウンターが指定した前記第５〜第８のバッファの記憶
位置にそれぞれ格納されることを特徴とするフレームデ
ータ変換回路。 - 【請求項８】 請求項７に記載のフレームデータ変換回
路において、前記第１のクロック信号は２０４８ＫＨｚ
の周波数のクロック信号であり、第２，第３および第４
のクロック信号はそれぞれ、第１のクロック信号を１／
４分周，１／８分周および１／３２分周したクロック信
号であり、 前記第１〜第４のバッファは前記第２のクロック信号の
周期によって前記第１〜第４の読出位置カウンターおよ
び前記第５の読出位置カウンターにより交互にアクセス
され、この第５の読出位置カウンターによりアクセスさ
れる場合に第４のクロック信号によって順次一つずつア
クセスされ、 前記第５〜第８のバッファは前記第２のクロック信号の
周期によって前記第５〜第８の記憶位置カウンターおよ
び前記第９の記録位置カウンターにより交互にアクセス
され、前記第５の記録位置カウンターによりアクセスさ
れる場合に第４のクロック信号によって順次一つずつア
クセスされることを特徴とするフレームデータ変換回
路。 - 【請求項９】 請求項７または８記載のフレームデータ
変換回路において、前記第１〜第５の読出位置カウンタ
ーおよび前記第５〜第９の記録位置カウンターは、カウ
ント値が４Ｎ（Ｎは０〜７の自然数である）となった場
合にカウント値が１回増加しないようにすることを特徴
とするフレームデータ変換回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-17960 | 1995-06-28 | ||
| KR1019950017960A KR0173011B1 (ko) | 1995-06-28 | 1995-06-28 | 프레임 데이타 변환회로 |
| KR1995P-17961 | 1995-06-28 | ||
| KR1019950017961A KR0173012B1 (ko) | 1995-06-28 | 1995-06-28 | 프레임 데이타 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153922A true JPH09153922A (ja) | 1997-06-10 |
| JP2786170B2 JP2786170B2 (ja) | 1998-08-13 |
Family
ID=26631109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8169431A Expired - Fee Related JP2786170B2 (ja) | 1995-06-28 | 1996-06-28 | フレームデータ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5799019A (ja) |
| JP (1) | JP2786170B2 (ja) |
| CN (1) | CN1094011C (ja) |
| GB (1) | GB2302781B (ja) |
Families Citing this family (6)
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