DE69326935T2 - Verfahren und Vorrichtung zur Übertragung von einem Datenstrom mit hoher Bitfolgefrequenz über unabhängige digitale Kommunikationskanäle - Google Patents

Description

Anwendungsgebiet der vorliegenden Erfindung
• Die vorliegende Erfindung bezieht sich im allgemeinen auf den Telekommunikationsbereich und im besonderen auf ein Verfahren zur Übertragung eines digitalen Datenstroms mit hoher Bitfolgefrequenz über n separate und unabhängige digitale Kommunikationskanäle.
Hintergrund der vorliegenden Erfindung
• Die Dokumente FR-A-2 634 082 und EP-A-0 414 950 beziehen sich auf Prozesse zur Herstellung einer Kommunikationsverbindung über unabhängige Kanäle.
• Das Integrated Services Digital Network (ISDN) ist ein internationaler Kommunikationsstandard, der es ermöglicht, zusätzlich zur normalen Telefonfunktion mehrere weitere Dienste anzubieten, so daß Fax, Video und Daten sowie die verschiedensten Bilder über eine einzige Leitung an einen Standort übertragen werden können. Das ISDN wird sowohl auf nationaler als auch auf internationaler Ebene von öffentlichen Netzwerkbetreibern angeboten, die eine Auswahl von Grundzugriff und Primärzugriff auf das ISDN-Netz zur Verfügung stellen. Der Basiszugriff (auch 2B+D genannt) stellt zwei 64Kbps-Kanäle für Sprach- und Datenkommunikation plus einen zusätzlichen D-Kanal für die Steuerung und Überwachung der Übertragung bereit, was eine Gesamtgeschwindigkeit von 144Kbp ergibt. Der Primärzugriff (auch 30B+D genannt) bietet bis zu 30 gleichzeitige 64Kbps-B- Kanäle und einen 64Kbps-D-Kanal, was eine Gesamtgeschwindigkeit von 2,048 Kbps (was als E1 bezeichnet wird) oder 23 gleichzeitige 64Kbps-B-Kanäle und einen 64Kbps-D-Kanal, was eine Gesamtgeschwindigkeit von 1,53 Kbps im Fall eines T1- Primärkanals ergibt.
• Die mit ISDN-Netzwerken erzielte Leistung, und insbesondere die im Primärzugriff erzielte Geschwindigkeit, wird die Entwicklung leistungsstarker und effektiver Multimedia-Anwendungen ermöglichen, in denen Daten, Bilder und Sprache verarbeitet werden. Um jedoch zu gewährleisten, daß eine möglichst hohe Anzahl unterschiedlicher Software-Anwendungen von der hohen Leistung der ISDN-Netze profitieren kann, ist es sehr wünschenswert, daß mehrere verschiedene Telekommunikationsverbindungen mit einer breiten Palette an unterschiedlichen Geschwindigkeiten bereitgestellt werden.
• Die europäische Patentanmeldung n[91480136.0 mit dem Titel Apparatus for connecting a communicating equipment to a digital communication network having at least two digital communication channels', die am 29. August 1991 angemeldet wurde, die zum Zeitpunkt des Anmeldedatums der vorliegenden Patentanmeldung noch nicht veröffentlicht und an den Abtretungsempfänger der vorliegenden Erfindung abgetreten war, beschreibt eine Vorrichtung, die die Kombination zweier B- Kanäle ermöglicht, um einen einzelnen 144-kbps-Kanal bereitzustellen, der für die Anwendung vollständig transparent ist. Bei diesem System ist es jedoch nach wie vor erforderlich, die Verzögerung zwischen den verschiedenen Kanälen, die den benötigten kombinierten Kanal bilden, zu messen. Angesichts der mit hoher Wahrscheinlichkeit bestehenden verschiedenen Anforderungen ist es deshalb sehr wünschenswert, die Kombination einer Untergruppe des 30B-Kanals, der im ISDN- Primärframe existiert, bereitzustellen, um eine einzelne Verbindung mit einer vorbestimmten Geschwindigkeit von 64 Kbps, 128 Kbps, 192 Kbps usw. aufzubauen. Darüber hinaus ist es wünschenswert, eine Teil-T1 oder Multikanal-E1 (gemäß den Empfehlungen I431 CCITT) mit einer Folgefrequenz von nx64 Kbps bereitzustellen, wobei n gleich 1, 2, 3, 4 usw. ist.
Zusammenfassung der vorliegenden Erfindung
• Das von der vorliegenden Erfindung zu lösende Problem besteht darin, eine Vorrichtung bereitzustellen, die die gleichzeitige Verwendung n verschiedener B-Kanäle zuläßt, von denen jeder mit 64 kbps arbeitet, um einen einzelnen digitalen Kanal mit hoher Bitfolgefrequenz zu erhalten, der mit nx64kbps arbeitet, was für den Benutzer transparent und vom verwendeten Protokoll unabhängig ist.
• Dieses Problem wird durch das Verfahren und die Vorrichtung gemäß der vorliegenden Erfindung gelöst, denn das Prinzip der vorliegenden Erfindung ermöglicht es, einen digitalen Datenfluß mit hoher Bitfolgefrequenz über n separate und unabhängige digitale Kommunikationskanäle auf effektive Weise zu übertragen. In Übereinstimmung mit der vorliegenden Erfindung umfaßt das Verfahren die Schritte der Herstellung einer Gruppe n separater und unabhängiger digitaler Kommunikationskanäle zwischen den genannten Terminal-Adaptern auf Anfrage eines ersten DTE an einen zweiten und entfernt liegenden DTE sowie weiterhin die Bestimmung des Verhältnisses zwischen dem Schlitz jedes für den Aufbau des genannten Kombinationssuperkanals verwendeten Kanals und der chronologischen Reihenfolge der Verbindungsherstellung des betreffenden Schlitzes während einer Initialisierungsphase. Anschließend wird der Datenstrom mit hoher Bitfolgefrequenz aufgebrochen, und jedes Byte wird in Übereinstimmung mit der chronologischen Reihenfolge, die zuvor für jeden der genannten Kanäle festgelegt wurde, durch die unabhängigen digitalen Kanäle übertragen. Im entfernten DTE wird jedes Byte des aufgebrochenen Datenstroms mit hoher Bitfolgefrequenz über die verschiedenen unabhängigen digitalen Kanäle empfangen und in einen einzelnen Speicher an eine Adresse geladen, die auf der Grundlage der folgenden Formel berechnet wird:
• A(n) = A(n-1) + n
• wobei A(n-1) der Adresse entspricht, an der das vorherige Byte gespeichert ist, das durch den betreffenden Kanal geleitet wurde, und wobei n der Anzahl der aufgebauten digitalen Kanäle entspricht.
• Folglich arbeitet jeder Kanal unabhängig vom anderen, und man braucht keine Verzögerung zwischen den Kanälen zu messen. Der Speicher enthält an aufeinanderfolgenden Adressen den Datenstrom mit hoher Bitfolgefrequenz. In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfaßt das Verfahren eine Initialisierungsprozedur, während der jeder der beiden DTEs Synchronisations-Frames austauscht, wobei jeder Frame aus einem Synchronisations-Byte, getrennt durch zwei HDLC-Flags, besteht.
• Diese Vorrichtung kann mehrere Kanäle mit hoher Bitfolgefrequenz bereitstellen, solange B-Kanäle zur Verfügung stehen. Da der Mechanismus der gleiche ist, wird nur beschrieben, wie der Einzelkanal mit hoher Bitfolgefrequenz aufgebaut wird.
• Das Verfahren wird vorzugsweise auf ein ISDN-Netz, ein Teil-T1 oder ein Multikanal-E1 angewandt, um eine digitale Kombinationsverbindungsleitung aufzubauen, die mit nx64 kbps arbeitet.
Beschreibung der Zeichnungen
• Fig. 1 veranschaulicht den Anschluß an den Netzwerkabschluß (NT) gemäß Beschreibung in den oben genannten CCITT- Empfehlungen.
• Fig. 2 zeigt die Taktsignale sowie die übertragenen (TxData) und empfangenen (RxData) Daten, die in der analogen Schnittstelle vorhanden sind.
• Fig. 3 zeigt eine grobe Darstellung des Übertragungsteils der Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung.
• Fig. 4 stellt die Gruppe von 30 Modulen dar, die im Tx- Pufferelement benötigt werden.
• Die Fig. 5 und 6 dienen zur Veranschaulichung der Struktur des Empfangsteils des Rechners in Übereinstimmung mit der vorliegenden Erfindung.
• Die Fig. 7A und 7B veranschaulichen den Prozeß der Zeitgebung, der im Übertragungsteil des Rechners stattfindet.
• Die Fig. 8A und 8B veranschaulichen den Prozeß der Zeitgebung, der im Empfangsteil des Rechners stattfindet.
• Fig. 9 zeigt die Struktur der Matrixschaltkomponente, die in der Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung enthalten ist.
• Fig. 10 veranschaulicht den Adressengenerator der DMA XMIT- Steuerung.
• Die Fig. 11, 12 und 13 sind darstellende Ansichten der verschiedenen Statusrechner, die für die DMA TRANSMIT- und RECEIVE CONTROL-Schaltungen verwendet werden.
• Fig. 14 zeigt Zeitgebersignale, die die Abläufe in der Matrixschaltkomponente veranschaulichen.
• Beschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung.
• Fig. 1 veranschaulicht den Anschluß an den Netzwerkabschluß (NT) gemäß Beschreibung in den oben genannten CCITT- Empfehlungen. Gezeigt wird eine Steckvorrichtung 2010, die den Anschluß an die ISDN-Primärschnittstelle, die mit einem Leitungstransceiver und einem Takterzeugungsmodul über zwei Leitungsumwandler 2020 und 2025 verbunden ist, ermöglicht, wobei diese beiden Wandler auf Übertragung bzw. Empfang ausgelegt sind. Das Modul 2030 extrahiert aus den analogen HDB3-Signalen auf den Leitungen eine Gruppe aus drei verschiedenen Taktsignalen, nämlich ein Taktsignal Frame Synchro Signal (FSYNC) 2031 mit 8 kbps, ein Taktsignal Rxclock 2032 mit 2,048 MHz und ein Taktsignal TxClk 2033 ebenfalls mit 2,048 MHz. Das Modul 2030 kommuniziert über zwei separate HDB3- Kanäle mit je 2 Leitungen mit einem Advance CMOS Frame Aligner (ACFA) 2040, der von SIEMENS hergestellt wird und die Artikelnummer PEB-2035 besitzt. Der Fachmann auf diesem Gebiet weiß, daß das ACFA-Modul 2040 den Signalverkehr mit dem Netzwerkabschluß (NT), der den Schlitz 0 verwendet, besonders gut bewältigt. Es wird darauf hingewiesen, daß ein Fachmann auf diesem Gebiet durchaus auch andere gleichwertige Spezialchips verwenden kann und daß der ACFA 2040 ein RxData-Ausgangssignal 2042 und ein zweites TxData-Ausgangssignal 2041 bereitstellt. Typische Zeitgebungsdiagramme der oben genannten unterschiedlichen Signaltakte, insbesondere des Übertragungssignals (TxData) und des Empfangssignals (RxData), sind in Fig. 2 dargestellt.
• Fig. 3 zeigt eine grobe Ansicht des Übertragungsteils der Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung. Ein Prozessor 100 vom Typ INTEL 80188, der an einen PROM- Speicher angeschlossen ist, der in Fig. 2 nicht dargestellt ist, wird zur Erzeugung der verschiedenen Chipauswahl- und Steuersignale verwendet, die im Rechner benötigt werden. Dies wird mit Hilfe eines Adreß-Dekoders 120 erreicht, auf den der Prozessor 100 über seinen Adreßbus zugreift. Der Prozessor 100 kann über einen Puffer 1540 für den Adreßbus auf einen statischen RAM-Speicher 160 mit einer Kapazität von 256Kx8 zugreifen. Auf ähnliche Weise wird ein Puffer 130 verwendet, um mit dem Prozessor 100 über einen Bus 1511, der ebenfalls mit einer DMA-Übertragungssteuerung 1510 verbunden ist, die den direkten Zugriff auf den Speicher 160 für den Übertragungsteil des Rechners steuert, auf den RAM-Speicher-160-Datenbus zuzugreifen.
• Ein Zeitgeber 1520, der anschließend noch ausführlicher beschrieben wird, erzeugt ein Signal TIMER ELAPSED (TE), das an die Steuerung DMA Xmit 1510 übertragen wird. Das Signal TIMER ELAPSED wurde vom Taktsignal TxClk 2033, vom Taktsignal FSYNC 2031 sowie vom Signal LOAD B abgeleitet, das von der DMA XMIT- Steuerschaltung 1510 erzeugt wurde. Der Bus 1511, der vom Puffer 130 kommt, greift außerdem auf ein Register 1560 mit einem Ausgabebus 1561 zu, der an eine Gruppe aus 30 Modulen angeschlossen ist, die nachfolgend unter Verweis auf Fig. 5 noch ausführlicher beschrieben wird. Mindestens die 5 wertniedrigsten Bits (LSB) des Busses 1511 werden an ein Matrixschaltelement 1500 übertragen, dessen interner Aufbau nachfolgend unter Verweis auf Figur x noch ausführlicher beschrieben wird.
• Fig. 4 beschreibt die Anordnung der Gruppe aus 30 Modulen, die in der obigen Tx-Pufferung enthalten sind und die im Tx-Teil der Vorrichtung benötigt werden. In der Figur sind insbesondere Einzelheiten zum Grundaufbau zweier separater Module dargestellt, doch sei darauf hingewiesen, daß die restlichen 28 Module ähnlich aufgebaut sind. Ein erstes Modul, das nachfolgend als Modul 1 bezeichnet wird, empfängt die Ausgabe des Puffers 1560 über den Bus 1561. Der Bus 1561 ist an den Eingang eines Serialisierers 1000 beispielsweise des Typs 74165 angeschlossen, dessen paralleles Laden durch einen positiven Ausgang eines AND-Gate 1160 gesteuert wird, dessen Eingang das Steuersignale Enl bzw. LOADB empfängt, die von der Schaltung MATRIX SWITCHING 1500 und der Steuerschaltung DMA Xmit 1510 erzeugt wurden. Die Umschaltung des Serialisierers 1000 wird von einem Steuersignal gesteuert, das am Ausgang eines AND-Gate 1100 erzeugt wird, das das Signal TxClk 2033 von PRACT 2030 sowie ein Signal ENSLOT1 von einem TxClk-Generator 2000 empfängt. Das Modul 1 umfaßt außerdem einen Titelgenerator 1120, der vom Prozessor 100 über seinen DO-D7-Datenbus 101 programmiert werden kann, sowie ein Chipauswahl-Steuersignal CS6, das vom ADDRESS DECODER 120 erzeugt wird. Der Titelgenerator 1120 wird ferner von einer Steuerleitung COMMAND/DATA (C/D) gesteuert, die mit dem wertniedrigsten Bit des Adreßbusses von Prozessor 100 verbunden ist, das verwendet wird, um dem Titelgenerator mitzuteilen, daß die auf dem Datenbus 101 befindlichen Daten einen Programmierbefehl oder aber einfach nur Daten, die in den zu erzeugenden und zu übertragenden Frame eingebettet werden sollen, enthalten. Das Ausgangskabel des Serialisierers 1000 wird an das transparente Eingangskabel der Titelgeneratorschaltung 1120 übertragen. Letztere wird vom Signal, das sich auf dem Ausgangskabel des AND-Gate 1100 befindet, getaktet und erzeugt am Ausgangskabel ein entsprechendes Frame-Muster, das an den Dreistatustreiber 1130 übertragen wird, dessen Ausgangskabel an das Kabel TxData 2041 angeschlossen ist, das der gestrichelt dargestellte Ausgangspunkt aller unterschiedlichen Module ist.
• Wenn ein ermitteltes Modul nicht tatsächlich überträgt, wird sein dazugehöriger Dreistatustreiber 1130 aktiviert. Wie aus der nachfolgenden Beschreibung hervorgeht, führt die Ausgangsleitung Txdata 2041 den zeitteilungs-multiplexierten Rahmen (TDM), der auf der Basis der Ausgangssignale der 30 verschiedenen Module 1-30 erstellt wird. Erneut in bezug auf Modul 1 betrachtet wird der Dreistatustreiber vom Steuersignal ENSLOT1 aktiviert, das vom Txclk-Generator 2000 erstellt wird, wie oben bereits angeführt wurde.
• Fig. 5 veranschaulicht die Grundschaltung des Empfangsteils des Rechners. Wie aus der Darstellung in der Figur hervorgeht, werden einige grundlegende Komponenten, die oben bereits angeführt wurden, gemeinsam vom Übertragungs- und vom Empfangsteil des Rechners genutzt, insbesondere der Prozessor 100, der Adreßdekoder 120, die Puffer 130 und 150 und der RAM- Speicher 160. Darüber hinaus wird ein Interrupt-Controller 110 an den Prozessor 100 angeschlossen, und zwar über dessen Datenbus. Dieser Controller verarbeitet eine Gruppe von 62 Interrupt-Signalen INT1...INT62, die er von den verschiedenen Teilen des Rechners empfängt.
• Fig. 6 zeigt die zusätzlichen Schaltungen, aus denen sich jedes der 30 Module zusammensetzt, die im Empfangsteil des Rechners enthalten sind. Da jedes Modul einen ähnlichen Aufbau hat, wird unter den 30 Modulen nur der Empfangsteil, der als RECEIVE-Modul 1 bezeichnet wird, in Fig. 6 dargestellt, welcher nachfolgend ausführlicher beschrieben wird. Der Fachmann auf diesem Gebiet kann ohne weiteres den Aufbau und die Anordnung der übrigen 29 Module ableiten, die erforderlich sind, um den umfangreichen Empfangsteil RECEIVE des Rechners bereitzustellen. In bezug auf Fig. 6 umfaßt jedes Modul, also auch Modul 1, ein Element DMA-Empfangssteuerung 1 140, das verwendet wird, um den direkten Zugriff auf den RAM-Speicher 160 bereitzustellen. Das Empfangsmodul 1 umfaßt weiterhin eine Deserialisierer- und Verzögerungsleitungsschaltung 250, die im wesentlichen aus einem gemeinsamen SDLC- und HDLC-Empfänger besteht. Eine solche Komponente, die in der Branche gut bekannt ist, übernimmt die CRC-Prüfung, die traditionelle Nullöschung und die Flag-Dekodierung. Die Deserialisierung des seriellen Datenflusses, der am Eingangskabel DATA INPUT (DI) existiert, das an das RXDATA-Kabel 2042 angeschlossen ist, wird im Rhythmus eines Taktsignals ausgeführt, das von einem AND-Gate 260 erstellt wird, das seine beiden Eingangskabel den Ausgang eines AND-Gate 356 und das Signal ENSLOT1-R vom Generator RECEIVE CLOCK 2045 empfangen läßt, der nachfolgend noch ausführlich in bezug auf Fig. 8A und 8B beschrieben wird. Das AND-Gate 356 hat ein erstes Eingangskabel, welches RxClk auf Kabel 2045 empfängt, und ein zweites Eingangskabel, das den Ausgang einer Set-Reset-Verriegelung 354 empfängt. Die Preset- und Reset-Eingangskabel empfangen das Signal STOP RECEIVE, das vom Adreßdekoder 120 erstellt wird, bzw. das Ausgangssignal eines NAND-Gate 352. Das NAND-Gate 352 besitzt ein erstes Eingangskabel, das an den Ausgang eines NOR-Gate 340 angeschlossen ist, und ein zweites Eingangskabel, das an das werthöchste Bit (MSB) des Datenbusses 101 angeschlossen ist, das heißt, D7, wenn man von einem 8-Bit-Datenbus DO-D7 ausgeht. Das NOR-Gate 340 besitzt ein erstes Eingangskabel, das das Signal Chip-Select 1 (CS1) empfängt, das vom Adreßdekoder 120 erstellt wird, sowie einen zweiten Eingang, der das Signal WRITE empfängt, das vom Prozessor 100 erzeugt wird. Das Ausgangskabel von NOR 340 ist auch an das LOAD- Steuereingangskabel eines Registers 330 angeschlossen, das einen 5-Bit-Eingangsbus besitzt, der an die wertniedrigsten Bits des Busses 101 angeschlossen ist.
• Die Sequenz der empfangenen Bytes wird außerdem von einer HEADER DECODER-Schaltung 240 empfangen, die bei Auftauchen des Header 7Exx7E (hexadezimal) ein HEADER DECODER-Steuersignal erzeugt. Dieses Steuersignal wird außerdem an einen ersten Eingang eines AND-Gate 255 übertragen, von dem ein zweiter Eingang an das Ausgangskabel OEDISABLE des AND-Gate 230 angeschlossen ist, dessen Ausgangskabel an das Kabel OUTPUT ENABLE (OE) des Deserialisierers 250 angeschlossen ist. Dadurch ist es möglich, daß die deserialisierten Daten an den Ausgangsbus DO-D7 des Deserialisierers übertragen werden. Das Ausgangssignal HEADER DECODED des Header Decoder 240 wird ebenfalls an das erste Eingangskabel eines OR-Gate 290 übertragen, sowie weiterhin auch an ein erstes Eingangskabel eines OR-Gate 300 mit drei Eingängen. Das OR-Gate 290 und das OR-Gate 300 besitzen ein zweites Eingangskabel, das an das Ausgangskabel eines NOR-Gate 280 angeschlossen ist, wobei das letztere an seinen beiden Eingangskabeln ein Signal Chip-Select CS0, das vom Adreßdekoder 120 erzeugt wird, sowie das Signal WRITE (WR) empfängt, das vom Prozessor 100 erzeugt wird. Das OR-Gate 290 besitzt ein Ausgangskabel, das an die Steuerleitung S eines Selektors 310 angeschlossen ist, wobei letzterer zwei Eingangsbusse besitzt, die an die fünf wertniedrigsten Bits (LSB) des Ausgangsbusses des Deserialisierers 250 sowie an die sechzehn Bits des Ausgangsbusses eines 16-Bit-Registers 360 angeschlossen sind. Entsprechend dem Status der Steuerleitung S, überträgt der Selektor 310 die Inhalte eines seiner beiden Eingangsbusse an einen Ausgang, der an das Eingangskabel einer NUMBER REGISTER 320 angeschlossen ist. Der 16-Bit-Ausgangsbus des NUMBER-Registers 320 ist an einen ersten 16-Bit-Eingangsbus eines 16-Bit-Addierers 350 angeschlossen, wobei letzterer einen zweiten 8-Bit-Bus besitzt, der den Ausgang eines LENGTH REGISTER 330 empfängt. Die Addition der 16-Bit-Inhalte, die in das NUMBER REGISTER 320 geladen werden, mit den wertniedrigsten acht Bits, die am zweiten Eingang des ADDER 350 sind, wird ausgeführt und an einen Eingangsbus IO-I15 des 16-Bit-Registers 360 übertragen. Wie oben bereits angeführt wurde, ist der Ausgangsbus des Registers 360 an einen Eingangsbus des Selektors 310 angeschlossen, zusätzlich aber auch an einen Eingangsbus eines Puffers 200, der von einem Steuerkabel Output Enable (OE) gesteuert wird, das das Signal Chip-Select CSD1 empfängt, das von der DMA RECEIVE CONTROL 1-Schaltung 140 erzeugt wurde. Der Ausgang des Puffers 200 wird an den Adreßbus 40 von RAM 160 angeschlossen. Wie oben bereits ausgeführt wurde, ist es leicht ersichtlich, daß, da die 30 Empfangsmodule dem beschriebenen Modul 1 ähnlich sind, der Adreßbus 40 von RAM 160 an den Ausgang von 30 Puffern angeschlossen wird, die mit dem Puffer 200 von Modul 1 identisch sind, wobei jeder Puffer in sein entsprechendes Modul aufgenommen wird. Wir betrachten nun Fig. 5. Der RAM 160 besitzt ein Eingangskabel Chip-Select (CS), das das Ausgangssignal eines 31-Bit-AND-Gate 210 empfängt. Jedes der dreißig ersten Eingangskabel von AND-Gate 210 ist an ein Ausgangskabel CHIP_SELECT_DATA (CSD) angeschlossen, z. B. CSD1 für Modul 1, CSD2 für Modul 2, usw. Darüber hinaus besitzt das AND-Gate 210 ein 31. Eingangskabel, das so angeschlossen ist, daß es ein Steuersignal CHIP SELECT CS201 empfangen kann, das vom ADDRESS DECODER 120 erzeugt und über den Puffer 150 an das AND-Gate 210 übertragen wird. Diese Übertragung erfolgt bei Auftreten eines aktiven Steuersignals, das auf der Steuerleitung Output Enable (OE) des Puffers 150 erscheint, wobei letztere von einem AND-Gate 230 erzeugt wird, wie aus der Darstellung in Fig. 5 hervorgeht. Wir betrachten nun wieder Fig. 6. Das OR-Gate 300 hat ein drittes Eingangskabel, das an das Ausgangskabel INC1 der DMA RECEIVE CONTROL-Schaltung 140 angeschlossen ist. Das Ausgangskabel ist außerdem an das Eingangskabel LOAD (LD) des Registers 360 angeschlossen. Der Deserialisierer 250 besitzt ein Ausgangskabel OPENING-FLAG1 (OF), das bei der Erkennung eines Öffnungs-Flags '7E' in einen hohen Zustand versetzt wird. Das OF-Ausgangskabel ist an ein Eingangskabel eines OR-Gate 270 mit 30 Eingängen angeschlossen. Jeder der 30 Eingangskabel des zuletzt genannten Gate empfängt das Steuersignal OPENING FLAG des Deserialisierers, welches in ein entsprechendes Modul 1-30 aufgenommen wird. Der Ausgang des OR-Gate 270 wird an ein entsprechendes Opening-Flag-Eingangskabel der Steuerschaltung DMA RECEIVE-1 140 übertragen. Die Steuerschaltung DMA RECEIVE-1 140 besitzt ein Ausgangskabel HOLD, das an ein Eingangskabel eines OR-Gate 220 mit 30 Eingängen angeschlossen ist, wie aus der Darstellung in Fig. 5 hervorgeht, wobei jedes der anderen Eingangskabel des OR-Gate 220 an das Ausgangskabel HOLD einer entsprechenden Steuerschaltung DMA RECEIVE angeschlossen ist, die sich innerhalb der 30 Module befindet. Die Steuerschaltung DMA RECEIVE 140 besitzt ein Eingangskabel HLDA (Hold Acknowledge), das an ein entsprechendes Ausgangskabel HLDA des Prozessors 100 angeschlossen ist. Der Deserialisierer 250 besitzt einen 8-Bit-Ausgangsbus, der an einen ersten Eingangs-/ Ausgangsbus des bidirektionalen Puffers 130 angeschlossen ist, wobei der zweite I/O-Bus des bidirektionalen Puffers 130 an den Datenbus 101 angeschlossen ist.
• Die Fig. 7A und 7B sind eine synoptische Darstellung bzw. ein Zeitgebungsdiagramm des Tx-Taktgenerators des Übertragungsteils. Der Tx-Taktgenerator 2000 empfängt das FSYNC-Signal auf Kabel 2031 und das TxClk-Signal 2033, die beide von PRACT 2030 erzeugt werden. Anhand dieser Signale erzeugt der Tx-Taktgenerator 2000 Enslotl-T, Enslot2-T sowie ein Csync-Signal, das eine Änderung des derzeit übertragenen Schlitzes angibt. Von den obigen Signalen werden einige repräsentative Zeitgebungssignale in Fig. 7B dargestellt. Anhand der letzteren Zeitgebungsdiagramme kann der Fachmann auf diesem Gebiet auf einfache Weise die geeignete detaillierte Struktur des Tx-Taktgenerators definieren.
• Fig. 8A zeigt den Empfangstaktgenerator 2045. Der letztere empfängt das FSYNC-Signal auf Kabel 2031 und das RxClk-Signal 2032, die beide von PRACT 2030 erzeugt werden. Anhand dieser gibt der Generator 2045 ENSLOT1-R, ENSLOT2-R, ... ENSLOT30-T aus, wobei jedes Ausgangssignal auf 1 gesetzt wird, sobald die empfangenen Daten an den entsprechenden Schlitz übertragen wurden. Die Zeitgebungsdiagramme dieser Signale werden in Fig. 8B veranschaulicht. Der Fachmann auf diesem Gebiet kann von diesen Zeitgebungsdiagrammen ohne weiteres den genauen Aufbau des Empfangstaktgenerators 2045 ableiten.
• Wir betrachten nun Fig. 9. Hier wird der Aufbau der Schaltung MATRIX SWITCHING 1500 veranschaulicht. Die Schaltung 1500 umfaßt einen DECODE 430 mit 30 Ausgangskabeln EN1-EN30 sowie ein zusätzliches Ausgangskabel ENABLE OR, auf dem das Ergebnis der OR-Operation der 30 Ausgangskabel EN1-EN30 geführt wird. Der Dekoder 430 besitzt einen 5-Bit-Eingangsbus, bei dem es sich um den gestrichelten Ausgangsbus einer Gruppe von 30 Registern 500-1 500-30 handelt. Jeder der obigen 30 Register wird von einem Steuersignal LOAD gesteuert, das von einem entsprechenden Ausgangskabel 01-030 eines zyklischen adressierenden Zählers 420 erzeugt wird. Der Zähler 420 inkrementiert bei Auftauchen eines Impulses am Ausgang eines OR-Gate 4010 die Reihenfolge des Steuersignals 01-030, das aktiviert wird, so daß das entsprechende Register 500-1 ... 500-30 geladen wird. Das OR-Gate 4010 empfängt an seinen beiden Eingangskabeln das Zeichen Chip_Select_60, das von der Adreßdekoderschaltung 120 erzeugt wurde, und das Signal WRITE, das vom Prozessor 100 erzeugt wurde. Jeder der obigen 30 Register besitzt ein Eingangskabel ENABLE (EN), das an ein entsprechendes Ausgangskabel OUT1-OUT30 eines Dekoders 410 angeschlossen ist, der einen 5-Bit-Eingangsbus besitzt, der die Inhalte eines Binärzählers 400 empfängt, wobei diese Inhalte ebenfalls an einen 5-Bit-Eingangsbus eines Komparators 450 übertragen werden. Der Komparator 450 hat einen zweiten 5-Bit- Eingangsbus, der an den 5-Bit-Ausgangsbus eines Registers 440 angeschlossen ist. Dieser Eingangsbus empfängt die Inhalte des Datenbusses 101. Der Bus 1561 ist ebenfalls an den Eingangsbus jedes der Register 500-1 bis 500-30 angeschlossen. Das Eingangskabel ENABLE des Registers 440 ist an das Ausgangskabel eines OR-Gate 4000 angeschlossen, das an seinen beiden Eingängen WR ein Steuersignal mit einem Chip-Select- Steuersignal, das vom Adreßdekoder 120 erzeugt wurde, empfängt. Der Ausgang des Komparators 450 wird an ein reset-Eingangskabel einer Set_Reset-Verriegelung 460 angeschlossen, wobei das Ausgangskabel Q das Übertragungskabel für das reset- Eingangskabel des Binärzählers 400 darstellt, der vom Taktsignal CSYNC getaktet wird, das vom Tx-Taktgenerator 2000 erzeugt wird, welcher in Fig. 7A dargestellt ist. Außerdem ist der Ausgang des Komparators 450 an ein erstes Eingangskabel eines AND-Gate 490 mit einem zweiten Eingangskabel angeschlossen, das auch das Signal CSYNC empfängt. Der Ausgang von AND 490 erzeugt ein DMA-Taktsignal 491, das an die DMA- Übertragungssteuerschaltung 1510 in Fig. 3 übertragen wird. Das set-Eingangskabel der Set_Reset-Verriegelung 460 empfängt den Ausgang eines Inverter-Gate 470, der vom FSYNC-Signal 2031 getrieben wird, der von PRACT 2030 erzeugt wurde.
• Fig. 10 veranschaulicht den Teil der Übertragungssteuerschaltung 1510, der für die Erzeugung der Adressen zuständig ist, die zur Adressierung des RAM 160 mit dem Puffer 1540, der über den Inverter 1520 vom Prozessor 100 gesteuert wird, benötigt werden; außerdem ist dieser Teil für die Erzeugung des Steuersignals COUNT END (CE) zuständig, wenn das letzte Byte des zu übertragenden HDLC-Frames aus dem RAM- Speicher 160 geholt wird. Der in Fig. 10 dargestellte Aufbau ist dem Fachmann auf diesem Gebiet gut bekannt; der DMA- Adreßgenerator umfaßt einen Xmit-DMA-Zähler 800, der in drei separaten Schritten geladen wird, wobei der Anfangsadreßwert über den Bus 101 übertragen wird. Die acht werthöchsten Bits des Adreßwerts werden geladen, wenn ein aktives Steuersignal Chip_Select CSWO gleichzeitig mit einem aktiven Steuersignal WRITE über ein OR-Gate 840 an den Zähler 800 übertragen werden. Auf ähnliche Weise wird ein zweites Steuersignal Chip_Select CSW1 verwendet, um die 6 nachfolgenden Bits der Anfangsadresse über ein OR-Gate 850 zu laden. Zum Schluß werden die übigen 6 Bits, die benötigt werden, um die für den Zugriff auf den Anfang des in den RAM 160 geladenen Frames zu erstellende 17- Bit-Anfangsadresse zu bilden, mit einem dritten Steuersignal Chip_Select CSW2 geladen, das über ein OR-Gate 860 an den Zähler 800 übertragen wird. Der Adreßgenerator umfaßt weiterhin einen Puffer 810, der mit entsprechenden NOR-Gates 870, 880 und 890 verbunden ist, wobei letzterer von den Steuersignalen Chip_Select CSR0, CSR1 und CSR2 gesteuert wird. Die Schlußadresse des Frame, das an das ISDN-Netz übertragen werden soll, wird in ein Register END_OF_FRAME 830 geladen, das mit den OR-Gates 900, 910 und 920 verbunden ist. Das OR-Gate 900 (bzw. 910) (bzw. 920) ist mit einem Steuersignal Chip_Select CSC0 (bzw. CSC1) (bzw. CSC2) verbunden. Das Laden der Schlußadresse des Frame wird mit einem Datenbus 101 unter der Steuerung des Prozessors 100 erreicht. Die Ausgabe des DMA- Zählers 800 und des Registers END_OF_FRAME 830 wird an einen ersten und einen zweiten Eingabebus eines Komparators 820 gegeben, der ein Ausgangssteuersignal COUNT END erzeugt, wenn das Register XMIT DMA COUNTER 800, das durch das Taktsignal CLOCKDMA getaktet wird, den Wert erreicht, der in das Register 830 geladen wird. Der Ausgangsbus des Registers XMIT DMA COUNTER 800 wird an den 17-Bit-Eingabebus des Puffers 1540 angeschlossen, der daher die Adressierung des RAM-Speichers 160 zuläßt. Veranschaulichende Zeitgebungsdiagramme der Steuersignale TxClk, EN1, EN2 und EN3 sind in Fig. 14 enthalten.
• Die Fig. 11, 12 und 13 sind entsprechend veranschaulichende Ansichten der Struktur des DMA XMIT-Statusrechners, des DMA RCV-Statusrechners und des Haltearbitrierungsprozesses, die am Betrieb der DMA XMIT CONTROL-Schaltung 1510 und der DMA RCV CONTROL-Schaltung 140 beteiligt sind, die nachfolgend noch ausführlicher beschrieben werden.
• Der Rechner arbeitet wie folgt: die Kommunikation zwischen zwei verschiedenen Primärterminaladaptern, einem ersten DTE- Anforderer und einem zweiten entfernten DTE über ein ISDN-Netz wird zuerst mit dem Link Access Protocol D-Channel (LAPD) über den D-Kanal aufgebaut, und zwar gemäß Beschreibung in den entsprechenden CCITT-Empfehlungen. Wenn man beispielsweise von der Annahme ausgeht, daß ein 640 kbps-Superkanal gewünscht wird, muß eine Gruppe aus 10 elementaren B-Kanälen aufgebaut werden. Daraufhin wird mit einem bidirektionalen Austausch von Frame-Mustern auf der Grundlage der Struktur 01111110Abxxxxxx01111110 eine zusätzliche Synchronisationsphase durchlaufen, wobei A und B zwei Synchronisationsbits entsprechen, die auf die nachfolgend beschriebene Weise verwendet werden.
• Der DTE-Anforderer überträgt an jeden des bereits aufgebauten B-Kanals das folgende Frame-Muster: 01111110Abxxxxxx01111110, wobei A und B eingerichtet sind auf A = 1 und B = 0. Um das zu erreichen, steuert der Prozessor 100 zunächst den Titelgenerator 1120 von Fig. 4, und zwar mit der Kombination aus Chip_Select CS6, Befehls-/Datensteuersignale sowie Datenbus 101. Aus diesem Grund ist der Titelgenerator 1120 so programmiert, daß er am Ausgangskabel das oben beschriebene Frame-Muster erzeugt, das am Anfang und am Ende des Frame den Flag '7E' enthält. Die Übertragung dieses Frame-Musters wird bei Auftreten des Taktsignals durchgeführt, das am Takteingangskabel des Titelgenerators 1120 erscheint. Dieser Frame wird daraufhin über das ACFA-Element 2040, PRACT 2030 und den Leitungsumwandler 2025 an das ISDN-Netz übertragen, wie aus der Darstellung in Fig. 1 hervorgeht, und vom entfernten DTE am anderen Ende des digitalen Netzes empfangen. Derselbe Prozeß ist für jedes Modul auszuführen, das mit irgendeinem Kanal verbunden ist, der am Aufbau des Superkanals unseres Beispiels mit 640 kbps beteiligt ist. Im betrachteten Beispiel wird dasselbe Frame-Muster mit 10 verschiedenen Modulen des Übertragungsteils des anfordernden DTE auf 10 Schlitzen vom Anforderungs-DTE an das entfernte DTE übertragen.
• Wenn der Empfangsteil des entfernten DTE das oben genannte Frame-Muster (also 01111110Abxxxxxx01111110, wobei A = 1 und B = 0) empfängt, wird letzterer über den Leitungstransformator 2020, PRACT 2030 und ACFA 2040 auf dem RxData-Kabel 2042 empfangen. Die ankommenden empfangenen Daten werden mit dem Deserialisierer 250, der durch den Ausgang des AND 260 getaktet wird, deserialisiert. Die deserialisierten Daten werden vom Titeldekoder 240 dekodiert, der bei Auftreten der Sequenz '7Exx7E' ein Steuersignal HEADER DECODED erzeugt. Dieses Steuersignal wird an einen Inverter 335 übertragen, der ein Interrupt-Signal erzeugt, das daraufhin über einen Inverter 335 an ein Eingangskabel einer INTERRUPT CONTROLLER-Schaltung 110 vom Typ INTEL 8259 übertragen wird. Da das Steuersignal auf dem HEADER DECODED-Ausgangskabel des Titeldekoders 240 erscheint, der ebenfalls an den LOAD-Eingang des NUMBER REGISTER 320 (über OR-Gate 300) und an das S-Steuerkabel des Selektors 310 (über OR-Gate 290) übertragen wird, resultiert das Auftreten der Folge zweier Flags, die durch das eine Byte '01111110Abxxxxxx01111110 voneinander getrennt sind, im Laden der Inhalte aus den fünf wertniedrigsten Bits von xxxxxx in das Register 320. Es wird darauf hingewiesen, daß diese Ladeoperation nicht als dieser Schritt der Synchronisationsprozedur verwendet wird.
• Das Interrupt-Signal wird daraufhin über das INTO-Eingangskabel an den Prozessor 100 übertragen, wodurch ein geeigneter Interrupt-Prozeß initiiert wird. In diesem Prozeß wird ein Interrupt Acknowledge-Signal (INTA) erzeugt und an INTERRUPT CONTROL 110 weitergeleitet, was zur Folge hat, daß letztere auf dem Adreß-/Datenbus 101 einen geeigneten Interrupt-Vektor erzeugt, was dazu führt, daß die entsprechende Interrupt- Routine, die im PROM-Speicher (in der Figur nicht dargestellt) gespeichert und mit dem Prozessor 100 verbunden wird, ausgelöst wird. Die zuletzt genannte Interrupt-Routine führt dazu, daß der Prozessor 100 eine READ-Operation der Inhalte des Ausgangsbusses des Deserialisierers 250 ausführt. Dies wird mit dem Puffer 130 erreicht, der mit einem negativen Impuls auf dem READ- oder WRITE-Steuerkabel des Prozessors 100 gesteuert wird, der über ein AND-Gate 230 an das Eingangskabel Output Enable (OE) des Puffers 130 übertragen wird. Aus diesem Grund wird die Richtung des Puffers so gesteuert, daß die Inhalte des Ausgangsbusses des Deserialisierers 250 an den Adreß-/Datenbus 101 übertragen werden. Somit werden die Inhalte (das heißt, der Wert von 'Abxxxxxx' (binär)) des Synchronisations-Frames dem Prozessor 100 mitgeteilt. Hat der Frame als Inhalte die Werte A = 1 und B = 0 empfangen, führt der Prozessor 100 auf demselben Kanal (im betrachteten Fall wäre das Kanal 1) mit den Werten A = 1 und B = 1 eine Übertragung eines zweiten Synchronisations- Frames mit dem oben beschriebenen Format durch. Dies wird in Übereinstimmung mit den Übertragungsgrundsätzen erreicht, die oben bereits beschrieben wurden. Kurz gesagt steuert der Prozessor 100 des entfernten DTE den Titelgenerator 1120, der im Übertragungsteil enthalten ist, insbesondere, indem er die Werte A = 1 und B = 1 über den Adreß-/Datenbus 101 lädt, so daß der letztere Titelgenerator den zweiten Synchronisations-Frame erzeugt, der über das ISDN-Netz an das anfordernde DTE übertragen wird.
• Dieser zweite Synchronisations-Frame wird dann vom Empfangsteil des DTE empfangen, der die Verbindung angefordert hat. Wie oben wird für die Verarbeitung des ersten Synchronisations-Frame, der von der entfernten DTE empfangen wurde, der zweite Synchronisations-Frame auf dem Data Input-Kabel 2042 des Deserialisierers 250 empfangen und vom Titeldekoder 240 parallel dekodiert. Bei der Erkennung eines Synchronisations- Frames '01111110Abxxxxxx01111110' erzeugt der Titeldekoder ein Steuersignal HEADER DECODED, das an den Interrupt-Controller 110 und auch an das Output Enable-Kabel des Deserialisierers 250 übertragen wird. Ähnlich wie oben führt die Erkennung des letzteren Synchronisations-Frames zum Laden der fünf wertniedrigsten Bits von 'xxxxxx' in das Zahlenregister 320 des Empfangsteils des anfordernden DTE. Es wird darauf hingewiesen, daß die Inhalte der wertniedrigsten Bits von 'xxxxxx' in diesem Schritt des Synchronisationsprozesses nicht wirklich verwendet werden. Somit führt der Prozessor 100 entsprechend der betreffenden Interrupt-Routine eine READ-Operation des Byte durch, das über den bidirektionalen Puffer 130 am Ausgangsbus D0-D7 des Deserialisierers 250 aufgetaucht ist.
• Wenn der zweite Synchronisations-Frame die gewünschten Werte A = B = 1 zu akzeptieren scheint, überträgt der anfordernde DTE ein drittes Synchronisations-Frame, das Werte von A und B enthält, die auf A = 0 und B = 0 eingestellt sind, wobei der dritte Synchronisations-Frame die Datenbits 'xxxxxx' enthält, die auf einen vorbestimmten Wert eingestellt wurden, der in Übereinstimmung mit der tatsächlichen Reihenfolge der Verbindungserstellung definiert wurde. Dieser Wert von 'xxxxxx' entspricht nicht der ISDN-Schlitznummer, wird jedoch entsprechend den Zeitpunkt, zu dem der entsprechende Schlitz hergestellt wurde, verändert. Wenn man beispielsweise von der Annahme ausgeht, daß der ISDN-Schlitz Nummer 5 zuerst hergestellt wird, dann weist der anfordernde DTE ihm die Nummer 1 (dezimal) oder '000001' (binär) zu.
• Beim Empfang des dritten Synchronisations-Frame, wobei dieser Empfang in der nachfolgend beschriebenen Weise zustande kommt, sendet der entfernte DTE einen vierten Synchronisations-Frame zurück, der die Werte A = 0 und B = 1 umfaßt, und zwar mit dem tatsächlichen Wert von 'xxxxxx', der vom anfordernden DTE für die Übertragung des dritten Synchronisations-Frames zugewiesen wurde. Der vierte Synchronisations-Frame wird dann vom anfordernden DTE empfangen. Der Empfang des vierten Synchronisations-Frames im Empfangsteil des anfordernden DTE zieht in der nachfolgend beschriebenen Weise die Aktualisierung des geladenen Werts der Inhalte von NUMBER REGISTER 320 nach sich. Aus diesem Grund wird NUMBER REGISTER 320 mit einem Wert geladen, der der präzisen Reihenfolge entspricht, mit der der betreffende Kanal eingerichtet wurde, das heißt also, mit dem Wert '00001' für den Kanal Nummer 5 unter der Annahme, daß dieser Kanal eingerichtet wurde. Nach dem Vergleich des empfangenen Werts von 'xxxxxx', der im vierten Frame vorhanden ist, mit dem, der im dritten Frame vorhanden ist, kann der anfordernde DTE davon ausgehen, daß der entsprechende Kanal jetzt für die digitale Kommunikation zur Verfügung steht.
• Die obige Prozedur wird parallel für jeden der 10 Kanäle durchgeführt, wobei jedem Kanal abhängig vom Erstellungszeitpunkt eine bestimmte Reihenfolge 'xxxxxx' zugewiesen wird, bis alle Kanäle, die für den Aufbau des Superkanals benötigt werden (also 10 Kanäle im betrachteten Beispiel), aufgebaut und mit einer eigenen Reihenfolgennummer versehen sind. Es wird darauf hingewiesen, daß während des oben beschriebenen Synchronisationsprotokolls jedes Ereignis, welches nicht mit der obigen Prozedur übereinstimmt (beispielsweise der Empfang schlechter Werte von A und B...), die gesamte Prozedur zurücksetzt. Derselbe Effekt ereignet sich, wenn die gesamte Prozedur am Ende einer bestimmten Periode nicht abgeschlossen wird, wobei diese Periode im bevorzugten Ausführungsbeispiel der vorliegenden Erfindung auf 3 Sekunden festgesetzt ist.
• Immer wenn der letzte Kanal, der für den Aufbau des Superkanals erforderlich ist, aufgebaut ist, wird die Initialisierungssynchronisationsprozedur abgeschlossen, und der anfordernde DTE beginnt mit der Übertragung von Daten durch alle aufgebauten 64-kbps-Kanäle.
• Die Übertragung beginnt mit einem ersten Schritt, während dem das Matrixschaltelement 1500 folgendermaßen programmiert wird: Zuerst wird die Anzahl der 64-kbps-Kanäle, die für den Aufbau des Superkanals erforderlich sind, im Register 440 gespeichert. Dies erfolgt durch die gleichzeitigen Steuersignale WRITE und CHIP SELECT 52, die vom Prozessor 100 und vom Adreßdekoder 120, der ebenfalls vom Prozessor 100 gesteuert wird, erzeugt werden, sobald ein geeigneter Wert für die Anzahl dar B-Kanäle auf dem Datenbus 101 auftritt. Daraufhin speichert der Prozessor 100 in jeden der Register 500-1 bis 500-30 den Wert des ISDN- Schlitzes, der vom Netzwerkabschluß beeinträchtigt wurde. Wenn wir beispielsweise von der Annahme ausgehen, daß die D-Kanäle die 10 Kanäle n[1, 4, 6, 7, 8, 11, 15, 16, 21 und 5 chronologisch beeinträchtigt haben, wird das Register 500-1 mit dem Wert '1', das Register 500-2 mit dem Wert 4, das Register 500-3 mit dem Wert '6' usw. geladen. Das Laden der geeigneten Werte in den Registern 500-1 bis 500-30 wird mit einem zyklischen Adressenzähler 420 erreicht, der sequenziell das Laden der zu speichernden Werte über den Datenbus 101 ausführt. Dieses Laden wird bei jedem Taktimpuls ausgeführt, der am Ausgang des NOR 4010 erscheint. Es wird darauf hingewiesen, daß nur die 10 ersten Register (in unserem Beispiel) mit gültigen Daten geladen werden. Die übrigen 20 Register werden mit nichtgültigen Daten geladen.
• Wenn dieser erste Prozeß abgeschlossen ist, ist die Matrixschaltung 1500 in der Lage, das DMA-Taktsignal 491 zu erzeugen, und zwar auch mit den verschiedenen Steuersignalen EN1-EN30, die den Aufbau des Superkanals ermöglichen. Bei Auftreten eines positiven Impulses FSYNC, der mit dem Anfang der 30 Kanäle zusammentrifft, wird die Verriegelung 460 des in Fig. 2 dargestellten Zeitteilungs-Multiplex-Frame eingestellt, wodurch der Binärzähler 400 zurückgesetzt wird. Daraufhin wird dieser Binärzähler 400 bei jedem Taktimpuls Csync (Fig. 7b), der vom Tx-Taktgenerator 2000 erzeugt wird, inkrementiert, wobei zwei aufeinanderfolgende FSYNC-Taktimpulse durch 30 Csync-Taktimpulse getrennt werden. Der Binärzähler 400 wird solange inkrementiert, bis der Komparator 45 ein Reset- Steuersignal erzeugt, welches an das Reset-Eingangskabel der Verriegelung 460 übertragen wird. Dieses Reset-Steuersignal erscheint, sobald zwischen den Inhalten der Register 440 und den Inhalten des Zählers 400 eine Übereinstimmung erkannt wird, das heißt, wenn die Anzahl der CSYNC-Taktimpulse mit der Anzahl der zum Aufbau des gewünschten Superkanals erforderlichen B- Kanäle übereinstimmt. In unserem Beispiel wird das Reset des Zählers 400 bei Erscheinen des zehnten CSYNC-Taktsignals ausgeführt. Entsprechend den Inhalten des Zählers 400 aktiviert der Dekoder 410 die entsprechenden Register 500-1 bis 500-30, also einen unter den 10 ersten Registern 500-1 bis 500-10 im Beispiel des Aufbaus eines 640-kbps-Superkanals. Wenn eines der zuletzt angegebenen Register ein Eingangskabel ENABLE (EN), das auf '1' eingestellt ist, besitzt, erzeugt es an seinem Ausgang den Wert, der zu Beginn während der Initialisierung des Matrixschaltelements 1500 vom Prozessor 100 geladen wurde. In unserem Beispiel erzeugt das Register 500-1 den Wert '1' (dezimal), das Register 500-2 erzeugt den Wert '4' für den Eingabebus des Dekoders 430 usw. Der Dekoder 430 dekodiert den Wert, der an seinem Eingangsbus erscheint, und aktiviert ein entsprechendes Steuersignal Enable (das heißt eines der 30 Steuersignale EN1-EN30). Das Taktsignal DMA auf Kabel 491, das vom AND-Gate 490 erzeugt wird, wird als Taktsignal für die DMA- Übertragungssteuerschaltung 1510 verwendet.
• Die im RAM 160 gespeicherten HDLC-Frames werden wie folgt an das Tx-Datenkabel übertragen:
• Zuerst programmiert der Prozessor 100 die DMA mit der Anfangs- und Endadresse des HDLC-Frame, der übertragen werden soll. Dies wird dadurch erreicht, daß man über den Puffer 130 auf dem Bus 1511 die Anfangsadresse und gleichzeitig geeignete Chipauswahlsteuersignale bereitstellt. Im bevorzugten Ausführungsbeispiel der vorliegenden Erfindung verwendet die Speicheradresse im RAM 160 17 Bits, und da der Bus 101 nur acht Bits besitzt, wird die Speicherung der Anfangsadresse des Frame in drei aufeinanderfolgenden Schritten durchgeführt, das heißt, anhand der drei Steuersignale Chip_Select CSWO, CSW1 und CSW2. Auf ähnliche Weise wird die Speicherung der Endadresse des zu übertragenden HDLC-Frame in drei aufeinanderfolgenden Schritten durchgeführt, und zwar anhand der drei Steuersignale Chip_Select CSR0, CSR1 und CSR2.
• Daraufhin erzeugt der Prozessor 100 eine Adresse, die vom Adressendekoder 120 dekodiert wird, so daß letzterer ein Steuersignal Chip_Select CS52 erzeugt, das an den START-Eingang der DMA TRANSMIT CONTROL 1510 übertragen wird. Die Funktion der der DMA TRANSMIT CONTROL 1510 stimmt dann mit der des in Fig. 11 dargestellten Statusrechners überein. Bai Empfang des Steuersignals START DMA geht der Statusrechner in den Status 1 über, in dem der Rechner ein HOLD-Signal erzeugt, das an den Prozessor 100 übertragen wird. Sobald der Prozessor 100 den Empfang des HOLD-Signals bestätigt, wird ein HOLD- Bestätigungssignal HLDA an die DMA Xmit CONTROL 1510 zurückgeschickt, und der Statusrechner von Fig. 11 geht in den Status 2 über. Im Status 2 werden die Steuersignale CSRAM, RDRAM und LOADB für den Zugriff der Bytes des Frame, die sich im RAM befinden, erzeugt, und der Statusrechner setzt daraufhin seine Verarbeitung in Schritt 3 fort, wo er auf das Auftauchen des nächsten DMA-Taktsignals wartet.
• Die am Ausgang des DMA-Adressengenerators von Fig. 10 bereitgestellte Adresse wird über den Puffer 1540 an den Adreßbus von RAM 160 übertragen, und die Erzeugung der entsprechenden Steuersignale RAM Chip_Select und READ zieht das erste Byte des HDLC-Frame nach sich, das in das Register 1560 geladen wird. Dieses erste Byte, das am Ausgangsbus des Puffers 1560 erscheint, wird daraufhin an alle Serialisierer der 30 in Fig. 5 dargestellten Module übertragen. Der Serialisierer, der im entsprechenden Modul enthalten ist, das heißt, das Modul, das dem B-Kanal entspricht, der für die Übertragung verwendet wird (also Modul 1 in unserem Beispiel), verriegelt das erste Byte aufgrund der gleichzeitigen Anwesenheit eines aktiven Signals LOADB und ENABLE an den Eingangskabeln des AND-Gate 1110, der den Serialisierer steuert. Dieses erste Byte, das vom Serialisierer 1000 verriegelt wird, wird zum Header-Generator 1120 verschoben, und auch in den Puffer 1130, und zwar mit der Frequenz des Verschiebungstaktes, der am Ausgang des GATE 1100 erscheint. Wie aus der Zeitgebungsdiagrammen in Fig. 7b hervorgeht, stellt daher das AND-Gate 1100 acht elementare Taktimpulse bereit, so daß die acht Bits des Byte über den Header-Generator 1120 und den Puffer 1130 an das Tx-Datenkabel 2041 übertragen werden. Der Puffer 1130 wird mit dem Steuersignal ENSLOT1 aktiviert.
• Die folgenden Bytes, die aus dem RAM-Speicher 160 geholt werden, werden auf ähnliche Weise von einem Serialisierer in Übereinstimmung mit den in den Registern 500-1 bis 500-30 der Matrixschaltung 1500 gespeicherten Werten übertragen und verriegelt. Auf diese Weise wird der gesamte HDLC-Frame durch die verschiedenen zuvor bestimmten ISDN-Schlitze (in unserem Beispiel Schlitz 1, 4, 6, 7, 8, 11, 15, 16, 21 und 5) mit der gewünschten Bandbreite, also 640 kbps, übertragen. Die Entnahme des zweiten und jedes nachfolgenden Byte des HDLC-Frame wird gemäß nachfolgender Beschreibung unter Verweis auf das Statusrechnerdiagramm in Fig. 11 erreicht: Bei Auftauchen des Signals CLKDMA, das vom AND-Gate 490 erzeugt wurde, geht der Statusrechner zu Schritt 4 über, wo er ein weiteres HOLD-Signal erzeugt, so daß auf das zweite Byte des HDLC-Frame zugegriffen werden kann. Dieser Zugriff erfolgt durch die Erzeugung der Steuersignale CSRAM, READRAM und LOADB in Status 5. Danach geht der Rechner in den Status 6. In Schritt 6 überprüft der Rechner, ob das Steuersignal TIMER ELAPSED oder COUNT END, das vom Komparator 820 erzeugt wurde, oder STOP, das vom Prozessor 100 über das Chipauswahlsteuerkabel C553 erzeugt wurde, vorhanden ist. Das Signal TIMER ELAPSED ist ein Signal, das vom TIMER 1520 in Fig. 4A erzeugt wurde; das Zeitgebungsdiagramm dieses Timers ist in Fig. 4B dargestellt. Bei Auftauchen des Signals TIMER ELAPSED geht der Statusrechner in den Status 3 über, so daß ein weiteres Byte verarbeitet, aus dem RAM geholt und über das geeignete Modul an das Tx-Datenkabel 2041 übertragen werden kann. Bei Auftauchen eines Signals STOP, welches anzeigt, daß der Prozessor 100 Zugriff auf den Adreßbus will, oder bei Auftauchen des Signals COUNT END, welches anzeigt, daß ein gesamter Frame aus dem Speicher geholt wurde, geht der Statusrechner wieder zurück in den Status 0.
• Ähnlich wie beim übertragenden DTE wird, bevor der entfernte DTE in die Lage versetzt wird, den HDLC-Frame, der übertragen wurde, zu verarbeiten, im empfangenden DTE ein erster Initialisierungsschritt ausgeführt wie folgt: Zuerst lädt der Prozessor 100 das LENGTH REGISTER 330 mit dem geeigneten Wert entsprechend der Anzahl an 64 kbps-B-Kanälen, die zum Aufbau des Superkanals erforderlich sind. Im betrachteten Beispiel wird das Register 330 mit dem Wert '10' geladen, da ein 10x64kbps-Superkanal aufgebaut werden soll. Dies wird erreicht, indem an den Eingängen des NOR-Gate 340 ein Steuersignal Chip_Select1 und ein Steuersignal WRITE aktiviert wird, und zwar in Verbindung mit der Erzeugung der 5 LSB entsprechend der Anzahl an B-Kanälen, die den Superkanal bilden. Da der Ausgang des NOR-Gate 340 auf einen hohen Pegel gesetzt wird, werden die obigen 5 LSB im Register 330 gespeichert. Es wird darauf hingewiesen, daß das werthöchste Bit des Busses 101 verwendet wird, um die Verriegelung 354 über das NAND-Gate 352 zurückzusetzen. Die Verriegelung 354 wird für die Deaktivierung ihres dazugehörigen Moduls verwendet, da ihr Ausgangskabel Q zur Aktivierung des Empfangs von Rxclock über AND 356 verwendet wird. Auf diese Weise ist der Prozessor 100 in der Lage, die Verteilung der Module, die für den Aufbau des Superkanals verwendet werden, zu ändern. Wenn also beispielsweise der Prozessor 100 ein bestimmtes Modul ausschalten möchte, wird die entsprechende Verriegelung (also Verriegelung 354 für Modul 1) zurückgesetzt. Die Verriegelung 354 von Modul 1 kann mit einem Signal STOP RECEIVE, das vom Chip_Select 100 des Adreßdekoders 120 kommt, der vom Prozessor 100 gesteuert wird, voreingestellt werden.
• Da die oben beschriebene Synchronisationsprozedur bereits abgeschlossen ist, wird das Register 320 mit dem entsprechenden Wert geladen, im betrachteten Beispiel mit dem Wert '1' für Modul 1 (Wert '4' für Modul 2, usw.).
• Nach Beendigung des oben beschriebenen ersten Schritts im empfangenden DTE ist dieser DTE in der Lage, die in den HDLC- Frames enthaltenen Daten, die vom ISDN-Netz empfangen werden, zu verarbeiten. Das erste Byte des HDLC-Frames, das aus dem Flag '7E' besteht, wird auf dem Rx-Datenkabel 2042 am Eingangskabel des Deserialisierers 250 von Modul 1 empfangen, da der ISDN-Schlitz 1 dem Modul 1 zugewiesen ist. Dieser Flag wird dekodiert und bewirkt, daß das Ausgangskabel OPENING FLAG 1 des Deserialisierers 250 aktiviert wird. Das Signal OPENING FLAG 1 wird an den ersten Eingang jedes OR-Gates mit 30 Eingängen, das mit dem betreffenden Modul verbunden ist, übertragen, also OR-Gate 270 für Modul 1, was dazu führt, daß das Signal OPENING FLAG an jede Schaltung DMA RECEIVE CONTROL übertragen wird, beispielsweise Schaltung 140 für Modul 1. Jede Schaltung DMA RECEIVE CONTROL arbeitet gemäß Darstellung im Statusrechnerdiagramm von Fig. 12A und 12B: bei Empfang des Signals OPENING FLAG geht jeder Statusrechner der Module 1-30 vom Status 0 in den Status 1 über.
• Das zweite Byte des empfangenen HDLC-Frame wird in unserem Beispiel auf dem vierten ISDN-Schlitz empfangen, da dem Modul 1 der erste ISDN-Schlitz, Modul 2 der vierte, Modul 3 der sechste usw. zugewiesen wurde. Da das Signal ENSLOT1-R deaktiviert ist, ist der Deserialisierer 250 von Modul 1 nicht länger verschoben. Im Gegenteil, der Deserialisierer 250 des zweiten Moduls empfängt über das AND-Gate 260 von Modul 2 eine Gruppe von 8 Impulsen an seinem Takteingangskabel, wodurch das Ausgangskabel BYTE READY des Deserialisierers 250 von Modul 2 aktiviert wird. In bezug auf Fig. 12A führt der Empfang des letzten Signals BYTE READY (BR) dazu, daß der Statusrechner von DMA RECEIVE CONTROL 2 in den Status 2 übergeht. Wie aus der Darstellung in Fig. 12A hervorgeht, erzeugt der Statusrechner die Steuersignale HOLD, CHIP SELECT DATA (CSD), WRITE (WR) und INCREMENT (INC). Der Adreßbus von RAM 160 führt einen Wert, der durch die Ausgabe des Puffers 200 bestimmt wird. Er empfängt den Wert, der im Register 360 des Moduls 2 geladen ist (wobei nur das Register 360 von Modul 1 repräsentiert wird). Dieser Wert ist das Ergebnis der Addition der Inhalte von Register 320 und Register 330. Da die Annahme besagte, daß das zweite Modul auch das zweite aufzubauende Modul war, wird Register 320 von Modul 2 mit dem Wert '2' geladen, während das Register 320 von Modul 1 mit dem Wert '1' geladen wird. Da das Register 330 von Modul 2 mit dem Wert '10' geladen wird, erzeugt der Puffer 200, der zum zweiten Modul gehört, einen Adreßwert, der gleich '12' ist. Dieser Wert wird zum Laden des zweiten Byte des HDLC-Frame verwendet, das heißt, dem Byte, das unmittelbar nach dem Flag '7E' folgt.
• EN1, ENL, ... entsprechen ENSLOT1R, ENSLOT2R, ..., da der Übertragungstakt die gleiche Frequenz und Phase besitzt wie der Empfangstakt. Darüber hinaus ist das Signal FSYNC, das den Anfang des Frame taktet, für den Empfangs- und den Übertragungsteil gleich.
• Da das dritte Byte des HDLC-Frame (in unserem Beispiel) auf dem sechsten Schlitz des ISDN-Zeitteilungs-Multiplex-Frame empfangen wird, wird letzterer vom Deserialisierer 250 von Modul 3 deserialisiert. Ähnlich wie oben wird dies mit den acht Taktimpulsen erreicht, die über das AND-Gate 260 von Modul 3 an das Takteingangskabel des Deserialisierers 250 von Modul 3 übertragen werden. Das Signal BYTE READY am Ausgang dieses Deserialisierers wird aktiviert, was dazu führt, daß der Statusrechner DMA RECEIVE CONTROL von Modul 3 vom Status 1 in den Status 2 übergeht. Aus diesem Grund werden die Steuersignale HOLD, CHIP SELECT DATA (CSD), WRITE (WR) und INCREMENT (INC) erzeugt, die für den Zugriff des RAM 160 benötigt werden. Da das NUMBER REGISTER 320 von Modul 3 mit dem Wert '3' geladen wird, erzeugt dieser Puffer 200 von Modul 3 logischerweise den Wert '13' auf dem Eingangsadreßbus von RAM 160. Aus diesem Grund wird das dritte Byte in den RAM an eine Stelle geladen, die unmittelbar nach der des zweiten Byte liegt.
• Jedes Byte der zehn ersten Bytes des HDLC-Frame wird daraufhin von einem entsprechenden Modul 1-10 aufeinanderfolgend verarbeitet und im RAM-Speicher 160 gespeichert. Die Verarbeitung und die Speicherung des elften Byte wird mit den verschiedenen INC-Steuersignalen (INC1 für Modul 1, INC2 für Modul 2, usw.) der betreffenden Schaltungen DMA RECEIVE CONTROL (das heißt Schaltung 140 für Modul 1, usw.) erzielt. Wie aus der Darstellung in Fig. 12B hervorgeht, wird das Signal INC im Status 2 des Statusrechners erzeugt. Diese Erzeugung folgt unmittelbar nach der Erzeugung der Steuersignale CHIP SELECT und WRITE, die für die Adressierung des RAM 160 erforderlich sind. Dieses Signal INC wird an einen Eingang des OR-Gate 300 und an das Ladeeingangskabel des Registers 360 (für Modul 1 beispielsweise) übertragen. Da der Ausgang des OR-Gate 290 auf einen niedrigen Pegel gesetzt wurde, wird der Ausgang des Registers 360 (für Modul 1 beispielsweise) über den Selektor 310 an den Eingang des NUMBER REGISTER 320 übertragen und dort geladen. Dieser Wert wird zu dem des Registers 330 hinzuaddiert und erneut in Register 360 geladen. Da im Beispiel unserer Annahme die Speicheradresse des ersten von Modul 1 verarbeiteten Byte gleich '12' war, führt das Auftauchen des Signals INC dazu, daß das 16-Bit-Register 360 mit 12 + 10 = 22 (dezimal) geladen wird. Dieser Wert wird für die Erzeugung des Speicheradreßwerts des 11. Byte verwendet, das erneut von Modul 1 verarbeitet wird. In ähnlicher Weise führt das Signal INC, das von einem Statusrechner der Schaltung DMA RECEIVE CONTROL eines bestimmten Moduls erzeugt wird, dazu, daß das entsprechende Register 360 mit einem aktualisierten Wert geladen wird, so daß alle Bytes des HDLC-Frame nacheinander an aufeinanderfolgenden Stellen im RAM-Speicher 160 gespeichert werden. Nach der Verarbeitung beispielsweise des zweiten Byte des HDLC-Frame durch Modul 2 (das dem ISDN-Schlitz Nummer 4 zugewiesen ist), wird das Register 360 von Modul 2 mit dem Adreßwert 13 + 10 = 23 (dezimal) geladen.
• Der gesamte HDLC-Frame wird somit verarbeitet und an aufeinanderfolgenden Stellen im RAM-Speicher 160 gespeichert. Sobald das letzte Byte des derzeit verarbeiteten HDLC-Frame auftaucht, bei dem es sich um das abschließende Flag '7E' handelt, erzeugt der Deserialisierer 250 des Moduls, das das letzte Byte verarbeitet, ein abschließendes Signal FLAG, das an ein Eingangskabel seiner entsprechenden Schaltung DMA RECEIVE CONTROL (beispielsweise Schaltung 140 von Modul 1) übertragen wird. Dies führt dazu, daß der betreffende Statusrechner, der in Fig. 12A dargestellt ist, auf den Status 0 zurückgesetzt wird. Das Signal ENDING FLAG wird ebenfalls als ein Interrupt- Signal (beispielsweise Interrupt 31 für das Modul 1) an den Prozessor 100 über den Interrupt-Controller 110 übertragen. Dies führt dazu, daß der Prozessor 100 ein Signal STOP RECEIVE erzeugt, welches an das Eingangskabel der Schaltung DMA RECEIVE CONTROL jedes Moduls 1-30 übertragen wird. Folglich geht jeder Statusrechner eines jeden Moduls wieder auf den Status 0. Daraufhin speichert der Prozessor 100 die Abschlußadresse des HDLC-Frame, die soeben verarbeitet und im RAM-Speicher 160 gespeichert wurde. Ab diesem Moment wird der gesamte HDLC-Frame in aufeinanderfolgende Adreßstellen geladen und ist für die weitere Verarbeitung durch den Prozessor 100 verfügbar.

Claims (3)

1. Verfahren zur Übertragung eines digitalen Datenstroms mit hoher Bitfolgefrequenz über n separate und unabhängige digitale Kommunikationskanäle zwischen zwei verschiedenen Primärterminaladaptern, wobei die genannte Übertragung in einem Teil-T1 oder einem Multikanal-E1 oder einem digitalen ISDN-Netz erfolgt, um den Aufbau eines zusammengesetzten digitalen Kanals zu ermöglichen;

dadurch charakterisiert, daß dieses Verfahren die folgenden Schritte umfaßt:

a) auf Anfrage eines ersten DTE an ein zweites entferntes DTE den Aufbau einer Gruppe n unabhängiger digitaler Kommunikationskanäle, die für den Aufbau eines zusammengesetzten Superkanals zwischen den genannten Terminaladaptern benötigt werden;

b) Bestimmung der Beziehung zwischen dem Schlitz jedes für den Aufbau eines zusammengesetzten Superkanals verwendeten Kanals und der chronologischen Reihenfolge des Aufbaus der genannten Kanäle während einer Initialisierungsphase, und Speicherung der genannten Beziehung in den genannten Terminals; wobei die genannte Initialisierungsphase die folgenden Schritte umfaßt:

b1) Übertragung eines ersten Initialisierungs-Frame vom anfordernden DTE, wobei der genannte erste Frame einen Header und entsprechende Daten umfaßt, die eine Anforderung zum Aufbau eines zusammengesetzten Superkanals repräsentativ darstellen;

b2) bei Empfang des genannten ersten Frame im genannten entfernten DTE die Übertragung an den genannten anfordernden DTE eines zweiten Initialisierungs-Frame zurück an den genannten anfordernden DTE, wobei der genannte zweite Frame einen Header und entsprechende Daten umfaßt, die eine Bestätigung dessen darstellen, daß der genannte entfernte DTE den genannten ersten Frame empfangen hat;

b3) bei Empfang des genannten zweiten Frame im genannten anfordernden DTE die Übertragung an den genannten entfernten DTE eines dritten Initialisierungs-Frame, wobei der genannte dritte Frame einen Header und entsprechende Daten umfaßt, die die chronologische Reihenfolge des Aufbaus der Kanäle angeben;

b4) bei Empfang des genannten dritten Frame im genannten entfernten DTE die Übertragung an den genannten anfordernden DTE eines vierten Initialisierungs-Frame, wobei der genannte vierte Frame einen Header und entsprechende Daten umfaßt, die eine Bestätigung dessen darstellen, daß der genannte entfernte DTE den genannten dritten Frame und außerdem Daten, die die chronologische Reihenfolge angeben, empfangen hat;

c) Übertragung jedes Byte in Übereinstimmung mit der chronologischen Reihenfolge, die zuvor für jeden der genannten Kanäle festgelegt wurde, durch die unabhängigen digitalen Kanäle;

d) Speicherung im genannten entfernten DTE jedes Byte des Datenstroms mit hoher Bitfolgefrequenz, das über die verschiedenen unabhängigen digitalen Kanäle empfangen und in einen einzelnen Speicher an eine Adresse geladen wird, die auf der Grundlage der folgenden Formel berechnet wird:

A(n) = A(n-1) + n

wobei A(n-1) der Adresse entspricht, an der das vorherige Byte gespeichert ist, das durch den betreffenden Kanal geleitet wurde, und wobei n der Anzahl der aufgebauten digitalen Kanäle entspricht;

2. Verfahren gemäß Anspruch 1, dadurch charakterisiert, daß der genannte erste, zweite, dritte und vierte Initialisierungs-Frame aus einem Synchronisations-Byte besteht, das sich zwischen zwei HDLC- oder SDLC-Flags befindet.

3. Vorrichtung zur Übertragung von einem digitalen Datenstrom mit hoher Bitfolgefrequenz über N separate und unabhängige digitale Kommunikationskanäle zwischen zwei verschiedenen Primärterminaladaptern, wobei die genannte Übertragung in einem Teil-T1 oder einem Multikanal-E1 oder einem digitalen ISDN-Netz erfolgt, um den Aufbau eines zusammengesetzten digitalen Kanals zu ermöglichen;

dadurch charakterisiert, daß diese Vorrichtung die folgenden Mittel umfaßt:

a) Mittel zum Aufbau, auf Anfrage eines ersten DTE an ein zweites entferntes DTE, einer Gruppe n unabhängiger digitaler Kommunikationskanäle, die für den Aufbau eines zusammengesetzten Superkanals zwischen den genannten Terminaladaptern benötigt werden;

b) Mittel zur Bestimmung der Beziehung zwischen dem Schlitz jedes für den Aufbau eines zusammengesetzten Superkanals verwendeten Kanals und der chronologischen Reihenfolge des Aufbaus der genannten Kanäle während einer Initialisierungsphase, und Speicherung der genannten Beziehung in den genannten Terminals; wobei die genannte Initialisierungsphase durch folgende Mittel bewerkstelligt wird:

b1) Mittel zur Übertragung eines ersten Initialisierungs-Frame vom anfordernden DTE, wobei der genannte erste Frame einen Header und entsprechende Daten umfaßt, die eine Anforderung zum Aufbau eines zusammengesetzten Superkanals repräsentativ darstellen;

b2) Mittel, das bei Empfang des genannten ersten Frame im genannten entfernten DTE die Übertragung an den genannten anfordernden DTE eines zweiten Initialisierungs-Frame zurück an den genannten anfordernden DTE sicherstellt, wobei der genannte zweite Frame einen Header und entsprechende Daten umfaßt, die eine Bestätigung dessen darstellen, daß der genannte entfernte DTE den genannten ersten Frame empfangen hat;

b3) Mittel, das bei Empfang des genannten zweiten Frame im genannten anfordernden DTE die Übertragung an den genannten entfernten DTE eines dritten Initialisierungs-Frame sicherstellt, wobei der genannte dritte Frame einen Header und entsprechende Daten umfaßt, die die chronologische Reihenfolge des Aufbaus der Kanäle angeben;

b4) Mittel, das bei Empfang des genannten dritten Frame im genannten entfernten DTE die Übertragung an den genannten anfordernden DTE eines vierten Initialisierungs-Frame sicherstellt, wobei der genannte vierte Frame einen Header und entsprechende Daten umfaßt, die eine Bestätigung dessen darstellen, daß der genannte entfernte DTE den genannten dritten Frame und außerdem Daten, die die chronologische Reihenfolge angeben, empfangen hat;

b) Mittel zur Übertragung jedes Byte des genannten Datenflusses mit hoher Bitfolgefrequenz durch die genannten digitalen Kanäle in Übereinstimmung mit der chronologischen Reihenfolge, die für jeden der genannten Kanäle festgelegt wurde;

c) Mittel zur Speicherung im genannten entfernten DTE jedes Byte des Datenstroms mit hoher Bitfolgefrequenz, das über die verschiedenen unabhängigen digitalen Kanäle empfangen und in einen einzelnen Speicher an eine Adresse geladen wird, die auf der Grundlage der folgenden Formel berechnet wird:

A(n) = A(n-1) + n

wobei A(n-1) der Adresse entspricht, an der das vorherige Byte gespeichert ist, das durch den betreffenden Kanal geleitet wurde, und wobei n der Anzahl der aufgebauten digitalen Kanäle entspricht;