DE69124743T2

DE69124743T2 - Vorrichtung zur Speicherung und Durchschaltung und Verfahren zur Datensicherung während der Speicherung

Info

Publication number: DE69124743T2
Application number: DE69124743T
Authority: DE
Inventors: Gerard Bardet; Pennec Jean-Francois Le; Patrick Michel; Philippe Therias
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-11-29
Filing date: 1991-11-29
Publication date: 1997-08-14
Anticipated expiration: 2011-11-30
Also published as: DE69124743D1; JPH0728321B2; JPH06224963A; EP0544964A1; EP0544964B1; US5260936A

Description

Technischer Bereich

Die Erfindung bezieht sich auf eine Vorrichtung zur Speicherung und Durchschaltung für Telekommunikationseinrichtungen und insbesondere auf eine Vorrichtung&sub1; die Mittel enthält, um einen HDLC-Rahmen mit Daten zu parallelisieren, die von einem ersten Telekommunikationsknoten in Form einer Folge von N-Bitwörtern empfangen werden, wobei dieser Rahmen eine Kopfzeile, ein Datenfeld und eine Blockprüfzeichenfolge (FCS) enthält, die von dem ersten Knoten erzeugt wird. Die Vorrichtung enthält einen Speicher, um die parallelisierten N-Bitwörter über Direktzugriffsspeichermittel zu speichern, Verarbeitungsmittel, um eine neue Kopf zeile als Ersatz für die Kopf zeile von diesem HDLC Empfängerrahmen in diesem Speicher zu berechnen. Die Vorrichtung zur Speicherung und Durchschaltung enthält Serialisierungsmittel, welche die N-Bitwörter in diesem Speicher durch die DMA Mittel abrufen und diese in Form eines neuen HDLC Rahmens mit einer neuen FCS an einen zweiten Telekommunikationsknoten schicken.

Hintergrund der Technik

Vorrichtung zur Speicherung und Durchschaltung, insbesondere in X25 und Rahmenrelaisanwendungen, sind im Telekommunikationsbereich weitgehend bekannt, da diese die Übertragung von Datenpaketen durch die verschiedenen Netzwerkknoten erlauben. Die Integrität von Daten, die durch das Netzwerk übertragen wurden, ist ein Hauptproblem der Telekommunikationsentwickler - siehe zum Beispiel EP-A-0 366 589. Zwei Hauptfehlerquellen können derzeit die Kommunikation beeinträchtigen.
Erstens könnten falsche Daten in den Rahmen eingeleitet werden, wenn letzterer von einem Knoten zum anderen übertragen wird. Diese Fehler werden wirksam erkannt, indem die bekannte Blockprüfzeichenfolge (FCS) oder die CRC Prüfsummen, die in den Prozeduren der schnellen Datenverbindungssteuerung enthalten sind, benutzt werden. In dieser Vorrichtung sendet die übertragende Station ein Paket und hängt dieses an eine entsprechend berechnete CRC Prüfsumme an. Am anderen Ende der Leitung speichert der Empfangsknoten die übertragene Prüfsumme, berechnet seine eigene und vergleicht beide Summen miteinander, um das Auftreten eines möglichen Fehlers während der Übertragung durch die Leitung zu erkennen.
Obwohl Fehler die Daten während ihrer Übertragung durch die Leitung verändern können, können die Rahmen aber unglücklicherweise während ihrer Verarbeitung in einem Telekommunikationsknoten beeinflußt werden, wenn diese im RAM Speicher der Maschine gespeichert sind. Tatsächlich wird, nach dem oben genannten Vergleich von übertragener Prüfsumme und berechneter Prüfsumme, der empfangene Rahmen, der ein Kopfzeilenfeld und ein Datenfeld enthält, im Speicher der Maschine vor jeder weiteren Verarbeitung gespeichert. Dann trennt ein Prozessor, der ebenfalls in letzterem enthalten ist, das Kopfzeilenfeld und verarbeitet dieses gemäß der Adresse, an die das Paket zu senden ist und generiert anschließend eine weitere Kopfzeile. Anschließend wird eine weitere CRC Prüfsumme berechnet, die sowohl der neuen Kopf zeile als auch dem Datenfeld entspricht, und ein neuer Rahmen mit der neuen Kopf zeile, das Datenfeld und die letzte Prüfsumme werden an den nächsten Telekommunikationsknoten übertragen. Während der oben genannten Rahmenverarbeitung könnten unglücklicherweise Fehler in den Speicher eingeleitet werden, da die RAM Speicher empfindlich auf elektrostatische Entladungen, Alpha-Teilchen, Pannen und andere Rauschquellen reagieren. Fehler könnten auch während der Speicherung von Daten im Speicher in der BUS Ebene, d. h. DMA Fehler, eingeleitet werden. Es scheint, daß diese Fehler in den Rahmen eingeleitet werden, nach Prüfung der empfangenen CRC Prüfsumme, die durch den vorhergehenden Telekommunikationsknoten berechnet wurde und vor Berechnung der nächsten CRC Prüf summe, die an das Paket angehängt werden wird, wenn dieses an den anderen Telekommunikationsknoten übertragen wird. Demzufolge können Fehler, die während der Verarbeitung des Rahmens aufgetreten sind, nicht mit den herkömmlichen Vorrichtungen zur Speicherung und Durchschaltung erkannt werden.
Da die Mechanismen zur Speicherung und Durchschaltung eine große Anzahl von Paketen verarbeiten, ist es ausgesprochen wünschenswert, die Integrität von Daten während ihrer Speicherung innerhalb des RAMs der Maschine zu gewährleisten, ohne daß weitere Verarbeitungsressourcen von dem Prozessor benötigt werden, die sich bereits auf die Bereitstellung der gewünschten Kommunikationsgeschwindigkeit auswirkten, und auch ohne daß zusätzlicher Datenspeicher erforderlich ist. Wie außerdem aus dem Dokument Data Communication, September 21, 1991, page 70, "one of the most significant sources of TCP/IP overhead is the delay associated with calculating the checksums used to verify the integrity of data. Before the transmitting station can send a packet, it must calculate the packet's checksum and append that checksum to the packetts header" (eine der signifikantesten Quellen von TCP/IP Overhead ist die Verzögerung, die mit der Berechnung der Prüfsummen verbunden ist, die verwendet werden, um die Integrität von Daten zu überprüfen. Bevor die übertragende Station ein Paket senden kann, muß diese die Prüfsumme des Pakets berechnen und diese Prüfsumme an die Kopfzeile des Pakets angehängt). Es ist deshalb ausgesprochen wünschenswert, die Datenintegrität während der Übertragung in den RAM vorzusehen, ohne daß weitere Verarbeitungsquellen erforderlich sind, die erstens den Prozessor überladen und zweitens eine zusätzliche Verzögerung mit sich bringen, wodurch eine größere Speicherkapazität erforderlich ist.

Zusammenfassung der Erfindung

Das technische Problem, das es zu lösen gilt, besteht in der Konzeption einer Vorrichtung zur Speicherung und Durchschaltung für eine Telekommunikationseinrichtung, die mit einem HDLC Protokoll läuft, durch welches es möglich ist, die Integrität von Daten während ihrer Übertragung in den Speicher der Maschine zu ermöglichen, ohne daß irgendwelche Verarbeitungsmittel vom Prozessor darin enthalten sind und zur weiteren Verzögerung beitragen.
Dieses Problem wird durch Speicherung und Durchschaltung gemäß der vorliegenden Erfindung gelöst, die Mittel enthält, um parallel den empfangenen HDLC Rahmen gleichzeitig mit den Mitteln zur Parallelisierung zu empfangen und die eine erste partielle FCS über das Datenf eld berechnet, und Mittel, um die partielle FCS zu speichern. Während der Durchschaltungsphase werden die N-Bitwörter, die an den nächsten Telekommunikationsknoten zu übertragen sind, gleichzeitig von dem HDLC Serialisierer und von Mitteln empfangen, um eine zweite paftielle FCS zu berechnen, die das Datenfeld nur von dem durchgeschalteten HDLC Rahmen abdeckt. Am Ende des Serialisierungsprozesses vom Datenfeld des HDLC Rahmens werden zwei partielle Ergebnisse verglichen, um das Auftreten eines Fehlers zu erkennen, der im Speicher während der Berechnung der neuen Kopfzeile des Rahmens aufgetreten sein könnte. Das Ergebnis dieses Vergleichs wird als Steuersignal benutzt, um den Wert der FCS, die von der HDLC berechnet wurde, zu verändern, noch bevor dieser an die Telekommunikationsleitung übertragen wird. Da die Berechnung sowohl von der ersten als auch von der zweiten FCS jeweils während der Parallelisierung des HDLC Rahmens und der Serialisierung der verarbeiteten N-Bit Datenwöftern durchgeführt wird, ist keine zusätzliche Verzögerung erforderlich. Die Integrität der Daten während ihrer Speicherung im RAM wird deshalb bereitgestellt, ohne daß zusätzliche Verarbeitungsressourcen erforderlich sind, da der Prozessor, der in der Vorrichtung zur Speicherung und Durchschaltung enthalten ist, seine Ressourcen hat, die vollkommen dem Speicherungs- und Durchschaltungsprozeß zugeordnet bleiben.
In einem bevorzugten Ausführungsbeispiel der Erfindung enthält die Vorrichtung zur Speicherung und Durchschaltung einen FIFO Speicher, dessen Ausgangsbus von dem Datenbus getrennt ist, der den RAM adressiert. Auf diese Weise erfordert der Vergleich der ersten und zweiten partiellen Ergebnis keinen Zugriff auf den Datenbus.
Das Parallelisierungsmittel ist vorzugsweise ein HDLC Empfänger, der die HDLC Rahmen in N-Bitwörter parallelisiert, und der ein Steuersignal generiert, um einen Verriegelungsschaltkreis zu setzen, wenn das erste Bit von dem Datenfelds des ankommenden Rahmens empfangen wird, und ein zweites Steuersignal, um den Verriegelungsschaltkreis rückzusetzen, wenn das letzte Bit vom Datenfelds des HDLC Rahmens empfangen wird. Das besagte Mittel zur Berechnung der ersten partiellen FCS ist ein FCS Generator, der den seriellen Rahmen an seinem Eingang empfängt, und der einen Takteingang hat, der vom Ausgang des Verriegelungsschaltkreises gesteuert wird. Dies ermöglicht den Einsatz von sehr bekannten FCS Generatoren, und das partielle FCS Resultat wird nur durch Steuerung des Signals berechnet, das an dessen Takteingang eingeht.
In einem bevorzugten Ausführungsbeispiel ist das Serialisierungsmittel ein HDLC Zeichengeber, der einen Steuereingang hat, um eine Änderung des nächsten Bits zu veranlassen, das an dessen Ausgang erscheinen wird, und der Steuereingang das Ergebnis aus dem Vergleich von erstem und zweitem partiellem Ergebnis empfängt.

Beschreibung der Zeichnungen

Figur 1 ist ein Basisflußdiagramm, welches das Prinzip des Speicherungsprozesses von der Vorrichtung zur Speicherung und Durchschaltung gemäß der vorliegenden Erfindung detailliert.
Figur 2 ist ein Basisflußdiagramm, welches das Prinzip des Durchschaltungsprozesses detailliert, das zu der Vorrichtung zur Speicherung und Durchschaltung gemäß der vorliegenden Erfindung gehört.
Figuren 3, 4 und 5 zeigen ein bevorzugtes Ausführungsbeispiel von einer Vorrichtung zur Speicherung und Durchschaltung gemäß der vorliegenden Erfindung.
Figur 6 zeigt den Direktzugriffsspeicher (DMA) mit dem Empfangsteil des DMA Steuerschaltkreises 900.
Figur 7 zeigt den DMA mit Sendeteil des DMA Steuerschaltkreises 900.
Figur 8A und 9 zeigen die erste und zweite interne DMA Empfangsstatusmaschine, die im Schaltkreis 900 enthalten sind.
Figur 8B zeigt typische Taktdiagramme der Buszugriffssteuersignale.
Figur 10A und 11 zeigen die erste und zweite interne DMA Sendestatusmaschine, die in dem DMA Steuerschaltkreis 900 enthalten sind.
Figur 10B zeigt normale Taktdiagramme der Buszugriffssteuersignale.

Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung

Figur 1 zeigt das Prinzip des Speicherungsprozesses gemäß der vorliegenden Erfindung. Nach den Initialisierungsprozeduren ist die Vorrichtung bereit, um HDLC oder SDLC Rahmen zu empfangen, Schritt 10. Die Verarbeitung von einem empfangenen Rahmen beginnt mit der Erkennung des herkömmlichen HDLC oder SDLC Merkers, Schritt 11. Schritt 12, der Parallelisierer, der im Empfangsteil des Telekommunikationsknotens enthalten ist, startet die Berechnung der Blockprüfzeichenfolge (FCS) oder der CRC Prüfsumme im ersten Bit des Kopf zeilenfelds. Parallel zur CRC Berechnung werden die empfangenen Bits hintereinander in N-Bitwörtern zusammengefaßt und sukzessive im RAM gespeichert, da diese im Ausgang des HDLC Empfängers bis zum letzten Bit des Kopfzeilenfelds erscheinen, das mittels eines Tests im letzten Bit des Kopfzeilenfelds erkannt wurde, Schritt 14. Bei Auftreten des letzten Bits des Kopfzeilenfelds geht der Prozeß zu Schritt 15, wo eine zweite CRC Berechnung von einem separaten CRC Generator parallel zu der oben genannten ersten CRC Berechnung aufgerufen wird. Der Parallelisierungsprozeß des ankommenden Rahmens wird dann fortgesetzt, und die empfangenen Bits werden gruppiert und im Speicher, Schritt 16, bis zum Auftreten des letzten Bits aus dem Datenfeld des HDLC Rahmens gespeichert. Dieses letzte Bit wird mittels eines Tests erkannt, der in Schritt 17 durchgeführt wird. Schritt 18, das Ergebnis der zweiten CRC Berechnung wird in einem FIFO Speicher gespeichert, während das Ergebnis der ersten traditionell benutzt wird, um die Integrität des HDLC Rahmens zu prüfen, der von der Leitung empfangen wurde.
Mit Bezug auf Figur 2 kann der Durchschaltungsprozeß starten, wenn die neue Kopf zeile berechnet wurde, Schritt 21. Dann werden bei Schritt 22 die ersten N-Bitwörter, welche den ersten Bits der Kopfzeile entsprechen, für den Serialisierer bereitgestellt, der sofort die Berechnung eines CRC startet, nachstehend als dritte CRC Berechnung bezeichnet, die an den nächsten Telekommunikationsknoten übertragen werden wird. Die N-Bit Datenwörter werden sukzessive aus dem Speicher gelesen, während die HDLC Zeichengeber die entsprechende Reihe von Datenbits erzeugen, die zum Netzwerk durchgeschaltet werden. Dies erfolgt mittels einer Operation zum Lesen/Durchschalten, die in Schritt 23 durchgeführt wird, um die Gruppen mit Bits aus dem Speicher herauszuziehen und diese an den HDLC Zeichengeber zu senden, der mit einem Test in Schritt 24 verbunden ist, um das Ende des Kopfzeilenfelds des zu übertragenden HDLC Rahmens zu erkennen. So lange wie das letzte Bit des Kopf zeilenfelds nicht aus dem Speicher herausgezogen wurde, fährt der Prozeß mit Schritt 23 fort, wo eine neue Gruppe mit Bits aus dem Speicher gelesen und am Eingang des Serialisierers bereitgestellt wird. Im Gegensatz dazu wird, wenn der letztgenannte Serialisierer die letzte Gruppe mit Bits aus dem Kopf zeichenfeld empfängt, ein vierter CRC Berechnungsprozeß, Schritt 25, in einem zweiten, separaten CRC Generator gestartet, dessen Eingangsbus mit dem Eingang des HDLC Zeichengebers verbunden ist. Wie oben, wird diese zweite CRC Berechnung parallel zu der CRC Berechnung verarbeitet, die im HDLC Serialisierer durchgeführt wird, und die mit dem ersten Bit des Kopfzeilenfelds des zu übertragenden HDLC Rahmens begann. Der Serialisierungsprozeß des HDLC Rahmens setzt dann die Serialisierung von dem Datenfeld des Rahmens fort. Dieser wird wie folgt durchgeführt: Schritt 26, die folgende Gruppe mit Bits aus dem Datenfeld wird aus dem Speicher herausgezogen und im HDLC Serialisierer sowie in dem oben genannten, zweiten separaten CRC Generator bereitgestellt. Schritt 27, ein Test wird durchgeführt, um festzulegen, ob die aktuelle Gruppe mit Daten, die serialisiert wird, die letzte Gruppe aus dem Datenfeld des HDLC Rahmens ist. In dem Fall fährt der Prozeß mit Schritt 29 fort. Im umgekehrten Fall geht der Prozeß zurück zu Schritt 26, wo die nächste Gruppe mit Datenbits aus dem Speicher herausgezogen wird und von dem HDLC Serialisierer serialisiert wird. Wenn das letzte Bit des Datenfelds für letzteren bereitgestellt und serialisiert wurde, ist der vierte CRC Berechnungsprozeß abgeschlossen und sein Ergebnis wird mit dem Ergebnis aus der zweiten CRC Berechnung verglichen, die im FIFO gespeichert wurde. Wenn, während der Verarbeitung des Kopfzeilenfelds vom Rahmen ein Fehler in en RAM Speicher eingeleitet wurde, werden beide Ergebnisse unterschiedlich ausfallen, und der letzte Vergleich wird scheitern. Dann wird bei Schritt 28 die Vorrichtung ein Änderungssteuersignal generieren, das den HDLC Serialisierer angeben wird, der auch seine eigene CRC Prüfsummenberechnung beendet hat, aber noch nicht an die Leitung übertragen hat, um das letzte Ergebnis zu ändern. Letzteres wird dann über die Telekommunikationsleitung in den nächsten Telekommunikationsknoten in Schritt 30 durchgeschaltet. Dieser nächste Knoten wird einfach den Fehler erkennen, der während der Speicherung der Bits im RAM mit Hilfe der traditionellen FCS oder CRC Prüfsummenberechnung eingeleitet wird, die traditionell im Empfangsteil des nächsten Knotens durchgeführt wird. Wenn der gesamte HDLC Rahmen an die Leitung übertragen wurde, endet der Rahmendurchschaltungsprozeß, Schritt 31. Da der zweite und vierte CRC Berechnungsprozeß in der seriellen Bitanordnung parallel zum Parallelisierungs- und Serialisierungsprozeß durchgeführt werden, ist keine weitere Verarbeitungsverzögerung in der gesamten Verarbeitung des empfangenen HDLC Rahmens erforderlich. Insbesondere werden die Ressourcen des Prozessors, der im Telekommunikationsknoten enthalten ist, und die Vorrichtung zur Speicherung und zur Durchschaltung gemäß der vorliegenden Erfindung liefert, noch von der traditionellen Verarbeitung der Kopf zeile des HDLC Rahmens beeinflußt bleiben.
Die Figuren 3, 4 und 5 zeigen ein bevorzugtes Ausführungsbeispiel der Vorrichtung zur Speicherung und zur Durchschaltung gemäß der Erfindung. Mit Bezug auf Figur 4 enthält die Vorrichtung einen Mikrocontroller 100, wie zum Beispiel den INTEL 80186, 16 Bits, der mit einem RAM Speicher 200, 64 000 × 16 Bits, über einen Adreßbus 131, einen Datenbus 101 und traditionelle Chip Select (CS), Write (WR) und Read (RD) Steuerleitungen verbunden ist. Mit Bezug auf Figur 3 wird der Mikrocontroller ebenfalls mit einem traditionellen SDLC Empfänger 300 verbunden, wobei letzterer zu einem TAKTEMPFANGS-Generator 400 und einem CRC2 Generator 500 gehsrt. Der Mikrocontroller wird außerdem mit einem SDLC Zeichengeber 600 verbunden, der zu einem TAKTSENDE-Generator 700 und einem CRC2' Generator 800 gehört, die in Figur 5 abgebildet sind. Der Controller 100 benutzt die verschiedenen Hardware-Ressourcen gemeinsam mit einem DMA Steuerschaltkreis 900, wie dies nachstehend detaillierter beschrieben werden wird. Insbesondere hat der SDLC EMPFÄNGER 300 die DATA END Ausgangsleitung 111, die mit einem Reset-Eingang einer Verriegelung 1030 verbunden ist, und eine DATA BEGIN Ausgangsleitung 112, die mit der gesetzten Eingangsleitung von letzterer Verriegelung verbunden ist. Die Q Ausgangsleitung der Verriegelung 1030 wird mit einer Eingangsleitung und einem AND Gatter 1040 verbunden, das einen Ausgang hat, der mit dem Takteingang des CRC2 Generators 500 verbunden ist, und eine zweite Eingangsleitung, die den EMPFANGS-Takt empfängt, der in der Bittakt-Ausgangsleitung 113 des EMPFANGSTAKT-Generators 400 generiert wird. Der Generator 400 generiert auch einen Bytetakt in einer Leitung 115, die an den Eingang eines Divide-By-Two- Schaltkreises 1020 gesendet wird.
Der Divide-By-Two-Schaltkreis 1020 hat eine Ausgangsleitung 116, die mit einer CLOCK WORD RECEIVE Eingangsleitung des DMA STEUER-Schaltkreises 900 verbunden ist. Da der Bytetakt durch zwei geteilt wird, ist das Signal, das an den Eingang 116 des DMA Steuerschaltkreises 900 übertragen wird, in Phase mit dem Bittakt, der in Leitung 113 generiert wurde, aber nur aus einem Taktimpuls besteht, der bei Erscheinen eines 16-Bit Wortes in dem 16-Bit Datenbus 101 auftritt. Der SDLC EMPFANGS-Schaltkreis 300 hat jeweils eine Ausgangsleitung KOPFZEILE ENDE 119 und eine Ausgangsleitung KOPFZEILE ANFANG 120, die angeschossen sind, um die Eingangsleitung INT0 und die Eingangsleitung INT1 des Controllers 100 zu unterbrechen. Das Signal KOPFZEILE ANFANG in Leitung 120 wird auch an die Eingangsleitung KOPFZEILE ANFANG des DMA STEUERschaltkreises 900 übertragen. Der SDLC EMPFANGS-Schaltkreis 300 benutzt gemeinsam mit dem Controller 100, mit dem RAM Speicher 200, mit einem Puffer 1000, mit dem DMA STEUER-Schaltkreis 900, mit dem SDLC XMIT Schaltkreis 600 und mit dem CRC2' Generator 800 den gleichen 16-Bit Datenbus 101. Der SDLC EMPFANGS-Schaltkreis 300 hat einen CS RX Empfangseingang, der mit einem entsprechenden CS RX Ausgang des DMA STEUER-Schaltkreises 900 über eine Leitung 118 verbunden ist, einen CRC1 ENDE Ausgang, der mit einem INC Eingang eines FIFO 2000 und einem CRC1 Eingang des DMA STEUER- Schaltkreise 900 mittels eines Kabels 117 verbunden ist, und einen TAKT Eingang, der den BYTE-Takt in Leitung 115 empfängt. Der EMPFANGSTAKT-Generator 400 generiert das Empfangstaktsignal in Leitung 113, das zum Beispiel an eine Datenendeinrichtung übertragen wird, und den Empfangsrhythmus des ankommenden Rahmens steuert. Der CRC2 Generator 500 generiert - wie unten beschrieben wird - ein 16-Bit CRC2 Muster, das an einen 16-Bit Eingangsbus von FIFO 2000 übertragen wird. Der letztgenannte FIFO hat einen 16-Bit Ausgangsbus 121, der mit einem ersten Eingangsbus eines Komparators 2010 verbunden ist, der in Figur 5 abgebildet ist und einen zweiten Eingangsbus hat, der mit einem 16-Bit Ausgangsbus des CRC2' Generators 800 verbunden ist.
Der Controller 100 hat eine CS5 Ausgangsleitung 127, eine HLDA Ausgangsleitung 126, eine HOLD Eingangsleitung 125, eine CS1 Ausgangsleitung 124, eine CS2 Ausgangsleitung 123, eine CS6 Ausgangsleitung 129, eine CS4 Ausgangsleitung 128, die jeweils mit einer CS CRC2' BEGINN Eingangsleitung, einer HLDA Eingangsleitung, einem HOLD Ausgang, einer CS ADRESSZÄHLER Eingangsleitung, einer CS ENDE Eingangsleitung, einer CS EMPFANGSZÄHLUNG Eingangsleitung und einer DURCHSCHALTEN AKTIVIEREN Eingangsleitung des DMA STEUER-Schaltkreises 900 verbunden sind. Der Controller 100 hat ein READ Steuersignal, das an eine RD Eingangsleitung des DMA STEUER-Schaltkreises 900 und an einen ersten Eingang eines OR Gatters 3001 übertragen wird. Das OR Gatter 3001 hat einen zweiten Eingang, der das CS3 Signal in Leitung 132 empfängt und einen Ausgang, der mit einem ersten Eingang eines AND Gatters 3000 verbunden ist. Der Controller 100 hat ein WR Steuersignal, das an einen ersten Eingang eines OR Gatters 1050 und an eine WR Leitung der DMA STEUERUNG 900 übertragen wird. Das OR Gatter 1050 hat eine zweite Eingangsleitung, die mit der CS3 Ausgangsleitung 132 des Controllers 100 verbunden ist und eine Ausgangsleitung, die mit einem zweiten Eingang eines AND Gatters 3000 verbunden ist. Das AND Gatter 3000 hat eine Ausgangsleitung, die mit dem AUSGANG AKTIVIERT Eingang eines Puffers 1060 verbunden ist. Die Verbindung von AND Gatter 3000 und OR Gattern 1050 und 3001 bietet mittels der RD oder WR Steuerleitungen, die von dem DMA Steuerschaltkreis 900 ausgegeben werden, die Fähigkeit, "den Ausgang des 3-Status-Puffers 1060 im DMA-Modus zu aktivieren". Deshalb wird letzterer in der Lage sein, den RAM 200 während der Lese- oder Schreibzyklen zu adressieren. Das CS3 Steuersignal in Leitung 132 wird - außer dem CS Eingang des RAM Speichers 200 - an einen CS RAM Eingang der DMA STEUERUNG 900 übertragen. Der Controller 100 hat seinen 16-Bitadreßbus 101, der - zusätzlich zum RAM Speicher 200 - mit einem 16-Bit Ausgangsbus eines Puffers 1060 verbunden ist, wobei dessen Eingang die Inhalte des 16-Bit Ausgangsbusses des DMA STEUER-Schaltkreises 900 empfängt. Der letztgenannte 16-Bit Ausgangsbus wird auch mit einem 16-Bit Eingangsbus des Puffers 1000 verbunden. Der DMA STEUER-Schaltkreis 900 hat eine LOAD XMIT Ausgangsleitung 212, die mit einer entsprechenden LOAD Eingangsleitung des SDLC XMIT Schaltkreises 600 und auch mit dem LOAD Eingang des CRC2' Generators 800 verbunden ist. Der DMA STEUER-Schaltkreis 900 hat außerdem eine ENB CRC2' CALC Ausgangsleitung 214, die mit einer ersten Eingangsleitung eines AND Gatters 1070 verbunden ist und einer XMIT FLAG END Eingangsleitung 122, die mit einer FLAG END Ausgangsleitung des SDLC Xmit Schaltkreises 600 und auch mit einer Decrement Eingangsleitung von FIFO 2000 verbunden ist. AND 1070 hat eine zweite Eingangsleitung, die den Sendetakt in Leitung 215 empfängt, der in der Bittakt-Ausgangsleitung des XMIT CLOCK Generators 700 generiert wird. Dieser Takt wird auch im TAKT Eingang des SDLC XMIT Schaltkreises 600 bereitgestellt. Der XMIT CLOCK Generator 700 hat eine CLOCK WORD XMIT Ausgangsleitung 211, die mit einer entsprechenden CLOCK WORD XMIT Eingangsleitung des DMA STEUER-Schaltkreises 900 verbunden ist. Die Ausgangsleitung des AND Gatters 1070 wird mit dem TAKT Eingang des CRC2' Generators 800 verbunden. Der Komparator 2010 hat eine Ausgangsleitung, die an eine erste Eingangsleitung eines AND Gatters 1080 angeschlossen ist, einen zweiten Eingang, der mit der CRC BEGINN Ausgangsleitung des SDLC XMIT Schaltkreises 600 verbunden ist. Das AND Gatter 1080 stellt in seiner Ausgangsleitung ein SPOIL CRC Signal im SDLC XMIT Schaltkreis 600 bereit, das als Steuersignal benutzt wird, um die CRC Prüfsumme zu ändern, die im SDLC SENDE-Schaltkreis 600 berechnet wird. Der XMIT CLOCK Generator 700 bzw. der SDLC XMIT Schaltkreis 600 stellt einen XMIT Takt und XMIT Daten bereit, die an den nächsten Telekommunikationsknoten übertragen werden.
Der DMA STEUER-Schaltkreis 900 wird insbesondere mit Bezug auf die Figuren 6 und 7 beschrieben, die jeweils Empfangs- und Übertragungsteile detaillieren. Mit Bezug auf Figur 6 hat der DMA STEUER-Schaltkreis 900 einen DMA EMPFANGSZÄHLER 920, der mit dem 16-Bit Datenbus 101 verbunden ist, und einen 16-Bit Ausgangsbus 901 hat, der mit einem entsprechenden Eingangsbus eines Drei-Status-Puffers 910 verbunden ist. Puffer 910 hat seinen Ausgangsbus, der mit Bus 901 verbunden ist und von einem OR Gatter 930 gesteuert wird, wobei der Ausgang mit der AUSGANG AKTIVIERT Eingangsleitung von Puffer 910 verbunden ist. Das OR Gatter 930 hat seine zwei Eingangsleitungen, von denen jede das RD Steuersignal und das CS EMPFANGSZÄHLUNGS-Steuersignal in Leitung 129 empfängt, das vom Controller 100 kommt. Der DMA EMPFANGSZÄHLER 920 hat eine Load (LD) Eingangsleitung, die mit dem Ausgang eines OR 940 verbunden ist, der das WR Steuersignal und das CS EMPFANGSZÄHLUNGS-Signal in Leitung 129 an ihren beiden Eingängen empfängt. Ein AND Gatter 950 empfängt ein ENABLE CLOCK WORD RECEIVE Signal in seiner ersten Eingangsleitung von einer internen Statusmaschine 960. Das AND Gatter 950 hat seinen zweiten Eingang, der das CLOCK WORD Signal in Leitung 116 empfängt, und das von einem Divide-By-Two-Schaltkreis 1020 generiert wird. Der DMA EMPFANGSZÄHLER 920 hat eine POR Reset Eingangsleitung, die die allgemeine Anschaltung der Telekommunikationseinrichtung empfängt.
Figur 7 zeigt die interne Schaltlogik, die dem Übertragungsteil des DMA STEUER-Schaltkreises 900 entspricht. Ein 16-Bit DMA XMIT ZÄHLER 961 hat einen Eingangsbus, der mit dem 16-Bit Datenbus 101 und einen 16-Bit Ausgangsbus 911 verbunden ist, der an einen Eingangsbus eines Puffers 962, einen ersten Eingangsbus eines ersten Komparators 963 und einen ersten Eingangsbus eines zweiten Komparators 964 angeschlossen ist. Der Komparator 963 hat einen zweiten Eingangsbus, der an den Ausgangsbus des Verriegelungsschaltkreises 966 angeschlossen ist, und eine Ausgangsleitung, die mit einem gesetzten Eingang einer Verriegelung 967 verbunden ist. Die Verriegelung 967 hat ihre Reset- Leitung, welche das XMIT FLAG END Signal in Leitung 122 empfängt, und eine Ausgangsleitung, welche das ENABLE CRC2' CALC Signal in Leitung 214 bereitstellt. Der Verriegelungsschaltkreis 966 hat seinen Eingangsbus, der mit dem Datenbus 101 verbunden ist und eine ENABLE Eingangsleitung, welche das CS CRC2' BEGINN Signal in Leitung 127 empfängt, das vom Mikrocontroller 100 generiert wird. Der Komparatorschaltkreis 964 hat seinen zweiten Eingangsbus, der mit dem Ausgang eines Verriegelungsschaltkreises 965 verbunden ist und eine Ausgangsleitung, die mit einer STOPP ZÄHLUNG Eingangsleitung des Zählers 961 verbunden ist und benutzt wird, um die Inkrementierung von letzterem zu stoppen. Der Verriegelungsschaltkreis 965 empfängt in seinem Eingang die Inhalte des Datenbusses 101 und hat eine ENABLE Eingangsleitung, die das CS ENDE Signal in Leitung 123 empfängt, das vom Controller 100 generiert wird. Der Puffer 962 hat eine AUSGANG AKTIVIERT Leitung, die den Ausgang eines OR Gatters 968 empfängt, zwei Eingänge, von denen jeder das RD Steuersignal und das CS ADRESSZÄHLER Signal in Leitung 124 empfängt und das vom Controller 100 generiert wurde. Der Zähler 961 hat eine TAKT Eingangsleitung, die mit dem Ausgang eines AND Gatters 969 verbunden ist, das eine erste Eingangsleitung hat, die das CLOCK WORD XMIT Signal 211 empfängt, das durch den XMIT CLOCK Generator 700 generiert wurde. Das AND Gatter 969 hat eine zweite Eingangsleitung, die ein ENABLE CLOCK WORD XMIT Signal empfängt, das von einer internen Statusmaschine 972 bereitgestellt wird, die später mit Bezug auf Figur 11 beschrieben wird. Der Zähler 961 hat eine LOAD Eingangsleitung, die den Ausgang eines OR Gatters 971 empfängt, das seine zwei Eingänge hat, von denen jeder das Write (WR) Steuersignal und das CS ADRESSZÄHLER Signal 124 empfängt, das von dem Controller 100 generiert wurde.
Die Erfindung arbeitet wie folgt. Bei Anschaltung der Maschine beginnt ein Initialisierungsprozeß, während dem insbesondere die Inhalte des DMA EMPFANGSZÄHLER 920 und des DMA XMIT ZÄHLERS 961 rückgesetzt werden. Dann werden während des aktuellen Datenübertragungsprozesses Rahmen vom SDLC EMPFÄNGER 300 empfangen, die z. B. von einer Datenendeinrichtung kommen. Die ankommenden Rahmen sind bekannte SDLC Rahmen, die in der Folge aus dem SDLC Merker ('7E' hexadezimal) bestehen, an den sich eine Kopfzeile, die zu übertragenden Daten eine 16-Bit CRC Prüf summe und zuletzt ein SDLC Merker anschließen. Der ankommende Rahmen wird in der RECEIVE DATA Eingangsleitung 114 des SDLC EMPFANGS- Schaltkreises 300 empfangen, der die herkömmliche Nullöschung und Parallelisierung des Rahmens durchführt. Die Wörter, die aus dem Parallelisierungsprozeß resultieren, werden dann im RAM Speicher 200 wie folgt gespeichert. Bei Auftreten des ersten Bits der Kopfzeile, aktiviert der SDLC EMPFANGSSCHALTKREIS 300 die KOPFZEILE ANFANG Leitung 120, die an die INT1 Eingangsleitung des Mikrocontrollers 100 übertragen und von letzterem als ein Unterbrechungssteuersignal decodiert wird. Als Reaktion auf die Unterbrechung aktiviert der Controller 100 das RD Steuersignal und das CS6 Steuersignal in Leitung 129 und generiert somit im Ausgang von OR 930 einen niedrigen Pegel. Dieser niedrige Pegel wird an die AUSGANG AKTIVIERT Leitung des Drei-Status-Puffers 910 übertragen. Der Puffer 910 überträgt die aktuellen Inhalte des DMA EMPFANGSZÄHLERS 920 an den Datenbus 901, die dann mittels des Puffers 1000, der von dem OR Gatter gesteuert wird, das die hohen Pegel der RD und CS6 Steuersignale empfängt, an den Datenbus 101 übertragen werden.
Der Controller 100 speichert die Inhalte des DMA EMPFANGSZÄHLERS 920, die später dort benutzt und nachstehend im Detail beschrieben werden, in einer passenden Speicherstelle im RAM 200, z. B. 'AAAA'. Das KOPFZEILE ANFANG Signal in Leitung 120 wird ebenfalls übertragen. Zusätzlich zu Controller 100 wird ein Unterbrechungssignal an den entsprechenden KOPFZEILE ANFANG Eingang des DMA CONTROL RECEIVE Schaltkreises 900 übertragen.
Von diesem Moment an wartet der Schaltkreis 900 auf das Auftreten des CLOCK WORD RECEIVE Signals in Leitung 116, das im Ausgang des Divide-By-Two-Schaltkreises 1020 erscheint und das Bytetaktsignal empfängt. Die Generierung des letztgenannten Signals wird mittels einer Analyse des Bittakts in Leitung 113 erreicht und den Daten, die im ankommenden Rahmen in Leitung 114 als aktuell im Telekommunikationsbereich durchgeführt, enthalten sind. Bei Auftreten eines CLOCK WORD RECEIVE Impulses in Leitung 116 generiert Schaltkreis 900 einen Satz Steuersignale HOLD in Leitung 125, CSRX in Leitung 118 und WR, die ein direktes Laden des empfangenen 16-Bit Worts im RAM 200 in einem Direktspeicherzugriffsmodus erlauben. Um dies zu erreichen generiert der Schaltkreis 900 ein HOLD Signal, das den Zugriff auf Bus 101 verlangt. Bei Empfang des traditionellen HLDA Signals in Leitung 126, das von dem Controller 100 generiert wurde, generiert der Schaltkreis 900 ein Chip Select CSRX Steuersignal 118 für den SDLC EMPFÄNGER 300, um letzteren aufzufordern, das empfangene Wort im Datenbus 101 bereitzustellen. Der Schaltkreis 900 generiert dann ein WR Steuersignal, das an den RAM 200 übertragen wird und das letzte Wort wird direkt in der Adresse gespeichert, die von dem DMA EMPFANGSZÄHLER 920 angegeben wird. Zwei unterschiedliche Statusmaschinen werden zur Durchführung dieser logischen Verarbeitung benutzt, die in den Figuren 8A und 9 abgebildet ist. Eine erste Statusmaschine (SM1), die in Figur 8A gezeigt wird, enthält einen Satz mit 6 verschiedenen Status, die von 0 bis 5 numeriert sind, während eine zweite Statusmaschine (SM2) 4 unterschiedliche Status enthält, die von 0 bis 3 gekennzeichnet sind. Status 0 von SM1 wird bei Rückstellung der Vorrichtung erreicht und so lange beibehalten, bis SM2 ihren eigenen Status 2 erreicht hat. Dann erreicht die Status Maschine SM1 Status 1, der bis zum Empfang des HLDA Signal vom Mikrocontroller 100 beibehalten wird. Die Statusmaschine 1 fährt dann sukzessive mit Status 2, 3, 4, 5 fort und kehrt zu Status 0 zurück. Die erforderlichen HOLD, CSRx und WR Steuersignale werden durch Decodierung der verschiedenen Status von SM1 wie folgt bereitgestellt:
HOLD (Leitung 125) = Status 1 invertiertes CSRx
(in Leitung 118) = 2+3+4+5
invertiertes WR = 3+4.
Typische Taktdiagramme der ausgetauschten HOLD HLDA Steuersignale sind in Figur 88 dargestellt.
Ähnlich wie oben erwähnt, wird der Status 0 von 5M2 nach Rückstellung der Maschine erreicht und beibehalten, bis das KOPFZEILE ANFANG Signal in Leitung 120 abfällt. SM2 fährt beim Auftreten des CLOCK WORD RECEIVE Signal, das in Leitung 116 durch den Divide-By-Two-Schaltkreis 1020 generiert wurde, von Status 1 zu Status 2 fort. Dann fährt die Statusmaschine direkt mit Status 3 fort. Dann erreicht diese wiederum Status 2, wenn der Pegel des CRC1 ENDE Signals in Leitung 117 niedrig ist. Im anderen Fall fährt die Statusmaschine SM2 wiederum mit Status fort. Das Decodieren von Status 2 oder Status 3 stellt ein ENABLE CONTROL RECEIVE Signal bereit, das über das OR Gatter 950 an den TAKT Eingang oder den DMA EMPFANGSZÄHLER 920 übertragen wird, wie dies in Figur 3 gezeigt wird. Es beginnt ein Inkrementierungsprozeß, und die empfangenen Wörter werden durch den DMA STEUER-Schaltkreis 900 nacheinander im RAM 200 gespeichert. Wie dies wiederum in Figur 9 dargestellt ist, endet der Speicherungsprozeß bei Empfang eines CRC1 ENDE Signals, das von dem SDLC EMPFÄNGER 300 nach Erkennung des Endmerkers im ankommenden Rahmen generiert wird.
Parallel zu dem oben genannten Speicherungsprozeß im RAM 200 wird ein zweiter Prozeß aufgerufen, der am Anfang des Datenfelds beginnt, der gleichzeitig mit der Generierung eines DATA BEGIN Signals in Leitung 112 durch den SDLC Empfänger 300 erfolgt. Das letztgenannte Signal wird als Steuersignal benutzt, um die Verriegelung 1030 zu setzen, den Ausgang, von dem die Übertragung an das AND Gatter 1040 durchgeführt wird. Demzufolge wird der in Leitung 113 vorhandene BIT Takt, der von dem RECEIVE CLOCK GENERATOR 400 generiert wird, und der die Geschwindigkeit des ankommenden Rahmens taktet, an die TAKT Eingangsleitung des CRC2 Generators 500 übertragen. Letzterer ruft einen CRC Prüfsummen-Berechnungsprozeß auf, der mit dem ersten Bit vom Datenfeld des empfangenen Rahmen beginnt. Der zweite Prüfsummen-Berechnungsprozeß und auch der erste CRC1 Berechnungsprozeß, der im SDLC EMPFÄNGER 300 im kompletten ankommenden Rahmen ausgeführt wird, der aus der Kopf zeile und den Daten besteht, wird bei Auftreten des Anfangs des Endmerkers abgeschlossen. Wenn sich beim CRC Berechnungsprozeß, der vom SDLC EMPFANGER 300 ausgeführt wird, ein falscher Wert ergibt, wird eine RETRY Anforderung generiert, um den Zeichengeber des falschen Rahmens zu bitten, den letzten Rahmen wieder zu übertragen. Dann ruft der Controller 100 wieder den Wert im DMA EMPFANGSZÄHLER 920 auf, der vor Empfang des falschen, ankommenden Rahmens erreicht wurde. Dies wird durch Generierung der CS EMPFANGSZÄHLUNG 129 und den WR Steuersignalen in den Eingängen des OR Gatters 940 erreicht, was das Laden der Adresse mit sich bringt, die im Datenbus 101 im Zähler vorhanden ist. Bei Abschluß des CRC1 Berechnungsprozesses generiert der SDLC EMPFÄNGER 300 ein CRC1 ENDE Signal in Leitung 117, das an den INC Inkrementierungseingang des FIFO 2000 übertragen wird. Das 16-Bit Ergebnis des zweiten CRC2 Berechnungsprozesses, das vom CRC2 Generator 500 durchgeführt wird, wird dann im FIFO 2000 gespeichert.
Das CRC1 ENDE Signal in Leitung 117 wird auch als INT2 Unterbrechungssignal für den Controller 100 benutzt, das diesen bittet, den letzten Wert, z. B. 'BBBB', zu speichern, der von dem DMA EMPFANGSZÄHLER 920 im RAM 200 erreicht wurde, und auch den neuen Kopfzeilen-Berechnungsprozeß aufzurufen, der traditionell in der Vorrichtung zur Speicherung und Durchschaltung enthalten ist. Bei Abschluß der Berechnung ersetzt der Controller 100 die vorherige Kopfzeile durch die neue, indem letztere von der Speicherstelle 'AAAA' in den RAM 200 geschrieben wird. Der empfangene Rahmen ist dann bereit, um an den nächsten Telekommunikationsknoten geschickt zu werden.
Die übertragung an den nächsten Knoten wird wie folgt durchgeführt: der Controller 100 speichert jeweils Anfangs- und Endadressen 'AAAA' und 'BBBB' in den DMA XMIT Zähler 961 und die Verriegelungen 965. Um dies zu erreichen, zieht der Controller 100 den Anfangsadreßwert 'AAAA' aus dem Speicher 200 und generiert letzteren im Datenbus 101. Dann generiert der Controller 100 gleichzeitig ein WR und ein CS ADRESSZÄHLER Steuersignal in Leitung 124, das an den LOAD Eingang des DMA XMIT ZÄHLERS 961 über das OR Gatter 971 übertragen wird. Dies veranlaßt das Laden der Anfangsadesse 'AAAA' in den Zähler 961. Dann zieht der Controller 100 den Endwert 'BBBB' aus dem zu übertragenden Rahmen und generiert diesen im Datenbus 101. Der Controller 100 generiert dann ein CS ENDE Steuersignal in Leitung 123, das an die Verriegelungen 965 übertragen wird und letztere veranlaßt, den Endadreßwert zu speichern. Der Controller 100 speichert auch die Adresse, die dem Anfang des Datenfelds in den Verriegelungen 966 entspricht, mittels eines CE CRC2' BEGIN Signals in Leitung 127, wobei letztere Adresse benutzt wird, um den CRC2' Berechnungsprozeß, wie unten beschrieben, aufzurufen.
Ähnlich dem, was für die internen Statusmaschinen SM1 und SM2 beschrieben wurde, basiert der Durchschaltungsprozeß auf einem Satz zwei weiterer interner Statusmaschinen SM3 und SM4, die in den Figuren 10A und 11 dargestellt sind. Mit Bezug auf Figur 10A enthält die Statusmaschine SM3 9 verschiedene Status, die mit 0 bis 8 gekennzeichnet sind, wobei SM4 nur 4 enthält, wie dies in Figur 11 gezeigt wird. Beide Statusmaschinen SM3 und SM4 werden mittels eines Reset-Steuersignals zurückgesetzt.
Die Phase des Durchschaltungsprozesses fährt dann mit der Generierung eines ENABLE FORWARD Steuerimpulses in Leitung 128 durch den Controller 100 fort, der an den DMA STEUER-Schaltkreis 900 übertragen wird, wie dies in Figur 4 gezeigt wird. Dies veranlaßt die Statusmaschine SM4 Status 1 zu erreichen, wo diese auf das Auftreten des CLOCK WORD XMIT Impulses in Leitung 211 wartet, der vom XMIT TAKTGENERATOR 700 kommt. Bei Auftreten des Impulses fährt die Statusmaschine SM4 mit Status 2 fort und geht dann direkt zu Status 3. In Status 3 erreicht die Statusmaschine SM4 wieder Status 2, wenn das CRC3 ENDE Signal in Leitung 213 einen niedrigen Wert erreicht. Umgekehrt fährt die Statusmaschine SM4 wieder mit Status 0 fort. Das ENABLE CLOCK WORD TRANSMIT Signal in Leitung 972 wird bereitgestellt, indem Status 2 oder 3 der Statusmaschine SM4 gemäß folgendem Verhältnis decodiert wird:
ENABLE CLOCK WORD XMIT (Leitung 972) = Status 2 + Status 3.
Die Statusmaschine SM3 fährt von Status 0 mit Status 1 bei Auftreten von Status 2 der Statusmaschine SM4 fort. Status 1 von SM3 veranlaßt den Steuerschaltkreis 900, in Leitung 125 ein Haltesignal zu generieren, das den Zugriff auf den Datenbus 101 fordert. Dann wartet die Statusmaschine SM3 auf den Empfang des HLDA Signals in Leitung 126, das angibt, daß der Mikrocontrol ler einverstanden ist, den Datenbus freizugeben. Statusmaschine SM3 fährt dann nacheinander mit den Status 2, 3, 4, 5, 6, 7, 8 und dann wieder mit Status 0 fort.
Ähnlich wie vor, stellt die Decodierung der verschiedenen Status von SM3 und SM4 die verschiedenen Steuersignale bereit, die erforderlich sind, um auf den RAM Speicher zuzugreifen.
Die HOLD, CS, RD und LOAD Signale werden gemäß folgenden Verhältnissen decodiert:
HOLD (Leitung 125) = Status 1 + 2 + 3 + 4 + 5 + 6 + 7
invertiertes CS (Leitung 132) = 4 + 5 + 6 + 7
invertiertes RD = 5 + 6
LOAD (Leitung 212) = 6
Die verschiedenen Steuersignale, die zwischen dem DMA Steuerschaltkreis 900 und dem Controller 100 ausgetauscht werden, sind in Figur 10B abgebildet. Sobald der DMA Steuerschaltkreis 900 berechtigt ist, auf den Datenbus 101 zuzugreifen, erzeugt letzterer so die entsprechenden CSRAM und RD Steuersignale. Der Schaltkreis 900 adressiert somit den RAM Speicher 200 über den Adreßbus 901 und den Puffer 1060, um sukzessive 16-Bit Gruppen zu lesen, die von dem SDLC XMIT Schaltkreis 600 serialisiert werden. Wenn die Inhalte des DMA XMIT Zählers 961 den Wert 'BBBB' erreichen, der vom Controller 100 - wie oben beschrieben - in den Verriegelungen 966 gespeichert wurde, setzt der Komparator 963 die Verriegelung 967. Der wahre Q Ausgang von letztgenannter Verriegelung stellt das ENABLE CRC2' CALC Steuersignal in Leitung 214 bereit, das an den Takteingang des CRC2' Generators 800 über das AND Gatter 1070 übertragen wird. Die Verriegelung 967 wird bei Auftreten eines XMIT FLAG END Steuersignals in Leitung 122 rückgestellt, das durch den SDLC XMIT Schaltkreis 600 generiert wird. Die Generierung des XMIT FLAG END wird traditionell durch die Erkennung des Endmerkers '7E' erreicht. Demzufolge führt der CRC2' Generator 800, zusätzlich zu der dritten CRC Prüfsummenberechnung, die im SDLC XMIT Schaltkreis 600 durchgeführt wird, eine vierte CRC Prüfsummenberechnung durch, die beim ersten Bit des Datenfelds beginnt. Es scheint, daß im Gegensatz zur Prüf summe, die im SDLC XMIT Schaltkreis 600 durchgeführt wird und die mit dem ersten Bit der neuen Kopfzeile beginnt, vom Controller 100 berechnet wird, der vierte Prüfsummen-Berechnungsprozeß beim ersten Bit des Datenfelds wie beim CRC2 Generator 500 beginnt.
Nachdem im Datenbus 101 das letzte Wort aus dem Datenfeld des zu übertragenden Rahmens generiert wurde, beenden der CRC2' Generator 800 und der SDLC XMIT Schaltkreis 600 ihre eigene Prüfsummenberechnung. Das Ergebnis der vierten Prüfsummenberechnung, das von dem CRC2' Generator 800 durchgeführt wurde, wird dann mit dem CRC2 Ergebnis verglichen, das im CRC2 Generator 500 berechnet wurde, und das im 16-Bit Ausgangsbus 121 von FIFO 2000 erscheint. Wenn die XMIT DATA Leitung des SDLC XMIT Schaltkreises 600 das erste Bit von ihrem eigenen Prüfsummenergebnis generiert, sozusagen das Ergebnis der dritten CRC Berechnung, erzeugt Schaltkreis 600 auch ein CRC BEGIN Signal, das an das AND Gatter 1080 übertragen wird. Somit wird das Ergebnis des Vergleichs, der von dem Komparator 2010 ausgeführt wurde, an die SPOIL CRC Eingangsleitung des SDLC XMIT Schaltkreises 600 übertragen, die letzteren angibt, um einen Fehler in das Ergebnis von CRC3 zu einzuleiten, z. B. indem das letzte von 16 Bits aus der Prüf summe umgekehrt wird. In einem anderen bevorzugten Ausführungsbeispiel der Erfindung wird der letztgenannte SPOIL mittels eines XOR Gatters erreicht, das einen Eingang hat, der mit dem Ausgang von AND 1080 verbunden ist, während dessen zweiter Eingang den übertragenen SDLC Datenrahmen empfängt. Das Ergebnis des Vergleichs wird somit als Steuersignal verwendet, das ein Bit in der Kopfzeile, den Daten und dem CRC Feld umkehrt, wenn das CRC2 nicht mit dem Ergebnis des CRC Berechnungsprozesses übereinstimmt, der von dem CRC2' Generator 800 durchgeführt wurde. Der Vorteil des zweiten Ausführungsbeispiels besteht in der Möglichkeit, einen traditionell weitverbreiteten SDLC XMIT Schaltkreis zu benutzen. Beide Ausführungsbeispiele haben den gleichen technischen Effekt bei Einleitung einer Änderung des übertragenen Datenrahmens, um die Erkennung des Fehlers zu ermöglichen, der wbhrend des Speicherungsprozesses im RAM eingeleitet wurde. Es wird darauf hingewiesen, daß die verbesserte Vorrichtung zur Speicherung und Durchschaltung gemäß der vorliegenden Erfindung keine Verarbeitungsressourcen vom Controller 100 benötigt. Angesichts des hohen Pegels des Verkehrs durch die Telekommunikationsknoten stellt dies ein wesentlicher Vorteil dar. Außerdem wird die zweite Prüfsummenberechnung vorn CRC2 Generator 500 durchgeführt, wenn der Rahmen noch parallelisiert wird, und ebenso wird der vierte Prüfsummen-Berechnungsprozeß durchgeführt, während der neue Rahmen (einschließlich der neuen Kopf zeile) wieder serialisiert wird. Es scheint, daß keine weitere Verzögerung mit Bezug auf die traditionelle Vorrichtung zur Speicherung und Durchschaltung erforderlich ist, welche keine Integrität von Daten sicherstellt, die im RAM gespeichert sind. Deshalb werden die Rahmen, die in dem Knoten empfangen werden, während der minimalen Zeit gespeichert, die erforderlich ist, um die Berechnung des neuen Kopf zeilenfelds mit Hilfe des Controllers 100 durchzuführen. Somit kann die RAM Speicherkapazität ebenfalls reduziert werden.
Es wird darauf hingewiesen, daß die Vorrichtung gemäß der vorliegenden Erfindung in der Lage ist, die Übertragung von einem Rahmen durch den SDLC XMIT Schaltkreis 600 durchzuführen, während der andere Rahmen von dem SDLC Empfänger 300 empfangen wird. Dies erfolgt mittels des FIFO 2000, der die Speicherung von zahlreichen CRC2 Berechnungsergebnissen ermöglicht. Die Konkurrenz, die in dem Datenbus 101 auftreten kann, wird von einer spezifischen Vorrichtung gesteuert, die insbesondere dem SDLC EMPFÄNGER 300 Vorrang gewährt, so daß keine empfangenen Daten verlorengehen.
In dem bevorzugten Ausführungsbeispiel der Erfindung wird die Größe des FIFO 2000 ausgewählt, so daß ein Satz von 256 16-Bit Wörtern hier gespeichert werden kann. Dies ermöglicht eine effiziente Vorrichtung zur Speicherung und Durchschaltung, sogar wenn sehr kleine SDLC Rahmen verarbeitet werden müssen.

Claims

1. Vorrichtung zur Speicherung und Durchschaltung eines Telekommunikationsknotens mit

- Mitteln (300) zur Parallelisierung eines HDLC Rahmens mit Daten, die von einem ersten Telekommunikationsknoten in Form einer Folge von N-Bitwörtern empfangen werden, wobei dieser Rahmen eine Kopf zeile, ein Datenfeld und eine Blockprüfzeichenfolge (FCS) enthält, die von diesem ersten Knoten erzeugt wird,

- einen Speicher (200), um die parallelisierten N-Bitwörter über Direktzugriffsspeichermittel (900) zu speichern,

- Verarbeitungsmittel (100), die diesen Speicher für die Berechnung einer neuen Kopfzeile adressieren, um diese Kopfzeile von diesem HDLC Empf ängerrahmen in diesem Speicher zu ersetzen,

- Serialisierungsmittel (600), welche die N-Bitwörter in diesem Speicher durch die DMA Mittel abrufen und diese in Form eines neuen HDLC Rahmens mit einer neuen FCS an einen zweiten Telekommunikationsknoten schicken,

wobei die Vorrichtung gekennzeichnet wird durch

- Mittel (500) parallel zu den Parallelisierungsmitteln, um eine erste partielle FCS über dieses Datenfeld in diesem HDLC Rahmen zu berechnen,

- Mittel (200), um diese partielle FCS zu speichern,

- Mittel (800) in parallel mit den Serialisierungsmittln (600) zur Berechnung einer zweiten partiellen FCS, die nur dieses Datenfeld abdeckt,

- Mittel (2010), um die erste und die zweite partielle FCS zu vergleichen,

- Mittel (600), die auf diesen Vergleich reagieren, um diese neu berechnete FCS jedesmal, wenn die beiden partiellen FCS nicht gleich sind, zu ändern, bevor die Serialisierung abgeschlossen wird.

2. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die erste partielle FCS in einem FIFO Speicher gespeichert ist, der einen Ausgangsbus getrennt von dem Datenbus hat, der diesen Speicher adressiert.

3. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 2, dadurch gekennzeichnet, daß das Parallelisierungsmittel (300) ein HDLC Empfänger ist, der HDLC Rahmen in N-Bitwörter parallelisiert, wobei der HDLC Empfänger ein Steuersignal zum Setzen eines Verriegelungsschaltkreises (1030) generiert, wenn das erste Bit des Datenfelds von dem ankommenden Rahmen empfangen wird und ein zweites Steuersignal, um diesen Verriegelungsschaltkreis rückzusetzen, wenn das letzte Bit des Datenfelds von diesem HDLC Rahmen empfangen wurde, und

dieses Mittel zur Berechnung des ersten partiellen FCS ein FCS Generator ist, der den seriellen Rahmen in seinem Eingang empfängt und der einen Takteingang hat, der von dem Ausgang des Verriegelungsschaltkreises gesteuert wird.

4. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß das Serialisierungsmittel ein HDLC Zeichengeber ist, der einen Steuereingang hat, um eine Änderung des nächsten Bits, das an dessen Ausgang erscheinen wird, zu veranlassen, wobei der Steuereingang das Ergebnis dieses Vergleichs empfängt.

5. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 41 dadurch gekennzeichnet, daß das Direktzugriffsspeichermittel einen ersten programmierbaren Zähler (920) enthält, der mit einer ersten, zuvor bestimmten Adresse geladen werden kann und der so lange inkrementiert wird, wie das letzte N-Bitwort, welches das letzte Bit des Datenfelds enthält, nicht parallelisiert ist, wobei der Ausgang des ersten Zählers zur Adressierung des Speichers benutzt wird und so für die sukzessive Ladung der N-Bitwörter in denselben sorgt,

die DMA Mittel außerdem Mittel enthalten, um Anfangs- und Endadresse, die von dem ersten Zähler erreicht werden, zu speichern,

das Verarbeitungsmittel eine neue Kopf zeile berechnet und diese in der Speicherstelle speichert, die von der Anfangsadresse bestimmt wird.

6. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 5, dadurch gekennzeichnet, daß das Direktzugriffsspeichermittel einen zweiten programmierbaren Zähler (961) enthält, dessen Ausgang benutzt wird, um den Speicher zu adressieren, der mit der Anfangsadresse des durchzuschaltenden Rahmens vorgeladen wurde,

- erste Speichermittel (965), um den letzten Adreßwert, der diesem Rahmen entspricht, zu speichern,

- zweite Speichermittel (966), um die Adresse des N-Bitwortes, das den ersten Bits des Datenfelds entspricht, zu speichern,

- einen ersten Komparator (964), um die Inhalte des zweiten Zählers (961) mit denjenigen des ersten Speichermittels (965) zu vergleichen, wobei der Ausgang des Komparators als Steuersignal benutzt wird, um die Inkrementierung des zweiten Zählers zu stoppen,

- einen zweiten Komparator (963), um die Inhalte des zweiten Zählers (961) mit denjenigen des zweiten Speichermittels (996) zu vergleichen, wobei der Ausgang benutzt wird, um den Beginn der Berechnung der zweiten partiellen FCS zu steuern.

7. Vorrichtung zur Speicherung und Durchschaltung gemäß Anspruch 6, dadurch gekennzeichnet, daß das zweite Berechnungsmittel zur Berechnung einer zweiten partiellen FCS ein FCS Generator ist, dessen Eingangsbus mit dem Eingangsbus des HDLC Zeichengebers verbunden ist, wobei der Takteingang des Generators ein Taktsignal empfängt, das von dem zweiten Komparator (963) gesteuert wird.

8. Vorrichtung zur Speicherung und Durchschaltung gemäß der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Änderung durch Mittel bereitgestellt wird, die ein Bit der neuen FCS umkehren.

9. Vorrichtung zur Speicherung und Durchschaltung gemäß der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß diese ein XOR Gate enthält, um eine Änderung der FCS innerhalb des zu übertragenden HDLC Rahmens einzuführen, wenn dieses Komparatormittel keine Übereinstimmung zwischen dem zweiten und vierten FCS Ergebnis feststellt.

10. X25 Telekommunikationssystem, das die Vorrichtung zur Speicherung und Durchschaltung gemäß den Ansprüchen 1-9 enthält.