JP2815304B2 - 複数の独立したディジタル通信チャネルを介して高速度ディジタル・データ・フローを送信する方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、n個の独立したディジ
タル通信チャネルを介して一の高速度ディジタル・デー
タ・フローを送信するための方法に係る。

【０００２】

【従来の技術】ISDNは通常の電話サービスに加えてファ
ックス、ビデオ、データ及びあらゆる種類の映像を単一
のラインを介して送信するように複数のサービスを行う
ことを可能にする国際通信の標準である。ISDNは国内レ
ベル及び国際レベルの両方で公衆ネットワーク事業者に
より与えられ、ISDNネットワークへの基本速度又は1次
群速度の選択を提供する。基本アクセス(2B＋Dとも呼ば
れる)は音声又はデータ通信のための2つの64K bpsチャ
ネル（Bチャネル）と送信を制御及びモニタするための1
つの追加チャネル（Dチャネル）を提供し、144K bpsの
集合速度を与える。1次群速度(30B＋Dとも呼ばれる)は2
048K bpsの集合速度に対して30個までのBチャネル及び6
4K bpsの１つのDチャネルを提供する(E1と呼ばれる)か
又はT1の1次チャネルの場合には1530K bpsの集合速度に
対して23個のBチャネル及び64K bpsの1つのDチャネルを
提供する。

【０００３】ISDNネットワークによって提供されるパフ
ォーマンス、特に1次群速度によって与えられる速度は
データ、イメージ及び音声が処理される強力な且つ効果
的なマルチメディア・アプリケーションの開発を可能に
する。しかし、多数の種々のソフトウエア・アプリケー
ションがISDNネットワークの高いパフォーマンスを利用
することを保証するためには、広範囲の異なる速度を持
った多数の種々のリモート通信リンクが与えられること
が大変望ましい。

【０００４】1991年8月29日に出願されたヨーロッパ特
許出願第91480136.0号はアプリケーションにとって透明
な144K bpsの単一チャネルを与えるために少なくとも2
つのBチャネルの集合体を与える装置を開示している。
しかし、このシステムでは、必要な集合チャネルを形成
する種々のBチャネルの間に存在する遅延を測定するこ
とが依然として必要である。従って、存在しそうな種々
の起こり得る要件から見て64K bps、128K bps、192K bp
s、等々の所定速度を持った1つのリンクを提供するため
には、ISDNの1次フレームに存在する30個のBチャネルの
サブセットの集合体を提供することが望ましい。更に、
n×64K bps(但しnは1、2、3、4、等に等しい)の速度の
フラクショナルT1又はマルチチャネルE1(CCITT勧告のI4
31に準拠)を与えることが望ましい。

【０００５】

【発明が解決しようとする課題】本発明の目的はn×64K
bpsで動作する単一の高速度多重ディジタル通信チャネ
ル（以下「スーパチャネル」と表記）を得るためにユー
ザにとって透明で且つ使用されるプロトコルに関係なく
各々が64K bpsで動作するn個の独立したBチャネルの同
時使用を可能にする方法及び装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記課題はn個 (n≧2)の
Bチャネルで構成される単一のスーパチャネルを介して
高速度ディジタル・データ・フローを送信するための効
果的な方法を提供する本発明の方法及び装置によって解
決される。本発明によれば、その方法は第1 DTE(要求元
DTE)による第2 DTE(リモートDTE)への要求に従ってこれ
らの端末アダプタ相互間にn個のBチャネルのセットを設
定するステップと、上記スーパチャネルの構築のために
使用される各Bチャネルのスロットと当該各Bチャネルの
設定の時間的順序との間の関係を初期設定フェーズ中に
決定するステップとを含む。次いで高速度データ・フロ
ーは複数のバイトに分割され、各バイトはn個のBチャネ
ルの各々に割り当てられた時間的順序に従ってn個のBチ
ャネルを介して送信される。第2 DTEでは、分割された
高速度データ・フローの各バイトがn個のBチャネルを介
して受信され次式から計算されるアドレスで単一のメモ
リ内にロードされる。即ち、

【０００７】

【数２】 Ａ（ｎ）＝Ａ（ｎ−１）＋ｎ 但しＡ（ｎ−１）はn個のBチャネルの1つを介して送ら
れた先行バイトを記憶しているアドレス、nはスーパチ
ャネルを構築するために設定されているBチャネルの数
である。

【０００８】即ち、現行バイトは先行バイトの記憶アド
レスから上記Bチャネルの数(n)の分だけ離れた記憶位置
に記憶される。n個のBチャネルの各バイトは所定の時間
的順序で送信されるので、このようにnだけ離したアド
レスに順次記憶していくことにより、受信側の単一メモ
リ内に送信元からのデータが全体として連続して記憶さ
れることになる。各Bチャネルは独立して働きそれらBチ
ャネル相互間の如何なる遅延も測定する必要はない。メ
モリ記憶装置は高速度データ・フローを連続したアドレ
スに保持する。本発明の好ましい実施例では、その方法
は2つのDTEの各々が同期フレームを交換する処理設定手
順に関連し、そして各同期フレームは2つのHDLCフラグ
によって分けられた1つの同期化バイトより成るもので
ある。

【０００９】本発明の装置はBチャネルが利用可能であ
る限りいくつかの高速度スーパチャネルを提供すること
ができる。その機構は同じままなので単一の高速度スー
パチャネルを得る方法だけを説明する。

【００１０】好ましくは、本方法はn×64K bpsで動作す
る集合ディジタル・リンクを与えるためにISDN、フラク
ショナルT1又はマルチチャネルE1に適用される。

【００１１】

【実施例】図1は上記CCITT勧告で述べられたネットワー
ク終端装置(NT)への接続を説明するものである。ISDNの
1次群速度インターフェースへの接続を可能にするプラ
グ装置(PTT) 2010が示される。PTT 2020はそれぞれ送信
路用及び受信路用に設計された2つのライン変圧器2020
及び2025を介してライン送受信器兼クロック発生モジュ
ール2030に接続される。モジュール2030は3つの異なる
クロック信号、即ち8K bpsのフレーム同期(FSYNC)クロ
ック信号2031、2.048MHzで動作するクロック信号(RXCL
K) 2032及び2.048MHzで動作するクロック信号(TXCLK) 2
033のセットをライン上のアナログHDB3信号から取り出
す。モジュール2030は参照番号PEB-2035でシーメンス社
で販売されている拡張CMOSフレーム・アライナ(ACFA)モ
ジュール2040に2つの個別のHDB3信号用2線チャネルを介
して通信する。

【００１２】当業者には知られているように、ACFAモジ
ュール2040はスロット0を使用するネットワーク終端装
置(NT)との同期を管理する。他の同等のチップが使用可
能であること及びACFA 2040が第1出力RXDATA信号2042及
び第2出力TXDATA信号2041を与えることに注意すべきで
ある。上記の種々の信号、具体的には送信されたTXDATA
信号及び受信されたRXDATA信号の代表的なタイミング線
図が図2に示される。

【００１３】図3は本発明による装置(本装置)の送信部
分の基本図を示す。プロセッサ100はPROM記憶装置(図示
せず)に関連したインテル社の80188タイプのものであ
り、本装置で必要な種々のチップ選択及び制御信号の発
生のために使用される。これはアドレス・バスを介して
プロセッサ100によってアクセスされるアドレス・デコ
ーダ120によって達成される。256K×8の大きさのスタテ
ィックRAM記憶装置160はアドレス・バス用のバッファ15
40を介してプロセッサ100によりアクセス可能である。
同様に、バッファ130はプロセッサ100によりバス1511を
介してRAM記憶装置160をアクセスするために使用され、
本装置の送信部のためのRAM記憶装置160の直接アクセス
を管理するDMA送信制御回路1510にも接続される。

【００１４】以下で更に詳細に説明されるタイマ1520は
DMA送信制御回路1510に送られるタイマ経過(TE)信号を
発生する。タイマ経過信号はTXCLKクロック信号2033、F
SYNCクロック信号2031及びDMA送信制御回路1510により
発生されたロードB (LOAD B)信号から取り出される。バ
ッファ130からバス1511は出力バス1561を有するレジス
タ1560もアクセスする。出力バス1561は図5に関連して
詳しく後述される30個のモジュールのセットに接続され
る。最後に、バス1511の5つの最下位ビット(LSB)は詳し
く後述されるマトリクス・スイッチング回路1500に送信
される。

【００１５】図4は上記送信バッファリングに含まれ本
装置の送信部分で必要とされる30個のモジュールのセッ
トの配列を示す。同図は2つのモジュールのみの基本的
構造の詳細を示すが、残りの28個も同様に作られている
ことは勿論である。第1モジュール(以下モジュール1と
呼ぶ)はバス1561を介してレジスタ1560の出力を受信す
る。バス1561は例えば74165タイプのシリアライザ(直列
化回路)1000の入力に接続される。シリアライザ1000の
並列ローディングはANDゲート1160の正の出力によって
制御される。ANDゲート1160の入力はマトリクス・スイ
ッチング回路1500(図3)及びDMA送信制御回路1510(図3)
によって発生されたEN1制御信号及びLOADB制御信号を受
け取る。シリアライザ1000のシフト動作はANDゲート110
0の出力で発生される制御信号によって制御される。AND
ゲート1100はライン送受信器兼クロック発生モジュール
2030 (図1)からのTXCLK信号2033及び送信クロック(TXCL
K)発生器(図示せず)からのENSLOT1信号を受ける。モジ
ュール1はヘッダ発生器1120を含み、それはアドレス・
デコーダ120(図3)によって発生されたチップ選択制御信
号CS6バーの制御の下にD0-D7データ・バス101を介して
プロセッサ100(図3)によりプログラム可能である。

【００１６】ヘッダ発生器1120はまたプロセッサ100の
アドレス・バスの下位ビットに接続されたコマンド/デ
ータ(C/D)制御線によって制御される。この制御線はデ
ータ・バス101上に存在するデータがプログラム・コマ
ンド及び生成され送信されるフレーム内に組み込まれる
べきデータを搬送することをヘッダ発生器に指示するた
めに使用される。シリアライザ1000の出力はヘッダ発生
器1120の透明入力線に送られる。ヘッダ発生器はANDゲ
ート1100の出力線に存在する信号によってクロックさ
れ、3状態ドライバ1130に送信される適当なフレーム・
パターンを発生する。3状態ドライバ1130の出力線は種
々のモジュールすべての出力ポイントであるTXDATA線20
41に接続される。選択されたモジュールが実際に送信し
ていない時、対応する3状態ドライバ1130はイネーブル
される。後述するように、出力線TXDATA 2041は30個の
異なるモジュール1〜30の出力信号から作られる時分割
多重化(TDM)フレームを搬送する。再びモジュール1に関
して述べると、3状態ドライバ1130は前述のようにTXCLK
2000によって発生されるENKSLOT1制御信号によってイ
ネーブルされる。

【００１７】図5は本装置の受信部分の基本回路を示
す。図示のように、既に述べたいくつかの基本素子は本
装置の送信及び受信の両部分により共用される。プロセ
ッサ100、アドレス・デコーダ120、バッファ130及び150
並びにRAM記憶装置160は送信部分及び受信部分の間で共
用される。更に、割り込みコントローラ110がデータ・
バスを介してプロセッサ100に接続され、本装置の種々
の部分から受信した62個の割り込み信号INT1、INT2、・
・・INT62の処理を行う。

【００１８】図6は本装置の受信部分に含まれる30個の
モジュールの各々を構成する付加回路を示す。各モジュ
ールは同じ構造を有するので、30個のモジュールのうち
の1つの受信部分だけが図6に示され詳細を以下で説明す
る。当業者は本装置の包括的受信部分を作るに必要な他
の29個のモジュールの構造及び配列を容易に得ることが
できよう。

【００１９】図6に関して、モジュール1のような各モジ
ュールはRAM記憶装置160への直接アクセスを行うために
使用されるDMA受信制御回路140を含む。モジュール1は
更に基本的には一般的なSDLC及びHDLC受信機を構成する
並列化回路兼遅延線回路250を含む。このような素子は
その分野では周知であるようにCRCチェック動作、通常
のゼロ削除動作及びフラグ解読動作を行う。RXDATA線20
42に接続されたデータ入力(DI)に存在する直列フローの
データを並列化する動作はANDゲート260によって発生さ
れるクロック信号のリズムで行われる。ANDゲート260
は、2つの入力、即ちANDゲート356の出力を受ける入力
及び図9、図10を参照して詳しく後述される受信クロッ
ク発生器2045からのENSLOT1-R信号を有する。

【００２０】ANDゲート356は線2042(図1)上のRXCLKを受
ける第1入力線及びセット・リセット・ラッチ354の出力
を受ける第2入力線を有し、そしてセット・リセット・
ラッチ354のプリセット入力線及びリセット入力線はア
ドレス・デコーダ120(図3)によって発生された受信停止
(STOP RCV)信号及びNANDゲート352の出力信号を受け
る。NANDゲート352はNORゲート340の出力に接続された
第1入力線及びデータ・バス101の最上位ビット(MSB)、
即ち8ビット・データ・バスD0〜D7を仮定した場合にはD
7に接続された第2入力線を有する。NORゲート340はアド
レス・デコーダ120(図3)によって発生されたチップ選択
1(CS1バー)信号を受ける第1入力線及びプロセッサ100
(図3)によって発生された書き込み(WRバー)信号を受け
る第2入力線を有する。NORゲート340の出力線はバス101
の最下位ビットに接続された5ビット入力バスを有する
レジスタ330のロード(LD)制御入力にも接続される。

【００２１】受信バイトのシーケンスはヘッダ"7EXX7E"
(16進表示)の発生時にヘッダ・デコード制御信号を発生
するヘッダ・デコーダ回路240によっても受信される。
この制御信号はANDゲート255の第1入力にも送られる。A
NDゲート255はANDゲート230(図3)のOEディスエーブル出
力線に接続された第2入力を有し、そして並列化回路兼
遅延線250の出力イネーブル(OE)線に接続された出力線
を有する。これは並列化されたデータが並列化回路兼遅
延線250の出力バスD0〜D7に送信されるのを可能にす
る。ヘッダ・デコーダ240のヘッダ・デコード出力信号
はORゲート290の第1入力線及び3入力ORゲート300の第1
入力線にも送られる。ORゲート290及びORゲート300はNO
Rゲート280の出力線に接続された第2入力線を有する。N
ORゲート280はアドレス・デコーダ120(図3)によって発
生されたチップ選択(CSバー)信号及びプロセッサ100(図
3)によって発生された書き込み(WRバー)信号を2つの入
力線で受信する。ORゲート290は出力をセレクタ310の制
御線Sに接続され、セレクタ310は2つの入力バスをそれ
ぞれ並列化回路兼遅延線250の出力バスの5つの最下位ビ
ット(LSB)及び16ビット・レジスタ360の出力バスの16ビ
ットに接続される。S制御線の状態に従ってセレクタ310
は番号レジスタ320の入力線に接続された出力に2つの入
力のうちの1つ内容を送る。

【００２２】番号レジスタ320の16ビット出力バスは16
ビット加算器350の第1の16ビット入力バスに接続され
る。16ビット加算器350は長さレジスタ330の出力を受け
る第2の8ビット・バスを有する。番号レジスタ320にロ
ードされた16ビットの内容と加算器350の第2入力に存在
する下位8ビットとの加算が行われ、16ビット・レジス
タ360の入力バスI0〜I15に送られる。上記のように、レ
ジスタ360の出力バスはセレクタ310の1つの入力バス及
びバッファ200の入力バスに接続される。バッファ200は
DMA受信制御回路140によって発生されるチップ選択(CSD
1バー)信号を受ける出力イネーブル(OEバー)制御線によ
って制御される。バッファ200の出力はRAM記憶装置160
のアドレス・バス40に接続される。前述のように、30個
の受信モジュールはモジュール1と同じなので、RAM記憶
装置160のアドレス・バス40はモジュール1のバッファ20
0と同じ30個のバッファの出力に接続される。なお、各
バッファは対応するモジュールに含まれる。

【００２３】図5に関して、RAM記憶装置160は31ビットA
NDゲート210の出力信号を受けるチップ選択(CSバー)入
力線を有する。ANDゲート210の30個の第1入力線の各々
は1つのチップ選択データ(CSDバー)出力線、例えばモジ
ュール1に対するCSD1バー、モジュール2に対するCSD2バ
ー等に接続される。更に、ANDゲート210はアドレス・デ
コーダ120によって発生されそしてバッファ150を介して
ANDゲート210に送られるチップ選択(CS101バー)制御信
号を受けるように接続された31番目の入力線を有する。
この送信はバッファ150の出力イネーブル(OE)制御線に
アクティブな制御信号が生じた時に行われる。制御信号
は図5に示されたANDゲート230によって発生される。

【００２４】再び図6に関して説明すると、ORゲート300
はDMA受信制御回路140のINC1出力線に接続された第3入
力線を有する。回路140の出力線は16ビットレジスタ360
のロード(LD)入力線にも接続される。並列化回路兼遅延
線250は開始フラグ"7E"の検出の際に高レベルにセット
される開始フラグ1(OF1)出力を有する。OF1出力は30入
力ORゲート270の1つの入力線に接続される。ORゲート27
0の30個の入力線の各々は対応するモジュール1〜30に含
まれる並列化回路兼遅延線250の開始フラグ制御信号を
受信する。ORゲート270の出力はDMA受信制御回路140の
対応する開始フラグ入力線に送信される。DMA受信制御
回路140は図5に示された30入力線ORゲート220の1つの入
力線に接続された保留(HOLD)出力線を有する。ORゲート
220の他の入力線の各々は30個のモジュールのうちの1つ
にある対応するDMA受信制御回路140の保留出力線に接続
される。DMA受信制御回路140はプロセッサ100の対応す
る保留確認(HLDA)出力線に接続されたHLDA入力線を有す
る。並列化回路兼遅延線250は双方向バッファ130(図3)
の第1 I/Oバスに接続された8ビット出力バスを有し、バ
ッファ130の第2 I/Oバスはデータ・バス101に接続され
る。

【００２５】図7及び図8は送信部分のタイマ1520の概略
図及びタイミング図である。タイマ1520は線2031上にFS
YNC信号を及び線2033上にTXCLK信号を受信する。これら
信号は共にライン送受信器兼クロック発生モジュール 2
030によって発生される。この信号からタイマ1520はタ
イマ経過信号(TE)を発生する。上記信号の代表的なタイ
ミングが図8に示される。このタイミング図から当業者
がタイマ1520の適当な詳細構造を得ることは容易であ
る。また送信クロック発生器(図示せず)は先2031上にFS
YSYNC信号及び線2033上にTXCLK信号を受信する。これら
の信号はともにライン送受信器兼クロック発生モジュー
ル2030(図1)によって発生される。この信号から送信ク
ロック発生器は現在送信されているスロットの変化を表
すENSLOT1-T、ENSLOT2-T、・・・、ENSLOT30-Tを発生す
る。

【００２６】図9は受信クロック発生器2045を示す。こ
の受信クロック発生器2045は線2031上にFSYNC信号及び
線2032上にRXCLK信号を受信する。これらの信号は共に
ライン送受信器兼クロック発生モジュール2030によって
発生される。受信クロック発生器2045はENSLOT1-R、ENS
LOT2-R、・・・ENSLOT30-Rを出力する。各出力信号は受
信したデータが対応するスロットに影響される時"1"に
セットされる。これらの信号のタイミングが図10に示さ
れる。これらのタイミングから当業者が受信クロック発
生器2045の適当な詳細構造を得ることは容易である。

【００２７】図11に関連してマトリクス・スイッチング
回路1500の構成を説明する。マトリックス・スイッチン
グ回路1500は30個の出力線EN1〜EN30と30個の出力線のO
R動作の結果を搬送する付加的イネーブルOR(ENOR)出力
線とを有するデコーダ430を含む。デコーダ430は30個の
レジスタ500-1〜500-30のセットの出力バスである5ビッ
ト入力バスを有する。上記30個のレジスタの各々は循環
アドレス・カウンタ420の対応する出力線O1〜O30によっ
て発生されるロード(LD)制御信号によって制御される。
循環アドレス・カウンタ420はORゲート4010の出力にお
ける1つのパルスの発生時に対応するレジスタ500-1、・
・・500-30をロードするように作動される制御信号O01
〜O30の順序をインクレメントする。ORゲート4010は2つ
の入力線でアドレス・デコーダ回路120(図3)により発生
されるチップ選択(CS60バー)信号及びプロセッサ100(図
3)によって発生される書き込み(WRバー)信号を受信す
る。上記30個のレジスタ5001-1〜500-30の各々はバイナ
リ・カウンタ400の内容を受信する5ビット入力バスを持
ったデコーダ410の対応出力線OUT1〜OUT30に接続された
イネーブル(EN)入力線を有する。バイナリ・カウンタ40
0の内容は比較器450の第1の5ビット入力バスにも送られ
る。比較器450はレジスタ440の5ビット出力バスに接続
された第2の5ビット入力バスを有し、入力バスはデータ
・バス101の内容を受信する。

【００２８】バス1561(図3)はレジスタ500-1〜500-30の
各入力バスにも接続される。レジスタ440のイネーブル
入力線はORゲート4000の出力線に接続され、ORゲート40
00は2つの入力においてWRバー制御信号及びアドレス・
デコーダ120(図3)によって発生されるチップ選択(CS)制
御信号を受信する。比較器450の出力はセット・リセッ
ト・ラッチ460のリセット入力線に接続され、そしてセ
ット・リセット・ラッチ460の出力線Qは送信クロック発
生器(図示せず)により発生されたCSYNCクロック信号に
よってクロックされたバイナリ・カウンタ400のリセッ
ト入力線に送られ、CSYNC信号も受信する第2入力線を持
ったANDゲート490の第1入力線にも送られる。ANDゲート
490の出力は図3のDMA送信制御回路1510に送信されるDMA
クロック(CLKDMA)信号を発生する。セット・リセット・
ラッチ460のセット入力線はライン送受信器兼クロック
発生モジュール2030により発生されたFSYNC信号2031に
よって駆動されるインバータ・ゲート470の出力を受信
する。

【００２９】図12はDMA送信制御回路1510の一部分を示
す。その部分はプロセッサ100(図3)によりインバータ15
30(図3)を介して制御されるバッファ1540(図3)によって
RAM記憶装置160(図3)のアドレシングに必要なアドレス
の発生を行い、送信されるべきHDLCフレームの最後のバ
イトがRAM記憶装置160から取り出される時のカウント終
了(CE)制御信号の発生を行う。図12に示される構成は当
業者には周知である。このDMAアドレス発生器はバス101
を介して送信された開始アドレス値を3つの独立したス
テップでロードされる送信DMAカウンタ800を含む。アク
ティブなチップ選択(CSバーW0)制御信号がアクティブな
書き込み(WRバー)制御信号と同時にORゲート840を介し
て送信DMAカウンタ800に送信されると、アドレス値の上
位8ビットが先ず記憶される。同様に、開始アドレスの
後続6ビットをORゲート850を介してロードするためにチ
ップ選択(CSバーW1)制御信号が使用される。最後に、RA
M記憶装置160にロードされたフレームの始めをアクセス
するために発生されるべき17ビット開始アドレスを形成
するに必要な残り6ビットがORゲート860を介してカウン
タ800に運ばれる第3のチップ選択(CSバーW2)制御信号に
よってロードされる。

【００３０】このアドレス発生器は更に対応するNORゲ
ート870、880及び890に関連したバッファ810を含み、そ
れらNORゲートはそれぞれチップ選択(CSバーR0、CSバー
R1、CSバーR2)制御信号によって制御される。ISDNネッ
トワークに送信されるべきフレーム終了アドレスがORゲ
ート900、910及び920に関連したフレーム終了レジスタ8
30にロードされる。ORゲート900、910、920はそれぞれ
チップ選択(CSバーC0、CSバーC1、CSバーC2)制御信号に
関連する。フレーム終了アドレスのローディングはプロ
セッサ100(図3)の制御の下にデータ・バス101によって
得られる。送信DMAカウンタ800及びフレーム終了レジス
タ830の出力は比較器820の第1及び第2入力バスにそれぞ
れ接続される。比較器820はクロック信号CLOCKDMAによ
ってクロックされる送信DMAカウンタ800がフレーム終了
レジスタ830にロードされた値に達した時、カウント終
了制御信号(CE)を発生する。送信DMAカウンタ800の出力
はバッファ1540(図3)の17ビット入力バスに接続され、
従ってRAM記憶装置160のアドレシングを可能にする。図
18にはTXCLK、EN1、EN2及びEN3制御信号の例示的タイミ
ング図が示される。

【００３１】図13乃至図17は以下で詳述するようにそれ
ぞれDMA送信制御回路1510(図3)及びDMA受信制御回路140
(図6)の動作に関連したDMA送信状態マシン、DMA受信状
態マシン及び保留アービトレーション・プロセスの構造
の説明図である。

【００３２】本装置は次のように動作する。即ち、2つ
の異なる1次端末アダプタ、即ち第1DTE(要求元DTE)及び
第2 DTE(リモートDTE)の間のISDNを介した通信が先ず対
応するCCITT勧告で示されたリンク・アクセス・プロト
コルD-チャネル(LAPD)により設定される。例えば、640K
bpsのスーパチャネルが望ましいと仮定すると、10個の
Bチャネルのセットが設定されるべきである。そこで、
次のような構成、即ち01111110ABXXXXXX01111110に基づ
いたフレーム・パターンの双方向交換によって付加的な
同期化フェーズが行われる。この場合、A及びBは後述の
ように使用される2つの同期ビットに対応する。

【００３３】要求元DTEは次のようなフレーム・パター
ン、即ち01111110ABXXXXXX01111110を既に設定されたB
チャネルの各々に送信する。但し、A及びBはそれぞれA
＝1、及びB＝0にセットされる。これを達成するため
に、プロセッサ100は先ずチップ選択CS6バー、コマンド
/データ制御信号及びデータ・バス101の関連付けによっ
て図4のヘッダ発生器1120を制御する。従って、ヘッダ
発生器1120はフレームの始め及び終わりに"7E"より成る
上記のフレーム・パターンを出力線に生じるようにプロ
グラムされる。フレーム・パターンの送信はヘッダ発生
器1120のクロック入力線に生じるクロック信号の発生時
に行われる。フレームは図1に示されるように、ACFAモ
ジュール2040(図1)、ライン送受信器兼クロック発生モ
ジュール2030(図1)及びライン変圧器2025(図1)を介して
ISDNネットワークに送信され、ディジタル・ネットワー
クの他端においてリモートDTEによって受信される。こ
の例における640K bpsのスーパチャネルの構築に関する
任意のBチャネルに関連した各モジュールに対しても同
じプロセスが行われる。この考察した例では、要求元DT
Eの送信部分の10個の異なるモジュールによって要求元D
TEからリモートDTEに10個のスロットを介して同じフレ
ーム・パターンが送信される。

【００３４】リモートDTEの受信部分が上記のフレーム
・パターン、即ち01111110ABXXXXXX01111110(但しA＝1
及びB＝0)を受信すると、パターンはライン変換器2020
(図1)を介してRXDATA線2042(図1)を介して受信される。
受信されたデータはANDゲート260(図6)の出力によって
クロックされる並列化回路兼遅延線250によって並列化
される。並列化されたデータはシーケンス"7EXX7E"の発
生時にヘッダ・デコード制御信号を発生するヘッダ・デ
コーダ240(図6)によってデコードされる。この制御信号
はインバータ335(図6)に送られ、そしてインバータ335
はインバータ335を介してインテル社の8259タイプの割
り込みコントローラ回路110(図5)の入力線に送られる割
り込み信号を発生する。ヘッダ・デコーダ240(図6)のヘ
ッダ・デコード出力線に生じる制御信号は(ORゲート300
及び290(図6)を介して)番号レジスタ320(図6)のロード
入力及びセレクタ310(図6)のS制御線にも送られ、1バイ
トによって分けられた2つの連続フラグ"01111110ABXXXX
XX01111110"の発生の結果、XXXXXXにおける下位5ビット
の内容が番号レジスタ320にロードされる。このローデ
ィング動作は同期化手順のステップとしては使用されな
いことに注意すべきである。

【００３５】そこで、割り込み信号は適当な割り込み処
理を開始させるINTO入力線を介してプロセッサ100(図3)
に送られる。プロセスはアドレス/データ・バス101を介
して適当な割り込みベクトルを発生する割り込みコント
ローラ110に割り込み確認(INTA)信号を発生し、その結
果、PROM記憶装置(図示せず)に記憶され且つプロセッサ
100に関連した対応する割り込みルーチンを開始させ
る。割り込みルーチンの結果、プロセッサ100は並列化
回路兼遅延線250(図6)の出力バスの内容の読み取り動作
を行わせる。これはプロセッサ100の読み取り又は書き
込み制御線における負のパルス(ANDゲート230(図3)を介
してバッファ130(図3)の出力イネーブル(OEバー)入力線
に送られる)により制御されるバッファ130によって達成
される。従って、バッファ130の方向は並列化回路兼遅
延線250の出力バスの内容がアドレス/データ・バス101
に送られるように制御される。

【００３６】従って、プロセッサ100は同期化フレーム
の内容、即ち"ABXXXXXX"(2進値)の値を知る。この受信
フレームの内容の値がA＝1及びB＝0である場合、プロセ
ッサ100は同じBチャネル(この例ではチャネル1)を介し
て上記フォーマットの第2同期化フレーム（A＝B＝1にセ
ットされた値を含む）の送信を開始させる。これは上記
の送信の原理に従って達成される。簡単に言えば、リモ
ートDTEのプロセッサ100は送信部分に含まれるヘッダ発
生器1120(図4)をアドレス/データ・バス101を介して値A
＝1及びB＝1をロードすることによって制御し、その結
果、ヘッダ発生器1120(図4)はISDNネットワークを介し
て要求元DTEに送られる第2同期化フレームを発生する。

【００３７】そこで、この第2同期化フレームはリンク
を要求した要求元DTEの受信部分によって受信される。
上記のように、リモートDTEによって受信された第1同期
化フレームの処理のために第2同期化フレームが並列化
回路兼遅延線250のデータ入力(DI)線2042において受信
され、ヘッダ・デコーダ240によって並列的にデコード
される。同期化フレーム"01111110ABXXXXXX01111110"の
検出の際、ヘッダ・デコーダ240(図6)はヘッダ・デコー
ド制御信号を発生する。この制御信号は割り込みコント
ローラ110(図5)及び並列化回路兼遅延線250の出力イネ
ーブル(OE)線に送られる。上記と同様に、この第2同期
化フレームの検出は"XXXXXX"の下位5ビットを要求元DTE
の受信部分の番号レジスタ320(図6)へロードさせる。"X
XXXXX"の下位ビットの内容は同期化プロセスのこの段階
においては実際に使用されないことに注意すべきであ
る。従って、対応する割り込みルーチンに従ってプロセ
ッサ100は双方向バッファ130(図5)を介して並列化回路
兼遅延線250の出力バスD0〜D7に現れたバイトの読み取
り動作を行う。

【００３８】第2同期化フレームが所望の値A＝B＝1を含
むように見える場合、要求元DTEはA＝0及びB＝0にセッ
トされたA及びBの値を含む第3同期化フレームを送信す
る。第3同期化フレームはリンクの設定の実際の順序に
従って定義された所定値にセットされたデータ・ビッ
ト"XXXXXX"を含むものである。この"XXXXXX"の値はISDN
スロット番号に対応せず、対応するスロットが設定され
た時間に従って影響される。例えば、ISDNスロット番号
5が最初に設定されると仮定すると、要求元DTEは数値1
(10進数)又は"000001"(2進数)をそれに割り当てる。

【００３９】下記のように達成される第3同期化フレー
ムの受信の際、リモートDTEは第3同期化フレームの送信
のために要求元DTEにより割り当てられた"XXXXXX"の実
際の値を有し、値A＝0及びB＝1を含む第4同期化フレー
ムを送り戻す。そこで、第4同期化フレームは要求元DTE
により受信される。要求元DTEの受信部分における第4同
期化フレームの受信は上記のように番号レジスタ320(図
6)の内容のロードされた値を更新させる。従って、番号
レジスタ320は考察中のBチャネルが設定された正確な順
序に対応する値、例えばチャネル5が設定されたと仮定
した場合にチャネル番号5に対する値"00001"をロードさ
れる。第3同期化フレームに存在する値に基づいて、第4
同期化フレームに存在する受信された値"XXXXXX"をチェ
ックした後、要求元DTEは対応するBチャネルが今やディ
ジタル通信に対して利用可能であるという結論になる。

【００４０】上記の手順は10個のBチャネル(各Bチャネ
ルが設定と時間的に関連した特定の順番"XXXXXX"を割り
当てられる)の各々に対してスーパチャネルの構築に必
要な種々のBチャネルすべて(即ち考察した仮定では10個
のBチャネル)がそれら自身の特定の順番を実際に設定さ
れそして割り当てられるまで並列的に実行される。上記
の同期化プロトコルの間、上記の手順に適合しない如何
なる事象(例えばA及びBの間違った値の受信)も手順全体
をリセットする。或る特定の期間(本発明の好ましい実
施例では3秒に固定される)の終了時に手順全体が完了し
てない場合、同じことが生じる。

【００４１】スーパチャネルの構築に必要な最後のBチ
ャネルが設定されてしまった時には、初期設定同期化手
順が完了し、要求元DTEは設定されたBチャネルのすべて
を通してデータの発生を開始する。

【００４２】送信はマトリクス・スイッチング回路1500
(図3)が次のようにプログラムされて第1ステップで開始
される。即ち、スーパチャネルの構築に必要なBチャネ
ルの数がレジスタ440(図11)に記憶される。これはデー
タ・バス101上にBチャネルの数の適当な値が生じた時
に、プロセッサ100及びプロセッサ100により制御される
アドレス・デコーダ120によって発生される同時の書き
込み信号及びチップ選択制御信号(CS52バー)によって達
成される。そこでプロセッサ100はネットワーク終端装
置(NT)により影響されるISDNスロットの値をレジスタ50
0-1〜500-30(図11)の各々に記憶する。例えば、それぞ
れのDチャネルが次のような10個のBチャネル、n (1、
4、6、7、8、11、15、16、21、5)に時間的に影響を与え
た仮定すると、レジスタ500-1は値"1"をロードされ、レ
ジスタ500-2は値"4"をロードされ、レジスタ500-3は値"
6"をロードされる、等々である。レジスタ500-1〜500-3
0における適当な値のローディングはデータ・バス101を
介して記憶されるべき値のローディングを逐次に行う循
環アドレス・カウンタ420によって達成される。このロ
ーディングは各クロック・パルスがNORゲート4010(図1
1)の出力に現れる際に行われる。10個の最初のレジスタ
だけ(この例の場合)が有効なデータをロードされる。残
りの20個のレジスタは非有効データをロードされる。

【００４３】この第1プロセスが完了する時、マトリク
ス・スイッチング回路1500(図3)はスーパチャネルの構
築を可能にする種々のEN1〜EN30制御信号と共にクロッ
クDMA信号491を発生できるようになる。正のFSYNCパル
スの発生時に、図2に示された30チャネル用の時分割多
重フレームの始まりと一致してセット・リセット・ラッ
チ460(図11)がセットされ、バイナリ・カウンタ400(図1
1)をリセットする。バイナリ・カウンタ400は送信クロ
ック発生器(図示せず)によって生じた各CSYNCクロック
・パルスでインクレメントされる。なお、2つの連続し
たFSYNCクロック・パルスは30個のCSYNCクロック・パル
スによって分離される。バイナリ・カウンタ400は比較
器450がセット・リセット・ラッチ460のリセット入力線
に送られるリセット制御信号を生じるまでインクレメン
トされる。このリセット制御信号はレジスタ440(図11)
の内容及びバイナリ・カウンタ400の内容の間の一致を
検出した時、即ちCSYNCクロック・パルスが所望のスー
パチャネルを構築するに必要なBチャネルの数に等しい
時に発生する。この例では、カウンタ400のリセットは1
0番目のCSYNCクロック信号の発生時に行われる。

【００４４】バイナリ・カウンタ400の内容に従って、
デコーダ410(図11)は対応するレジスタ500-1〜500-10
(図11)、即ち640K bpsスーパチャネルの構築の例では最
初の10個のレジスタ500-1〜500-10の中の1つを作動す
る。レジスタ500-1〜500-10の中の1つがイネーブル(EN)
入力線を"1"にセットされると、それはマトリクス・ス
イッチング回路1500の初期設定中にプロセッサ100によ
って予めロードされた値を出力に生じる。この例では、
レジスタ500-1は値"1"(10進数)を発生し、レジスタ500-
2は値"4"をデコーダ430(図11)の入力バスに生じる、等
々である。デコーダ430は入力バスに現れる値をデコー
ドし、対応するイネーブル制御信号(即ち30個の制御信
号EN1〜EN30の中の1つ)を付勢する。ANDゲート490(図1
1)によって発生される線491上のクロックDMA信号(CLKDM
A)はDMA送信制御回路1510(図3)のためのクロック信号と
して使用される。

【００４５】RAM記憶装置160(図3)に記憶されたHDLCフ
レームは次のようにTXDATA線に送られる。

【００４６】プロセッサ100は先ず送信されるべきHDLC
フレームの開始アドレス及び終了アドレスでもってDMA
送信制御回路1510(図3)をプログラムする。これは適当
なチップ選択制御信号と同時に、バス1511(図3)及びバ
ッファ130(図3)を介して開始アドレスを与えることによ
って達成される。本発明の好ましい実施例では、RAM記
憶装置160における記憶装置アドレスは17ビットを使用
し、バス101は8ビットしか持たない。フレームの開始ア
ドレスの記憶は3つの連続ステップで、即ち3つのチップ
選択(CSバーW0、CSバーW1、CSバーW2)制御信号によって
行われる。同様に、送信されるべきHDLCフレームの終了
アドレスの記憶は上記のようにチップ選択(CSバーR0、C
SバーR1、CSバーR2)制御信号に関する一連の3つの独特
のステップによって達成される。

【００４７】そこで、プロセッサ100はアドレス・デコ
ーダ120がDMA送信制御回路1510(図3)に送られるチップ
選択制御信号(CSバー52)を発生するように、アドレス・
デコーダ120によってデコードされるアドレスを発生す
る。DMA送信制御回路1510の動作は図13に示された状態
マシンに適合する。DMA開始制御信号の受信時に、状態
マシンはプロセッサ100に送られる保留信号を発生する
状態1に進む。プロセッサが受信した保留信号を確認す
ると直ちにHLDA保留確認信号がDMA送信制御回路1510に
送り戻され、図13の状態マシンは状態2に進む。状態2で
は、RAM記憶装置160内に置かれたフレームのバイトをア
クセスするためのCSRAMバー、RDRAMバー、LORDBバー制
御信号が発生され、そして状態マシンは次のDMACLOCK信
号の発生を待つステップ3に進む。

【００４８】図12のDMAアドレス発生器の出力に与えら
れたアドレスはバッファ1540を介してRAM記憶装置160の
アドレス・バスに送られ、そして適当なRAMチップ選択
制御信号及び読み取り制御信号の発生はレジスタ1560に
ロードされるHDLCフレームの第1バイトを必要とする。
バッファ1560の出力バスに生じる第1バイトは図5に示さ
れた30個のモジュールのシリアライザ1000のすべてに送
られる。適当なモジュール、即ち送信のために使用され
るBチャネルに対応するモジュールに含まれるシリアラ
イザ1000は当該シリアライザを制御するANDゲート1110
の入力線におけるアクティブなLOAD B信号及びイネーブ
ル信号の同時存在のために第1バイトをラッチする。シ
リアライザ1000によってラッチされた第1バイトはANDゲ
ート1100の出力に生じるシフト・クロックのリズムでヘ
ッダ発生器1120及びバッファ1130にシフトされる。従っ
て、図8のタイミング図に示されるように、ANDゲート11
00はバイトの8ビットがヘッダ発生器1120及びバッファ1
130を介してTXDATA線2041に送られるように、8個の基本
クロック・パルスを与える。バッファ1130はENSLOT1制
御信号によってイネーブルされる。

【００４９】RAM記憶装置160から取り出された次のバイ
トはマトリクス・スイッチング回路1500のレジスタ500-
1〜500-30に書き込まれた値に従って1つのシリアライザ
1000によって同様に送信され、そしてラッチされる。従
って、HDLCフレーム全体が必要な対域幅、即ち640K bps
で種々の予め割り当てられたISDNスロット(この例では
スロット1、4、6、7、8、11、15、16、21、5)を通して
送信される。HDLCフレームの第2バイト及びそれに続く
バイトの取り出しは図13の状態遷移図に関して後述する
ように得られる。ANDゲート490によって発生されたCLKD
MA信号の発生の時、状態マシンはHDLCフレームの第2バ
イトがアクセスされるようにそれが更に保留信号を発生
するステップ4に進む。このアクセスは実際には状態5に
おけるCSRAM、READRAM及びLOAD B制御信号の発生によっ
て行われる。そこで状態マシンはステップ6に進む。

【００５０】ステップ6では、比較器820によって発生さ
れたタイマ経過信号又はカウント終了信号の存在又はプ
ロセッサ100によりCS53チップ選択制御線によって発生
された停止信号の存在をチェックする。タイマ経過信号
は図7におけるタイマ1520によって発生された信号であ
り、そのタイミングが図8に示される。タイマ経過信号
が発生する時、状態マシンは状態3に進み、更に1バイト
が処理され、RAM記憶装置160から取り出され、適当なモ
ジュールを介してTXDATA線2041に送られる。プロセッサ
100がアドレス・バスへのアクセスを得ることを望んで
いることを表す停止信号又はフレーム全体が記憶装置か
ら取り出されてしまったことを表すカウント終了信号の
発生の時、状態マシンは再び状態0に進む。

【００５１】送信側DTE（要求元DTE）と同様に、受信側
DTE（リモートDTE）が送信されたHDLCフレームを処理で
きるようになる前に、第1初期設定ステップが下記のよ
うに受信側DTEにおいて行われる。即ち、先ずプロセッ
サ100はスーパチャネルの構築に必要なBチャネルの数に
対応した適当な値を長さレジスタ330(図6)にロードす
る。考察した例では、レジスタ330は10×64K bpsのスー
パチャネルが構築されるべきなので、値"10"をロードさ
れる。これはスーパチャネルを形成するBチャネルの数
に対応した5つの最下位ビット(LSB)の生成に関連して、
NORゲート340の入力におけるチップ選択制御信号及び書
き込み制御信号の付勢によって得られる。NORゲート340
の出力は高レベルにセットされるので、上記5つの最下
位ビット(LSB)はレジスタ330に記憶される。バス101の
最上位ビットはNANDゲート352を介してラッチ354をリセ
ットするために使用されることに注意すべきである。

【００５２】ラッチ354はQ出力線がANDゲート356を介し
たRXCLOCKの受信をイネーブルするために使用されるの
で、対応するモジュールの滅勢のために使用される。こ
の方法でプロセッサ100はスーパチャネルの構築のため
に使用されるモジュールの分布を修正することができ
る。例えば、プロセッサ100が1つの決められたモジュー
ルをディスエーブルしたい時、対応するラッチ(例えば
モジュール1に対するラッチ354)がリセットされる。モ
ジュール1のラッチ354はプロセッサ100により制御され
るアドレス・デコーダ120のチップ選択100から来る受信
停止信号によってプリセット可能である。

【００５３】上記の同期化手順は前に完了しているの
で、番号レジスタ320は適当な値、この例ではモジュー
ル1に対する値"1"(モジュール2に対しては値"4"等々)を
ロードされる。受信側DTEにおける上記第1ステップの完
了後、受信側DTEはISDNネットワークから受信したHDLC
フレーム内に構成されたデータを処理することができ
る。開始フラグ"7E"より成るHDLCフレームの第1バイト
はISDNスロットがモジュール1に割り当てられているの
で、モジュール1の並列化回路兼遅延線250の入力線にお
けるRXDATA線2042を介して受信される。この開始フラグ
がデコードされ、並列化回路兼遅延線250の開始フラグ1
(OPENING FLAG 1)出力の付勢を生じさせる。開始フラグ
1信号は対応するモジュールに関連した30入力ORゲート
の各々(例えばモジュール1に対するORゲート270)の第1
入力に送られる。その結果、モジュール1に対する回路1
40のようなすべてのDMA受信制御回路140への開始フラグ
信号の送信が生じる。各DMA受信制御回路140は図14及び
図15の状態遷移図に示されるように動作する。開始フラ
グ信号の受信の際、モジュール1〜30の各状態マシンは
状態0から状態1に進む。

【００５４】受信されたHDLCフレームの第2バイトはこ
の例では第4 ISDNスロットで受信される(なぜなら、モ
ジュール1が第1 ISDNスロットに割り当てられ、モジュ
ール2が第4 ISDNスロットに、モジュール3が第6 ISDNス
ロットに割り当てられる、等と仮定されているからであ
る)。ENSLOT1-R信号が滅勢されるため、モジュール1の
並列化回路兼遅延線250は最早シフトされない。一方、
モジュール2の並列化回路兼遅延線250はモジュール2のA
NDゲート260を介してクロック入力において8個のパルス
のセットを受信する。それはモジュール2の並列化回路
兼遅延線250のバイト・レディ(BR:BYTE READY)出力線を
付勢するものである。図14に関連してバイト・レディ信
号の受信の結果、モジュール2のDMA受信制御回路140の
状態マシンは状態2に進められる。

【００５５】図14に示されるように、この状態マシンは
保留(HOLD)制御信号、チップ選択データ(CSD)制御信
号、書き込み(WR)制御信号及びインクレメント(INC)制
御信号を発生する。RAM記憶装置160のアドレス・バスは
バッファ200の出力によって決定される値を搬送する。
なお、バッファ200はモジュール2のレジスタ360(モジュ
ール1のレジスタ360だけが示される)にロードされた値
を受信する。この値はレジスタ320及び330の内容の加算
の結果である。モジュール2は設定されるべき第2のモジ
ュールであると仮定したので、モジュール2のレジスタ3
20は値"2"をロードされ、一方モジュール1のレジスタ32
0は値"1"をロードされる。モジュール2のレジスタ330は
値"10"をロードされるので、モジュール2に関連したバ
ッファ200は"12"に等しいアドレス値を発生する。この
値はHDLCフレームの第2バイト、即ち開始フラグ"7E"の
直後のバイトをロードするために使用される。

【００５６】送信クロックは受信クロックと同じ周波数
及び位相を持つので、EN1、EN2、・・・・はENSLOT1-
R、ENSLOT2-R、・・・に等しい。これとは別に、フレー
ムに開始のタイミングをとるFSYNC信号は受信部分及び
送信部分に対して独特である。

【００５７】HDLCフレームの第3バイトはこの例ではISD
Nスロット6で受信されるので、このバイトはモジュール
3の並列化回路兼遅延線250によって並列化される。上記
と同様に、これはモジュール3のANDゲート260を介して
モジュール3の並列化回路兼遅延線250のクロック入力線
に送信される8個のクロック・パルスによって達成され
る。並列化回路兼遅延線250の出力におけるバイト・レ
ディ信号は滅勢され、その結果、モジュール3のDMA受信
制御回路140の状態マシンが状態1から状態2に進められ
る。従って、RAM記憶装置160のアクセスに必要な保留、
チップ選択データ、書き込み及びインクレメント制御信
号が発生される。モジュール3の番号レジスタ320は値"
3"をロードされるので、モジュール3のバッファ200がRA
M記憶装置160の入力アドレス・バスに値"13"を発生する
ように見える。従って、第3バイトはRAM記憶装置160に
おける第2バイトのロケーションのすぐ後のロケーショ
ンにロードされる。

【００５８】従って、HDLCフレームの10個の第1バイト
における各バイトは1つの対応するモジュール1〜10によ
って連続的に処理され、RAM記憶装置160に記憶される。
第11バイトの処理及び記憶は対応するDMA受信制御回路
(例えばモジュール1に対する回路140等々)の種々のINC
制御信号(例えばモジュール1に対するINC1、モジュール
2に対するINC2等々)によって達成される。図15に示され
るように、INC制御信号は状態マシンの状態2によって発
生される。この発生はRAM記憶装置160のアドレシングに
必要なチップ選択制御信号及び書き込み制御信号の発生
の直後に行われる。このINC制御信号はORゲート300の1
つの入力及びレジスタ360(例えばモジュール1に対する)
のロード入力線に送られる。ORゲート290の出力は低レ
ベルにセットされるので、レジスタ360(例えばモジュー
ル1に対する)の出力はセレクタ310を介して番号レジス
タ320の入力に送信され、そしてそこにロードされる。
この値はレジスタ330の値に加えられ、再びレジスタ360
にロードされる。

【００５９】この例では、モジュール1によって処理さ
れた第1バイトの記憶アドレスは"12"であったので、INC
制御信号の発生の結果、16ビット・レジスタ360は12＋1
0 (10進数)＝22をロードされる。この値はモジュール1
によって再び処理される第11バイトの記憶アドレス値の
発生のために使用される。同様に、1つの決定したモジ
ュールのDMA受信制御回路140の1つの状態マシンによっ
て発生されるINC制御信号の結果、対応するレジスタ360
はHDLCフレームのすべてのバイトがRAM記憶装置160にお
ける連続的なロケーションに連続的に記憶されるよう
に、更新された値をロードされる。例えばHDLCフレーム
の第2バイトのモジュール2 (ISDNスロット番号4に割り
当てられる)による処理の後、モジュール2のレジスタ36
0はアドレス値13＋10＝23 (10進数)をロードされる。

【００６０】従って、HDLCフレーム全体が処理され、RA
M記憶装置160における連続したロケーションに記憶され
る。現在処理されているHDLCフレームの最後のバイトが
生じた時、最後のバイトを処理するモジュールの並列化
回路兼遅延線250は対応するDMA受信制御回路(例えばモ
ジュール1の回路140)の入力線に送られる終了フラグ信
号を発生する。この結果、図14に示された対応する状態
マシンは状態0にリセットされる。終了フラグ信号も割
り込みコントローラ110を介してプロセッサ100に割り込
み信号(例えばモジュール1に対する割り込み31)として
送られる。この結果、プロセッサ100は各モジュール1〜
30のDMA受信制御回路140の入力線に送られる受信停止信
号を発生する。従って、各モジュールの各状態マシンは
再び状態0に進む。そこで、プロセッサ100は今処理され
そしてRAM記憶装置160に記憶されたHDLCフレームの終了
アドレスを記憶する。この時から、HDLC全体が連続した
アドレス・ロケーションにロードされ、プロセッサ100
によるその後の処理に利用可能となる。

【００６１】

【発明の効果】本発明によれは、n×64K bpsで動作する
単一の高速度スーパチャネルを得るためにユーザにとっ
て透明で且つ使用されるプロトコルに関係ない各々が64
K bpsで動作するn個の異なるBチャネルの同時使用を可
能にする方法及び装置が得られる。

【図面の簡単な説明】

【図１】CCITT勧告で示されたネットワーク終端装置(N
T)への接続を示す。

【図２】アナログ・インターフェースに存在するクロッ
ク信号及び送信データ(TXDATA)信号及び受信データ(RXD
ATA)信号を示す。

【図３】本発明による装置（本装置）の送信部分の基本
図を示す。

【図４】送信バッファ・エレメントにおいて必要とされ
る30個のモジュールのセットを示す。

【図５】本装置における受信部分の構成の概略図を示
す。

【図６】本装置におけるモジュール1の受信部分の構成
の概略図を示す。

【図７】本装置における送信部分に関連したタイミング
発生プロセスを説明するための概略図を示す。

【図８】図7の概略図における各信号のタイミング図を
示す。

【図９】本装置における受信部分に関連したタイミング
発生プロセスを説明するための概略図を示す。

【図１０】図9の概略図における各信号のタイミング図
を示す。

【図１１】本装置において実施されたマトリクス・スイ
ッチング回路の構成のブロック図を示す

【図１２】DMA送信制御アドレス発生器のブロック図を
示す。

【図１３】DMA送信制御回路に関連した状態マシンの状
態遷移を概略的に示す。

【図１４】図13の状態マシンにおける各信号のタイミン
グ図を示す。

【図１５】DMA受信制御回路に関連した状態マシンの状
態遷移を概略的に示す。

【図１６】図13の状態マシンにおける各信号のタイミン
グ図を示す。

【図１７】保留アービトレーションに関連した状態マシ
ンの状態遷移を概略的に示す。

【図１８】マトリクス・スイッチング回路に関連した動
作を説明するタイミング信号を示す。

【符号の説明】

100 プロセッサ 110 割り込みコントローラ 120 アドレス・デコーダ 150 バッファ 160 RAM記憶装置 1000 シリアライザ 1010 シリアライザ 1120 ヘッダ発生器 1160 ヘッダ発生器 1500 マトリックス・スイッチング回路 1510 DMA送信制御回路 1520 タイマ 1540 バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・シシック フランス国ラ・コレ・スル・ロウプ、チ ェミン・ド・ラ・キャリエール・モント ムーレ 211番地 (72)発明者 ヨセフ・スパタリ フランス国カンゲ・サー・マー、ルー・ エム・ロスタンド 14番地 (56)参考文献 特開 平２−184145（ＪＰ，Ａ) 特開 昭61−169044（ＪＰ，Ａ) 特開 昭58−27448（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 29/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 次の各ステップから成る、互いに異なり
   且つ時間的に独立したｎ（ｎ≧２）個のディジタル通信
   チャネルから構築される一の多重通信チャネル、即ちス
   ーパチャネルを介して２つの異なる１次端末アダプタ間
   で高速ディジタル・データ・フローを送信するための方
   法。 （ａ） 第１のＤＴＥによるリモートの第２のＤＴＥに対
   する要求に基づいて、２個の前記端末アダプタ間に前記
   スーパチャネルを構築するのに必要な前記ｎ個のディジ
   タル通信チャネルのセットを設定するステップ。 （ｂ） 前記スーパチャネルの構築のために使用される前
   記ｎ個のディジタル通信チャネルの各々のスロットと当
   該各ディジタル通信チャネルの設定の時間的順序との間
   の関係を一の初期設定フェーズ中に決定するとともに、
   当該関係を表すデータを２個の前記端末アダプタ内にそ
   れぞれ記憶するステップ。前記ステップ（ｂ）は、前記
   ｎ個のディジタル通信チャネルの各々について、 （ｂ１）一のヘッダ及び前記スーパチャネルを構築する
   ための要求を表すデータを保持する第１の初期設定フレ
   ームを、前記第１のＤＴＥから前記第２のＤＴＥに送信
   するステップと、 （ｂ２）前記第２のＤＴＥにおける前記第１の初期設定
   フレームの受信に応答して、一のヘッダ及び前記第２の
   ＤＴＥが前記第１の初期設定フレームを受信したことを
   確認するための肯定応答データを保持する第２の初期設
   定フレームを、前記第２のＤＴＥから前記第１のＤＴＥ
   に送信するステップと、 （ｂ３）前記第１のＤＴＥにおける前記第２の初期設定
   フレームの受信に応答して、一のヘッダ及び前記時間的
   順序を表すデータを保持する第３の初期設定フレーム
   を、前記第１のＤＴＥから前記第２のＤＴＥに送信する
   ステップと、 （ｂ４）前記第２のＤＴＥにおける前記第３の初期設定
   フレームの受信に応答して、一のヘッダ、前記第２のＤ
   ＴＥが前記第３の初期設定フレームを受信したことを確
   認するための肯定応答データ及び前記時間的順序を表す
   前記データを保持 する第４の初期設定フレームを、前記
   第２のＤＴＥから前記第１のＤＴＥに送信するステップ
   とを含んでいる。 （ｃ） 前記高速ディジタル・データ・フローを複数のバ
   イトにそれぞれ分割するステップ。（ｄ） 前記ｎ個のディジタル通信チャネルの各々に割り
   当てられた前記時間的順序に従って当該各ディジタル通
   信チャネルを介して前記高速ディジタル・データ・フロ
   ーの各バイトを送信するステップ。 （ｅ） 前記第２のＤＴＥにおいて前記ｎ個のディジタル
   通信チャネルの各々から受信した前記高速ディジタル・
   データ・フローの各バイトを 【数１】 Ａ（ｎ）＝Ａ（ｎ−１）＋ｎ ［但し、Ａ（ｎ−１）は前記ｎ個のディジタル通信チャ
   ネルの１つを通して送られた先行バイトを記憶している
   アドレス、ｎは前記スーパチャネルを構築するために設
   定されている前記ディジタル通信チャネルの数］に従っ
   て計算されたアドレスで単一のメモリ内に記憶するステ
   ップ。
2. 【請求項２】 前記第１乃至第４の初期設定フレームの
   各々は、２つのＨＤＬＣフラグ又はＳＤＬＣフラグの間
   に置かれた一の同期化バイトを保持することを特徴とす
   る請求項１に記載の方法。