JPH0363861B2 - - Google Patents

Description

ための手段１４０乃至１５８ とを具備することを特徴とする装置。 ２ 各チヤンネルに対しCRC（巡回冗長検査）を
記憶するための第３のメモリ手段１３８と伝送さ
れるメツセージの各バイトによつて該CRCデー
タを更新するためのCRC回路１２２とを含んで
おり、伝信されるべきチヤンネルのメツセージに
応答する該手段８８が該第３のメモリ手段におけ
る該チヤンネルに対して該CRCデータをリセツ
トするための手段を含み、該第２のメモリ手段に
記憶された該指示に応答する該手段１４０乃至１
５８が該第３のメモリ手段からの該CRCデータ
を該CRC回路内にロードし、伝送されるべき該
メツセージバイトによつて該CRC回路における
該CRCデータを更新し、該更新されたCRCデー
タを該第３のメモリ手段に記憶し、伝送されるべ
き該メツセージのバイトに続く該直列ビツトスト
リームに該CRCデータを伝送するための手段を
具備している特許請求の範囲第１項記載の装置。 ３ 該第３のメモリ手段１３８が循環桁送りレジ
スターを具備している特許請求の範囲第２項記載
の装置。 ４ 該CRCデータに続く該直列ビツトストリー
ムにおける伝送のための該第１のメモリ手段５０
にフラグバイト１０を記憶するための手段８６，
８８，１０８を含んでいる特許請求の範囲第２項
又は第３項記載の装置。 ５ 該第１のメモリ手段において、該第１のメモ
リ手段５０から得られる出て行く直列ビツトスト
リームと同じフオーマツトを有している入つて来
る直列ビツトストリームを記憶するための手段３
６を含んでおり、該入つて来る直列ビツトストリ
ームがアイドルである各チヤンネルに対して一連
のすべて１ビツトを具備しており、チヤンネルに
関して該第１のメモリ手段にフラグバイトを記憶
するための手段５６，５８，６０，７４，８６，
８８がチヤンネルがアイドルであるとき該チヤン
ネルに関してのみ該フラグバイトを記憶するため
に該第１のメモリ手段における該ビツトに応答す
る特許請求の範囲第１項乃至第４項のいづれか１
つの項に記載の装置。 ６ 伝送されるべき各メツセージバイトを提供す
るための該手段１４０乃至１５８が伝送されるべ
きメツセージバイトを記憶するためのバツフアメ
モリ６６と、伝送されるべきメツセージのバイト
のナンバーのカウントを各チヤンネルに対して記
憶するための第４図のメモリ手段９４と、該第２
のメモリ手段１２０に記憶された該指示に応答し
て該カウントによつてアドレスにおいて該バツフ
アメモリからのメツセージバイトを読出し、且つ
該カウントをデクレメントするたせの手段１２４
乃至１３４と、該カウントが該メツセージのすべ
てのバイトの読出しを指示するゼロにデクレメン
トされた時を検出するための手段１０８，１１４
とを具備する特許請求の範囲第１項乃至第５項の
いづれか１つの項に記載の装置。 ７ 該第４のメモリ手段９４が循環桁送りレジス
ターを具備する特許請求の範囲第６項記載の装
置。 ８ 該直列ビツトストリームが対に時分割多重化
された複数のチヤンネルのビツトを有する第１の
メモリ手段から得られる特許請求の範囲第１項乃
至第７項のいづれか１つの項に記載の装置。 ９ 該第１のメモリ手段及び該第２のメモリ手段
５０，１２０がシフトレジスターを含み、該直列
ビツトストリームを該第１のメモリ手段から得る
ための手段が該ビツトストリームのビツトレート
で該第１のメモリ手段及び該第２のメモリ手段に
おけるデータをシフトするための手段５４を具備
しており、該直列ビツトストリームが該第１のメ
モリ手段の直列出力５０から得られる特許請求の
範囲第１項乃至第８項のいづれか１つの項に記載
の装置。 １０ 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第１項
乃至第９項のいづれか１つの項に記載の装置。 １１ 該ゼロビツト挿入を行ない、且つ該第１の
メモリ手段８０に該バイトを記憶するための手段
が： 第５のメモリ手段１４０と； 該直列ビツトストリームのビツトレートよりも
実質的に高いレートで該第５のメモリ手段に順次
に任意の挿入されたゼロビツト、ビツトにより、
伝送されるべきメツセージバイトをつくり、且つ
挿入されたゼロビツトのナンバーをカウントする
（１５８）ための手段１４４乃至１５６と； 挿入されたゼロビツトのナンバーのカウント依
存している位置において該第１のメモリ手段に該
第５のメモリ手段において生じたメツセージバイ
トを記憶するための手段と を具備している特許請求の範囲第１項乃至第１０
項のいづれか１つの項に記載の装置。 １２ 該第５の記憶手段１４０がシフトレジスタ
ーを具備する特許請求の範囲第１１項記載の装
置。 １３ 各フレームが少くともオープニングフラグ
バイトと、該オープニングフラグバイトに続く初
期アドレスを含む複数のメツセージバイトを具備
し、該フラグバイトが一連の所定数の連続的な１
ビツトを具備しており、該メツセージバイトのビ
ツトが挿入されたゼロビツトを含んでいて、これ
によつて該メツセージ内の該フラグバイトの発生
が避けられる、ビツトオリエンテツドプロトコル
フレームを用いて時分割多重化された直列ビツト
ストリームから複数のチヤンネルのためのメツセ
ージを受取るための装置において： 第１のメモリ手段及び第２のメモリ手段１７
２，１７６と； 該第１のメモリ手段１７２に該直列ビツトスト
リームを記憶するための手段１７４と； 該第１のメモリ手段の内容に応答して、該チヤ
ンネルの次に続くアドレスにおける所定のアドレ
スコードと一緒にチヤンネルのオープニングフラ
グバイトを検出し、且つそのような検出に応答し
て該フラグバイトの該第１のメモリ手段における
相対的位置の指示を該第２のメモリ手段１７６に
記憶するための手段１７８乃至１９２と； 該直列ビツトストリームが該第１のメモリ手段
に記憶されるとき該第２のメモリ手段に記憶され
た指示に応答して、 任意の挿入されたゼロビツトを有するメツセー
ジバイトを該第１のメモリ手段から得る； 受取つたメツセージバイトを出ずるため任意の
挿入されたゼロバイトを該メツセージバイトから
除去する； 除去されたゼロビツトのナンバーによつて該第
２のメモリ手段に記憶された該指示を更新する；
ための手段２１０，２１２，２１６乃至２３４
と、 を具備することを特徴とする装置。 １４ 各チヤンネルに対しCRC（巡回冗長検査）
を記憶するための第３のメモリ手段２１４とチヤ
ンネルの各受取つたメツセージバイトによつて該
CRCデータを更新するためのCRC回路２０６と
を含んでおり、該所定のアドレスコードと一緒に
チヤンネルのオープニングフラグバイトを検出す
るための手段１７８乃至１９２が該第３のメモリ
手段に該チヤンネルに対する該CRCデータをリ
セツトするための手段を具備し、該第２のメモリ
手段１７６に記憶された該指示に応答する手段２
１０，２１２，２１６乃至２３４が該第３のメモ
リ手段から該CRC回路内に該CRCデータをロー
ドし、該チヤンネルの各受取つたメツセージバイ
トによつて該CRC回路における該CRCデータを
更新し、且つ該第３のメモリ手段における該更新
されたCRCデータを記憶するための手段を具備
する特許請求の範囲第１３項記載の装置。 １５ 該第３の記憶手段２１４が循環桁送りレジ
スターを具備する特許請求の範囲第１６項記載の
装置。 １６ 受取つたメツセージバイトを記憶するため
のバツフアメモリと；受取られたメツセージのナ
ンバーのカウントを各チヤンネルに対して記憶す
るための第４のメモリ手段と、該第２のメモリ手
段１７６に記憶された該指示に応答して該カウン
トに依存するアドレスで該バツフアメモリに各受
取つたメツセージバイトを記憶し、且つ該カウン
トを増分するための手段とを含んでいる特許請求
の範囲第１３項乃至第１５項のいづれか１つの項
に記載の装置。 １７ 該第４のメモリ手段が循環桁送りレジスタ
ーを具備している特許請求の範囲第１６項記載の
装置。 １８ 該指示が該第２のメモリ手段に記憶された
該指示を終り、且つバツフアメモリから受取つた
メツセージバイトの読出しを示唆する信号を生ず
るための該第２のメモリ手段１７６に記憶されて
いる間に該第１のメモリ手段１７２におけるチヤ
ンネルのフラグバイトに応答する手段１８６，１
９０，１９４及び２０４を含んでいる特許請求の
範囲第１６項又は第１７項記載の装置。 １９ 該直列ビツトストリームが対の時分割多重
化された複数のチヤンネルのビツトで該第１のメ
モリ手段に記憶される特許請求の範囲第１３項乃
至第１８項記載のいづれか１つの項に記載の装
置。 ２０ 該第１のメモリ手段及び該第２のメモリ手
段１７２，１７６がシフトレジスターを具備し、
該直列ビツトストリームを該第１のメモリ手段に
記憶するための手段１７４が該直列ビツトストリ
ームのビツトレートで該第１のメモリ手段及び第
２のメモリ手段にデータをシフトするための手段
を具備し、該直列ビツトストリームが該第１のメ
モリ手段の直列入力に供給される特許請求の範囲
第１３項乃至第１９項のいづれか１つの項に記載
の装置。 ２１ 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第１３
項乃至第２０項のいづれか１つの項に記載の装
置。 ２２ 任意の挿入されたゼロビツトを該メツセー
ジバイトから除くための手段； 第５のメモリ手段２１２と； 該第２のメモリ手段１７６に記憶された該指示
に応答して該第１のメモリ手段１７２からの情報
を該第５のメモリ手段に記憶するための手段２１
０と；但し該情報は任意の挿入されたゼロビツト
を有するメツセージバイトを含んでいる、 第５のメモリ手段において該情報内の挿入され
たゼロビツトを検出するための手段２２８乃至２
３２と； 検出手段に応答して、該第５のメモリ手段から
除かれた任意の挿入されたゼロビツトを該受取つ
たメツセージバイトに供給するための手段２２
２，２３８又は２４２ とを具備する特許請求の範囲第１３項乃至第２１
項のいづれか１つの項に記載の装置。 ２３ 該第５のメモリ手段２１２がシフトレジス
ターを具備している特許請求の範囲第２２項記載
の装置。

【発明の詳細な説明】

産業上の利用分野 本発明はビツトオリエンテツドプロトコル
（bit oriented protocol（BOP））データリンクコ
ントロール（data link control（DLC））マルチ
プレクサ及びデマルチプレクサに関する。 従来の技術及び発明が解決しようとする問題点 BOP及びそのためのデバイスは公知であり、
そしてMotorola、Inc.のMC6854及びIntel Corp
の8273データリンクコトローラチツプの如き集積
回路デバイスにおける単一のチヤンネルに対して
インプレーメント（implement）されてきた。
BOPの実例はSDLC（IBM社の高水準データリン
クコントロール）、HDLC（高水準データリンクコ
ントロール）及びADCCP（Advanced Data
Communications Control Procedure）である。
BOPの引例の概説ではKyu等の1980年に発行さ
れ、且つ「Advanced Data link Controlle」と
題する米国特許第4225919号の序言の部分に記さ
れている。 データ通信の増加と共に例えば各々が所望のス
イツチング機能を取扱うためのプロセツサを含む
通信交換局とリモートパケツトデータノード
（remote packet data node）との間で多重DLC
チヤンネルの伝送を容易にし、且つこのようなチ
ヤンネルのデマルチプレキシングを容易にする必
要がある。同時に、このようなプロセツサをチヤ
ンネルにメツセージ中フラグの発生を防止するた
めに、フレーム指示フラグ、CRC（巡回冗長検
査）（Cyclic redandancy check））バイト、及び
挿入されたゼロ（inserted zero）ビツトにより
DLCフレーム内にメツセージをフオーマツタす
る（formatting）多重化（multiplexing）タスク
及び対応するデマルチプレキシングタスクから解
放することが望ましい。 単一路上の多数のDLCチヤンネルは各チヤン
ネルに対して１つ設けられた単一のチヤンネルコ
ントローラからの出力を多重化することによつて
提供されるが、このようなアプローチは不便であ
り、そして費用がかかり、且つ多数の多重化され
たチヤンネルに対しては非実用的である傾向があ
る。例えば、各DLCチヤンネルはビツトストレ
ート16kb／ｓのデータを含むことができ、従つ
て256のそのようなチヤンネルは4.096MHz直列伝
送リンク上でタイムマルチプレクス（time
muliplex）されることができる。しかし、公知
の単一のチヤンネルDLCコントローラを使用す
ると、これは256データリンクコントローラ集積
回路を必要とする。 問題を解決するための手段 従つて、本発明の目的は多重化されたDLCチ
ヤンネルの伝送及び受信を容易にすることであ
る。 本発明の１見地によれば、各フレームが少くと
もオープニングフラグバイト（opening flag
byte）と、送信されるべきそれぞれのチヤンネル
のメツセージのバイトを含む複数のメツセージバ
イトとを含んでいて、フラグバイトが一連の所定
数の連続的な１ビツトを含み、メツセージバイト
のビツトがゼロビツト挿入を受け、これによつて
メツセージ内の該フラグバイトの発生が避けられ
る、ビツトオリエンテツドプロトコルフレームを
用いて時分割多重化された直列ビツトストリーム
内の複数のチヤンネルからメツセージを伝送する
ための装置が提供され、該装置は： 第１及び第２のメモリ手段と；該直列ビツトス
トリームを該第１のメモリ手段から得るための手
段と；伝送されるべきチヤンネルのメツゼージに
応答して該第１のメモリ手段にフラグバイトを記
憶し、且つ該フラグバイトの該第１のメモリ手段
における相対的位置の指示を該第２のメモリ手段
に記憶するための手段と；該直列ビツトストリー
ムが該第１のメモリ手段から得られるとき該第２
のメモリ手段に記憶された該指示に応答して、伝
送されるべきメツセージバイトを提供し；該ゼロ
ビツト挿入を行ない；第１のメモリ手段に任意の
挿入されたゼロビツトを有するバイトを記憶し、
挿入されたゼロビツトの数ナンバーによつて該第
２のメモリ手段に記憶された該指示を更新するた
めの手段とを具備することを特徴としている。 本発明の他の見地によれば、各フレームが少く
ともオープニングフラグバイトと、該オープニン
グフラグバイトに続く初期アドレスを含む複数の
メツセージとを含んでおり、該フラグバイトが一
連の所定数の連続的な１ビツトを含んでいて、該
メツセージのバイトが挿入されたゼロビツトを含
んでおり、これによつて該メツセージ内のフラグ
バイトの発生が避けられる、ビツトオリエンテツ
ドプロトコルフレームを用いて時分割多重化され
た直列ビツトストリームからの複数のチヤンネル
からメツセージを受取るための装置が提供され、
該装置が； 第１及び第２のメモリ手段と；該直列ビツトス
トリームを該チヤンネルの次に続アドレスにおけ
る所定のアドレスコードと一緒にチヤンネルのオ
ープニングフラグバイトを検出するための該第１
のメモリ手段に記憶し、且つそのような検出に応
答して該フラグバイトの第１のメモリ手段におけ
る相対的位置の指示を該第２のメモリ手段に記憶
するための手段と；該直列ビツトストリームが該
第１のメモリ手段に記憶されるとき該第２のメモ
リ手段に記憶された該指示に応答して、任意の挿
入されたゼロビツトを有するメツセージバイトを
該第１のメモリ手段から得るため；受取つたメツ
セージバイトを生ずる該メツセージバイトから任
意の挿入されたゼロバイトを除くため；除かれた
ゼロバイトのナンバーによつて該第２のメモリ手
段に記憶された該指示を更新するための手段とを
具備することを特徴としている。 本発明は添付図面を参照して以下の説明から更
によく理解されるであろう。 実施例 第１図を参照して説明すると、公知の形式の
HDLCフレームが示されており、これはオープニ
ングフラグ１０と、アドレスフイールド１２と、
制御フイールド１４と、情報フイールド１６と、
CRC（巡回冗長検査）フイールド１８と、クロー
ジングフラグ２０とを具備している。以下の説明
では、アドレスフイールド１２と、制御フイール
ド１４と、情報フイールド１６とは集合的にメツ
セージと言われ、これは256の８・ビツトバイト
までを含むことができる。 以下に記載されたマルチプレクサは必要なオー
プニングフラグ１０，CRCフイールド及びクロ
ージングフラグ２０を各メツセージに加えて、メ
ツセージを256の個々のチヤンネルから単一の直
列伝送路上へ多重化するのに役立つ。CRCフイ
ールド１８は２つの８−ビツトバイトより成つて
いる。オープニング及びクロージングフラグ１０
及び２０は同一であり、各フラグは８・ビツトバ
イトφ111111φによつて構成されている。メツセ
ージ又はCRCフイールド内でこのシーケンスが
起るのを防ぐため、マルチプレクサはまたそれが
同じチヤンネルに対してこれ等のフイールド中に
５つの連続的なビツトの任意のシーケンスに続く
追加のゼロビツトを挿入してメツセージ及び
CRCフイールドにゼロビツト挿入を提供する。
これが達成される方法が以下に詳細に記載されて
いる。 第２ａ図はマルチプレクサの１つの適用を例示
している。この適用ではマルチプレクサ３０は破
線のボツクス３２によつて示されている如く、所
謂保守員（customer）アクセスモジユール、又
はCAM３４を含む中央電話局スイツチの近くに
配置されている。CAM３４は以下に説明する如
く256の電話チヤンネルに対してデイジタル信号
情報を取扱うためにマルチプレクサ３０と相互に
作用する。この信号情報はリモートパケツトデー
タノード３８から直列データ伝送リンク３６を経
て入つて来るHDLCフオーマツトの256データチ
ヤンネルに対する直列データを用いてマルチプレ
クサ３０によつてインターリーブされる。マルチ
プレクサ３０はその結果得られた直列データスト
リームをデイジタル加入者ループの如き、直列デ
ータ伝送リンク４０へ供給し、従つてその１つの
みが例示されているデイジタル電話４２及びデー
タターミナル４４の如きそれに結合されるアドレ
ス可能なデバイスに供給する。 第２ｂ図は、この場合にはパケツトデータノー
ド３８において直列伝送リンク３６上の256チヤ
ンネルに対してHDLCフオーマツトの直列データ
を生ずるためのマルチプレクサ３０の第２の適用
を例示している。この場合には、マルチプレクサ
３０は信号情報のHDLCフレームをデータの
HDLCフレームによつてインターリーブしない
が、単に多重化したHDLCデータフレームを生ず
る。このためマルチプレクサ３０は第２ｂ図に例
示されている如くその入力において一定の論理１
を供給され、そしてまた外部クロツク周波数
4.096MHzを供給される。この周波数は256チヤン
ネルの各々に対し伝送率16kb／ｓに相当する。 マルチプレクサ３０の配置及び作動は第３ａ
図、第３ｂ図及び第３ｃ図、集合的に第３図と言
う、を参照して以下に記載されている。 伝送リンク３６から入つて来る直列データは
3584−ビツト情報シフトレジスター50の直列入力
へ印加され（第３ａ図）、その直列出力がライン
５２上にマルチプレクサの直列データ出力を構成
する。用語「シフトレジスター」以下の記載では
「レジスター」に略されている。入つて来るデー
タはまた同期及びクロツクリカバリイ回路５４に
印加され、これが第４図に例示されている信号
SH及びLDを生ずる。信号SHは伝送リンク３６
及びライン５２上の直列データレートに対応する
4.096MHzの周波数を有している。従つて信号SH
はクロツク信号としてレジスター５０に印加され
てそこを通るデータをシフトする。 いかなる瞬間でも情報レジスター５０は256チ
ヤンネルの各の14ビツトを記憶する。第３ａ図に
示されている如く、１チヤンネルの14ビツトは７
対のビツトとして位置１，２；３，４；……Ｄ，
Ｅに記憶される。他のチヤンネルの14ビツトは同
様にビツト位置３′，４′；５′，６′；……F′，
G′において対に記憶される。各チヤンネルのビ
ツトは加入者ループ４０に結合された加入者へ供
給される個々のマルチプレクスフレームに２つの
隣接するビツトを提供する便宜のために対で記憶
される。従つて、回路５４は第４図に示されてい
る如く、信号SHの２つのパルス毎に１パルスの
信号LDを生ずる。 論理「１」である同じチヤンネル上の連続
HDLCフレーム間のすべてのビツトのHDLCオプ
シヨンは伝送リンク３６上のデータに対して行な
われと仮定する。従つて、８つ連続する１が存在
すればチヤンネルはアイドル又はフリーとなるよ
うに決定される。このステータスは２つの８−入
力ANDゲート５６及び５８によつて検出され、
その入力はレジスター５０のそれぞれビツト位置
１乃至８及び２至９の出力に結合される。レジス
ター５０のビツト位置１乃至８がすべて１であれ
ば、ゲート５６は信号α＝１を生じ、そしてゲー
ト６０を抑制する。レジスター５０がビツト位置
１で「０」及びビツト位置２乃至９で１を有して
いればゲート６０は信号β＝１を生ずる。いづれ
の場合でも、ゲート６２はチヤンネルがアイドル
又はフリーであるとき信号FR＝１を生ずる。こ
の信号FR＝１は以下に説明する如く、チヤンネ
ルステータスレジスター８８（第３ｂ図）にチヤ
ンネル−アイドルステータをセツトするのに使用
される。 伝送リンク３６上のチヤンネルがフリーでない
とき、これ等の情報は情報レジスター５０を通り
変化せず出力ライン５２へ直列に送られる。チヤ
ンネルがフリーになると、情報は以下に説明する
方式でマルチプレクサによつてチヤンネル上に挿
入されることができる。第２ｂ図に示されたマル
チプレクサの適用においては、マルチプレクサ３
０の直列入力に印加された論理「１」入つて来る
チヤンネルのすべてが常にアイドル又はフリーで
ある状態と同等である。 情報とチヤンネル上に挿入するためCAM３４
（第2a図）又はパケツトデータノード３８（第２
ｂ図）のプロセツサが最初に第１図を参照して既
に説明した256の８・ビツトバイトのメツセージ
より成つているこの情報をメモリにロードする。
従つて、このメモリは256チヤンネルの各々に対
して256バイトまでの記憶装置を備えている64k
バイトメモリが好都合である。このようなメモリ
の１部の構成が第５図に示されている。例示され
ている如く、特定のチヤンネルに割当てられてい
るこのメモリ６６の任意の256−バイト部分は高
（high）アドレスバイトまで選択可能であり、そ
してこの部分における256バイトの任意のものが
低（10w）アドレスバイトまで選択可能であり、
以下に説明する如く、直接メモリアクセス
（DMA）に対して供給されるアドレスである。 プロセツサがチヤンネル上に送られるべきメツ
セージをチヤンネルへ割当てられるメモリ６６の
部分内へ最低アドレス（lowest adress）で送ら
れるべき最後のバイトをロードする。例えば、メ
ツセージが信号アドレスバイト（フイールド１
２）、単一の制御バイト（フイールド１４）、及び
単一の情報バイト（フイールド１６）より成つて
いれば、これ等のバイトはそれぞれ位置２，１、
及びφ内にロードされ、そして以下に説明する如
くこの順にDAMによつて読出される。 メツセージをメモリ６６内へロードした後、プ
ロセツサはマルチプレクサステータスフリツプ−
フロツプ６８（第３ｂ）にアドレスしてそのデー
タバス７０を経てマルチプレクサ３０が命令
（instruction）を受け入れるのにフリーであるか
どうかを決定する。もしもそれがフリーであれば
フリツプフロツプ６８はセツトされず（その出力
Ｑ＝０）、従つてプロセツサはデータバス７０を
経てこのフリツプフロツプ６８をセツトし、チヤ
ンネルナンバーレジスター７２に関連するナンバ
ーを（又は高アドレスバイト）、８−ビツト命令
レジスター７４に命令（instruction）をロード
し、そして送られるべきメツセージの場合には、
バイトナンバーレジスター７６に送られるべきメ
ツセージのバイトナンバーよりも少ないナンバー
をロードする。マルチプレクサがフリーでなけれ
ば、プロセツサはそれがこれ等のレジスターをロ
ードする前にフリーになるまで待つ。 ８−ビツトチヤンネルカウンター７８は信号
LDの各パルスによつて増分されてすべての256チ
ヤンネルアドレスをサイクルし、カレント
（current）チヤンネルナンバーが任意の特定の時
間にチヤンネルカウンターに提供される。カレン
トチヤンネルはカレントチヤンネルに対応するレ
ジスター位置に隣接する斜線を引いた円によつて
第３図全体に亘り識別されている。カレントチヤ
ンネルがそのナンバー又はアドレスがレジスター
７２に記憶されているチヤンネルであれば、比較
器８０がライン８２上に出力信号を生じ、それは
信号LD＝１によつて、ANDゲート８４を経てマ
ルチプレクサステータス（status）フリツプフロ
ツプ６８をリセツトし、そしてレジスター７４内
に記憶された命令を実行せしめる。従つてマルチ
プレクサがフリーになり他のチヤンネルに関する
命令を受け入れる。 レジスター７４に記憶された命令は任意の種々
の可能な命令であることができ、その詳細な説明
は本発明の完全な理解には必要ではない。しかし
乍ら、これ等の命令はチヤンネルが自由であるか
どうか、チヤンネルステータスを試験するか又は
セツトするか（チヤンネルステータスは以下に論
述する）、チヤンネルのCRCフイールドを読出す
るか又はリセツトするかそしてリセツトを中断す
るかの決定のための命令を含むことができること
を述べておく。この目的のため、以下に説明する
チヤンネルステータスレジスター８８の２−ビツ
ト部分、以下に説明する割込み（interrupt）レ
ジスター９２の１−ビツト部分９０はすべてプロ
セツサデータバス７０に結合されている単一の制
御／状態レジスターの１部分を形成することがで
きることに注目されたい。 関連するチヤンネルがフリーである前の
（earlier）命令によつて確立後標準的にロードさ
れるメツセージを送る命令の場合、命令を実施す
るためのフローチヤートが第６ａ図に例示されて
いる。図示の如く、関連するチヤンネルステータ
スは以下に説明する如くチエツクされ、そしてこ
れがφφであればそれはφ1に変化され、且つバイ
トナンバーレジスター９４はバス９６を経てレジ
スター７６からのナンバーをロードされる。この
ナンバーは送られるべきメツセージの第１のバイ
トが記憶されているメモリ６６内の位置の低アド
レスバイトに対応している。 チヤンネルステータスはチヤンネルステータス
レジスター８８の各チヤンネルに対して記憶され
ている２−ビツトナンバーであり、これは循環桁
送りレジスターとして配置された512ビツト位置
を有しており、その直列出力がまた既に述べたこ
のレジスターの２−ビツト部分８６へ供給され
る。レジスター８８の第１の２ビツト部分がステ
ータスインライン９６に結合され、これを経てチ
ヤンネルステータスが変化されることができ（例
えば上述の信号FR＝１に応答して）、シフトレジ
スター８８のサイクル（cyclic）部分の最後の２
ビツト部分がライン９８を経てステータスアウト
信号を与え、そして２−ビツト部分８６がライン
１００を経てステータスアウト信号を与える。チ
ヤンネルステータスレジスター８８は信号SHに
よつてクロツクされる。各チヤンネルのチヤンネ
ルステータスバイトは下記の意味を有する４つの
可能な値を有することができる。 チヤンネルステータス 意 味 φφ チヤンネルアイドル φ1 オープニングフラグを送る 1φ メツセージを送る 11 CRCフイールド及びク ロージングフラグを送る 割込みレジスター９２はチヤンネル当り１ビツ
トを有しており、且つ信号LDによつてクロツフ
される以外は、チヤンネルステータスレジスター
８８に形状がほぼ似ていることをここに述べてお
く。従つて、割込みレジスター９２は１−ビツト
部分９０に加えて256−ビツトサイクル部分を有
して、各チヤンネルに対してINTR IN ライン
１０２を経て第１のビツト位置にセツトされるの
を妨げ、且つINTR OUT ライン１０４を経て
部分９０から得られる。 またバイトナンバーレジスター９４はそれが信
号SHによつてクロツフされ、且つサイクル部分
１０６における各チヤンネルに対して２つの直列
ビツト位置と、部分１０６の直列出力に結合され
る部分１０８において更に他の２つの直列ビツト
位置とを含んでいるという点で全体的な形におい
てチヤンネルステータスレジスター８８に類似し
ている。しかし乍ら、バイトナンバーレジスター
９４は各チヤンネルに対して８−ビツト低バイト
アドレスに適合する４ビツトワイド（wide）で
ある。更に、レジスター９４はそのサイクルフイ
ードバツク路にデクリメント（decrementing）
回路１１０を含み、これが各低バイトアドレスを
マルチプレクサによつて伝送される各バイトに対
して１まで減少可能にする。更に、レジスター部
分１０６の第１の（カレント）チヤンネル位置は
上記の如きレジスター７６から、又はデクレメン
ト回路１１０の出力から、あるいは２のプリセツ
ト値によつてバス１１２から選択的にロードされ
る。 レジスター９４の部分１０８におけるカレント
チヤンネルバイトはゼロテストを受けて、この低
位アドレスバイトがゼロであるときライン１１４
上に信号ZT＝１を提供する。次のチヤンネルの
低位アドレスバイトはレジスター９４の部分１０
６の平行出力からバス１１６へ供給される。この
次のチヤンネルのチヤンネルナンバーは回路１１
８におけるチヤンネルカウンタ７８の出力を増分
することによつて生成される。バス１１６上のこ
のチヤンネルナンバー及び低位アドレスバイトは
一緒に以下に説明する如くバイトを読出するため
のメモリ６６に対して直接メモリアクセス
（DMA）のためのアドレスを構成する。 チヤンネルステータスに応答してφ1はライン
１００上でステータスアウトとなりながら上述の
如くセツトする。チヤンネルがなおフリーであれ
ばオープニングフラグが情報レジスター５０にセ
ツトアツプする。このためフローチヤートが第６
ｂ図に例示されている。信号α＝１であれば、レ
ジスター５０のビツト位置１，２，３，………８
がすべて１であることを示しており、従つてこの
レジスターのビツト位置１及び８は「φ」にリセ
ツトされてビツト位置１乃至８においてオープニ
ングフラグφ111111φを生ずる。更に、以下に説
明するバイト境界（boundary）レジスター１２
０（第３ａ図）のビツト位置４が「１」にセツト
される。信号β＝１であれば、レジスター５０の
ビツト位置２，３，……９はすべて「１」である
ことを指示し、従つてこのレジスターのビツト位
置２及び９が「φ」にリセツトされてビツト位置
２乃至９においてオープニングフラグを生ずる。
この場合にバイト境界レジスター１２０のビツト
位置５は「１」にセツトされる。いづれの場合で
も、チヤンネルステータスはステータスインライ
ン９６を経て1φに変化され、そして以下に説明
するCRC（巡回冗長検査）記憶レジスター１３８
（第３ｃ図）の関連するビツト位置はチヤンネル
の次のメツセージのためのCRC回路１２２を初
期設定するためゼロにリセツトされる。α＝１で
もβ＝１でもなければ、チヤンネルはもはやフリ
ーではなく、メツセージの送信はチヤンネルが再
びフリーとなるまで待たなければならない。 バイト境界レジスター１２０は2562−ビツトシ
フトレジスターであり、これは信号SHによつて
クロツフされ、そしてその直列入力は論理「φ」
で供給される。このレジスターは２つのレジスタ
ー間のビツト位置の対応関係を例示するため第３
ａ図においてレジスター５０のすぐ下に描かれて
いる。送られるべきメツセージが情報レジスター
５０内に挿入されている各々のチヤンネルに対し
て、論理「１」が情報レジスター５０におけるチ
ヤンネルのバイトの第５の最後のビツトに対応す
るバイト境界レジスター１２０のそのバイト位置
にセツトされる。８−ビツトオープニングフラグ
に対して、これは上述の如く第４のビツトであ
る。さもなくば、バイト境界レジスターはその直
列入力を経て供給された論理「φ」を含む。 必要なオペレイテング速度を達成するため、マ
ルチプレクサにおけるオペレーシヨンはパイプラ
イン方式で（pipelined manner）第４図に示さ
れている如く、信号LDの３つのパルス周期に亘
つて行なわれる。３つのサイクルは読出し、プロ
セス及び書込みサイクルと言われており、そして
第４図に例示されている如く、異なるチヤンネル
に対して異なるサイクルが時間的にオーバラツプ
するようにして、チヤンネルＫに対してこれ等の
サイクルはこの順序で順次に行なわれる。従つて
チヤンネルＫに対するバイトが以下に説明する如
く処理されている間に、次のチヤンネルＫ＋１に
対するバイトはメモリ６６から読出されることが
でき、そして書込みオペレーシヨンが前のチヤン
ネルＫ−１に対して行なわれる。 読出し、プロセス及び書込みサイクルはそれぞ
れ信号RD＝１、PR＝１、及びWR＝１に対応し
ており各々は３つのANDゲート１２４，１２６
及び１２８（第３ａ図）のそれぞれ１つによつて
信号LD＝１により同時に生成される。これ等の
信号の生成（production）は信号PR＝１に対す
るバイト境界レジスター１２０のビツト位置１又
は２、信号RDに対するレジスター１２０の先行
する２つのビツト位置１“及び２”の１つ、そし
て信号WRに対するレジスター１２０の次に続く
２つのビツト位置１′及び２′の１つにおける論理
「１」の存在に依存している。この目的のため、
ORゲート１３０，１３２，１３４がビツト位置
１″，２″とゲート１２４、ビツト位置１，２とゲ
ート１２６との間及びビツト位置１′，２′とゲー
ト１２８との間に結合される。更に、第３ａ図に
示されている如く信号α′，β′，α″及びβ″がレジ
ス
ター１２０のそれぞれビツト位置２，１，２′及
び１′の内容（content）に対応して生成される。 上記の如くレジスター１２０のビツト位置４又
は５における論理「１」セツトがそれぞれビツト
位置２″又は１″に達すると、信号LD＝１によつ
てゲート１２４が信号RD＝１を生じてチヤンネ
ルカウンター７８においてカレントチヤンネルの
次に続くチヤンネルに対して読出しサイクルを行
なう。読出しサイクルのためのフローチヤートが
第６ｃ図に示されている。 第６ｃ図に例示されている如く、信号RD＝１
に応答してこの次のチヤンネルのステータスはス
テータスアウトライン９８を経てチエツクされ
る。この場合、チヤンネルステータスは1φであ
り、そして８−ビツトデータレジスター１３６
（第３ｃ図）はメモリ６６から伝送されるべきメ
ツセージの次のバイトでロードされ、これはこの
とき既述の如く回路１１８（第３ｂ図）及びバス
１１６によつて与えられた適切なアドレスによつ
てアドレスされる。読出しサイクル中メモリ６６
からのアドバンス（advanced）読出しが読出し
オペレーシヨンのための十分な時間（ample
time）（信号LD又は494nsの１サイクル）を生ぜ
しめる。あるいはまたチヤンネルステータスは１
１であることができ、この場合にデータレジスタ
ー１２６はその代りに下記の如くCRC記憶レジ
スター１３８（第３ｃ図）からロードされる。い
づれの場合でも送られるべき残りのメツセージ
（又はCRCフイールド及びクロージングフラブ）
のバイトナンバーよりも少ない１（one）に対応
する、バス１１６上の低アドレスバイトは回路１
１０によつてデクレメントされる。 信号LDの次のパルスにより信号PR＝１がゲー
ト１２６によつてつくられ、そして信号α′＝１又
は信号β′＝１が、レジスター１２０のそれぞれビ
ツト位置２又は１における論理“１”によつてつ
くられる。これはカウンター７８におけるカレン
トチヤンネルに対するプロセスサイクルに対応す
る。このプロセスサイクルに対するフローチヤー
トが第６ｄ図及び第６ｅ図に例示されており、第
６ｄ図は第６ｅ図の全プロセスサイクルの１部分
を形成するバイトの処理を例示している。 第６ｅ図に示された如く、信号PR＝１に応答
してカレントチヤンネルのステータスはステータ
スアウトライン１００を経てチエツクされる。こ
の場合チヤンネルステータスは1φであり、従つ
てデータレジスター１３６に記憶されたカウント
チヤンネルのメツセージのバイトは第６ｄ図に例
示されている如く、且つ以下に説明する如く処理
される。この処理がチヤンネルに対するCRCリ
マインダー（remainder）の必要な更新及びゼロ
ビツトの任意の必要な挿入を与えてオープニング
フラグとクロージングフラグとの間の５以上の連
続的な「１」のシーケンスを避ける。 第６ｄ図に示されている如く、信号α′＝１であ
れば10−ビツトデータレジスター１４０（第３ｃ
図）のビツト位置６，７，８，９及びＡは情報レ
ジスター５０のそれぞれビツト位置１，２，３，
４及び５の内容をロードされ、これに対して信号
β′＝１であればレジスター１４０のこれ等のビツ
トはレジスター５０のそれぞれのビツト位置２，
３，４，５及び６の内容をロードされる。α′＝１
でもなく、β′＝１でもなければエラー状態が存在
する。 従つて情報レジスター５０から伝送されている
カレントチヤンネルのバイトの最後の５つのビツ
トが順番にデータレジスター１４０の最初の５つ
のビツト位置６乃至Ａ内にロードされる。更に、
第６ｄ図に示されている如く、８−ビツトデータ
レジスター１４２（第３ｃ図）はRR＝１によつ
てデータレジスター１３６に含まれたバイトでロ
ードされ、チヤンネルに対して16−ビツトCRC
リマインダーが以下に説明する如くCRC記憶レ
ジスター１３８からCRC回路１２２に伝送され、
そして信号プリセツト＝１が短い周期の間つくら
れて以下に説明する如くカウンターをプリセツト
する。 CRC記憶レジスター１３８は4096−ビツト循
環桁送り（cyclic shift）レジスターであり、こ
れは信号SHによつてクロツクされ、且つ８対の
隣接するビツト位置における各チヤンネルに対し
て16−ビツトCRCリマインダーを記憶し、その
中のいくつかのみがカレントチヤンネル（アンプ
ライムドナンバー（unprimed number））及びプ
レシーデイング（preceding）チヤンネル（プラ
イムド（primed）ナンバー）に対して第３ｃ図
に表わされている。CRC回路１２２は第３ｃ図
に例示された如く公知の手法で配置された16−ビ
ツトシフトレジスター及び排他的論理和ゲートを
含んでいる。上述の如く、プロセスサイクルにお
いて、CRC回路１２２はCRC記憶レジスター１
３８からカレントチヤンネルに対するCRCリマ
インダーをロードされ、従つてCRCリマインダ
ーは更新されることができる。更新後、以下に説
明する書込みサイクルにおいて、CRC記憶レジ
スター１３８が更新されて、更新されたCRCリ
マインダーはCRC回路１２２からCRC記憶レジ
スター１３８における前のチヤンネルのビツト位
置（プライムドナンバー）内に伝送され、従つて
所望のパイプライン化された（pipelined）オペ
レーシヨンを維持する。 信号プリセツト＝１はダウンカウンター１４４
（第３ｃ図）を10のカウントにプリセツトし、そ
してダウンカウンター１４６を８のカウントにプ
リセツトする。30MHz発振器１４８はANDゲー
ト１５０の１方の入力へ供給されるその出力パル
スを有しており、その他方の入力はこのカウンタ
ーのカウントがゼロでないときはいつでもカウン
ター１４４の出力によつて使用可能にされる。高
速（fast）クロツク信号CKがつくられるゲート
１５０の出力はカウンター１４４のデクレメント
入力に供給され、これによつて信号CKの各パル
スは１だカウンター１４４のカウントを減少す
る。その結果、カウンター１４４がプリセツトす
る毎に、信号CKの一連の10パルスがつくられる。
信号SH及びLDに対する、これ等のパルスのタイ
ミングが第４図に示されている。しかし乍ら、第
４図は信号CKの３つのパルスシーケンスを示し
ているが、実際には各このようなシーケンスの生
成は信号プリセツト＝１に依存しており、これは
更にバイト境界レジスター１２０における論理
「１」の位置に依存していることを述べておく。 信号CKは３つの入力ANDゲート１５２の１つ
の入力及びレジスター１４０のクロツク入力へ供
給される。５つの入力NANDゲート１５４はレ
ジスター１４０のビツト位置６，７，８，９及び
Ａの出力に接続されたその入力を有しており、従
つて５つの連続的な論理「１」がこのレジスター
のこれ等のビツト位置に現われる時にはいつでも
論理「０」出力を生ずる。ゲート１５４の出力は
ゲート１５２の他の入力、２つの入力ANDゲー
ト１５６、及び２つのビツトを挿入されたビツト
レジスター１５８のクロツク入力へ接続される。
このレジスター１５８は信号プリセツト＝１によ
つてゼロにリセツトし、そして論理「１」を供給
される直列データ入力と、信号γ及びδを生ずる
出力とを有しており、その機能は以下に説明す
る。 ゲート１５２の第３の入力はカウンター１４６
のカウントがゼロでない時はいつでもカウンター
１４６によつて使用可能である。このゲート１５
２の出力はカウンター１４６のデクレメント入力
に接続され、これによつてカウンター１４６のカ
ウントはゲート１５２を通過される信号CKの各
パルスに対して１だけ減少される。ゲート１５２
は５つの連続的な論理「１」がレジスター１４０
のビツト位置６乃至Ａに起きる時はいつでもゲー
ト１５４の出力によつて抑止されるが、その配置
は５つの連続的な論理「１」の２つのこのような
セツトがいかなる１つのプロセスサイクルにも起
ることができないようになつており、これによつ
てゲート１５２は信号CKの10パルスの２以下に
対して抑止される。従つてゲート１５２はその出
力に一連の８パルスの信号CKを生じ、この８パ
ルスがデータレジスター１４２及びCRC回路１
２２のクロツク入力に印加される。データレジス
ター１４２の直列データ出力はCRC回路１２２
の直列入力及びゲート１５６の第２の入力へ接続
され、ゲート１５６の出力がデータレジスター１
４０の直列データ入力へ接続される。 従つてプロセスサイクル中、カウンター１４４
及び１４６のプリセツテイングに応答して、デー
タレジスター１４２におけるバイトの８ビツトは
直列データレジスター１４０内へ移送され、その
内容が10パルスの信号CKの各々に対してシフト
される（第３ｃ図に示された如く左え）。同時に、
CRCリマインダーはCRC回路１２２によつて更
新される。いかなる時でも５つの連続的な論理
「１」がレジスター１４０のビツト位置６乃至Ａ
に起れば、ゼロビツトは次のビツトとしてゲート
１５２及び１５６の抑止によつて挿入される。挿
入される各ゼロビツトに対して、論理「１」がレ
ジスター１５８内へシフトされ、プロセスサイク
ルの終りにその出力γ，δはビツトが挿入されな
いか又はそれぞれ２つのゼロビツトが挿入された
かどうかによつてφφ；１，φ；又は１，１であ
る。第４図からこのすべては信号LDの２つの連
続的なパルス間で行なわれることに注目すべきで
ある。 プロセスサイクルにおいて起り得る他の可能性
について説明する前に、書込サイクルについて第
6fのフローチヤートを参照して以下に説明する。 信号LDの次のパルスはゲート１２８によつて
生じた信号WR＝１となり、そして信号α″＝１又
は信号β″＝１はバイト境界レジスター１２０のそ
れぞれのバイト位置２′又は１′における論理
「１」によつて生ずる。第６ｆ図に示された如く、
信号WR＝１に応答してレジスター１４０の内容
にはレジスター５０内へ、α″＝１であればバイ
ト位置７′乃至G′内へ、又はβ″＝１であればバイ
ト位置６′内へロードされる。このようにして、
メモリ６６から初めて読出されたデータは、２つ
の挿入されたゼロバイトか又は１つの挿入された
ゼロバイト及び１つの次のゼロバイト、又は挿入
されないゼロバイト及び２つの次のゼロバイトの
いづれかと一緒に、チヤンネルの先行するバイト
に直接つづいて伝送のための正しい位置に情報レ
ジスター５０内に書込まれる。 更に、第６ｆ図に示されている如く、CRC回
路１２２における更新されたCRCは上述の如く
CRC記憶レジスター１３８内に移送され、そし
て新バイト境界レジスター論理「１」ビツトがバ
イト境界レジスター１２０内にセツトされる。こ
の論理「１」ビツトは上述の如くレジスター５０
におけるチヤンネルのバイトの第５の最後のビツ
トに対応するレジスター１２０におけるそのビツ
ト位置にセツトされる。この第５の最後のビツト
位置は信号α″＝１であるか又はβ″＝１であるか
どうかに依存するばかりでなく、いかなる挿入さ
れたゼロビツトをも含むバイトの長さ（いかなる
次のゼロビツトを除く８，９、又は10ビツト）
に、従つてレジスター１５８によつて生じた信号
γ及びδに依存している。従つて、論理「１」に
セツトされるレジスター１２０におけるビツト位
置は下記のテーブルによつて与えられる。

【表】

【表】 従つてマルチプレクサによつて挿入された各チ
ヤンネルに対するメツセージの各バイトに対して
生ずる各読出し、プロセス及び書込みサイクルシ
ーケンスに対して、バイト境界レジスターはその
バイト内へ挿入されたゼロビツトのナンバーによ
つて論理「１」によつて正しくセツトされる。 上述のシーケンスは挿入される各チヤンネルの
各バイトに対して続く。更に、第６ｅ図に示され
ている如く、プロセスサイクル中信号ZTはメモ
リ６６における最後のバイトが送られているかど
うかを調べるためにチエツクされる。チヤンネル
ステータスが1φであつて、そしてバイトが上述
の如く、第６ｄ図のように処理されれば、信号
ZT＝１が生じてレジスター９４の部分１０８に
おけるカレントチヤンネルの低アドレスバイトが
ゼロであることを示し、従つて第６３図に示され
ている如くチヤンネルステータスはステータスイ
ンライン９６を経て１１に変化され、そしてレジ
スター９４の部分１０６におけるカレントチヤン
ネル位置はバス１１２を経て供給される２の値に
セツトされる。チヤンネルステータス１１は１つ
のバイトCRCフイールド及びクロージングフラ
ブの送信に対応しており、そしてレジスター９４
における２の値は２つのCRCバイト及び送られ
るベキクロージングフラグ（それぞれ値２，１及
びφ）に対応している。 第６ｃ図に例示されている如く、ライン９８上
の関連するチヤンネルのステータスアウトが１１
である各読出しサイクル（RD＝１）において
は、データレジスター１３６はメモリ６６からの
代りにCRC記憶レジスター１３８からのCRCリ
マインダーの８ビツトでロツドされる。第６ｅ図
に例示されている如く、次のプロセスサイクル
（PR＝１）において、１１であるチヤンネルステ
ータスによつて、信号ZTがチエツクされて、送
られるべきバイトがCRCバイトであるか、又は
クロージングフラグであるかどうかを決定する。
信号ZT≠１、即ち、レジスター９４の部分１０
８におけカレントチヤンネルバイトがゼロでなけ
れば、２つのCRCバイトの１つが送られるべき
であり、そしてこれが任意の必要なゼロビツト挿
入によつて、第６ｄ図を参照して上述したと同じ
方式で処理される。 ２つのCRCバイトが送られた後、信号ZT＝１
が生じて、第６ｅ図に示された如くクロージング
フラグが送られるべきであることを指示する。ク
ロジングフラグの送信はクロジーングフラグ
（φ111111φ）を直接データレジスター１４０内へ
セツトし、且つ信号プリセツト＝１を生じないこ
とによつて行なわれる。「クロージングフラグを
送れ」の指令が図示しない手段によつて記憶され
る次の書込みサイクルでは、クロージングフラグ
は上述の方式で情報レジスター５０内の正しい位
置にロードされ、そしてレジスター１２０におけ
る論理「１」のセツテイング及びCRC回路１２
２からのCRC記憶レジスター１３８のローデイ
ング（loading）が抑止される。更に、第６ｅ図
に示されている如く、プロセスサイクル中チヤン
ネルステータスはステータスインライン９６を経
てφφに変えられて、チヤンネルがアイドルであ
ることを示し、そして割込みフラグがINTR IN
ライン１０２を経て割込みレジスター９２のカ
レントチヤンネル位置にセツトされ、プロセツサ
を抑止して、メツセージが送られたことを信号で
知らす。 記述の如く、上記のマルチプレクサは第２図の
パケツトデータノード３８及びCAM３４から下
流方向のメツセージを取扱うのに役立つ。反対
の、又は上流方向のメツセージを取扱うため、相
補的なHDLC デマルチプレクサが必要である。
第７図はこのようなデマルチプレクサ１６０の２
つの適用を例示している。 第７図を参照して説明すると、256−チヤンネ
ルの多重化（multiplexed）HDLC直列ライン１
６２上の上流メツセージが２つのデマルチプレク
サ１６０に供給され、その中の１方が破線ライン
ボツクス１６６によつて示された如くCAM１６
４の近くに置かれており、そしてその他方が破線
ボツクス１７０につて示された如くリモートパケ
ツトデータノード１６８の近くに置かれている。
各々のデマルチプレクサ１６０は、以下に説明す
る如くHDLCアドレスフイールド１２の第１の２
つのアドレスビツトによつて形成される如く、そ
のために意図されているHDLCフレムにのみ応答
するように配置される。例えば、デイジタル集積
カストマーアクセスネツトワーク（digital
integrated customer access network）におい
てはCAM１６４と関連するデマルチプレクサ１
６０はCAM１６４によつて処理するための信号
及びテレメトリ（telemetry）（ｓ−及びｔ−型）
メツセージのみに応答することができ、これに対
してパケツトデータノード１６８と関連するデマ
ルチプレクサ１６０はノード１６８によつて処理
するためのパケツトデータ（ｐ−型）メツセージ
のみに応答することができる。すべてのメツセー
ジ、ｓ−型、ｔ−型及びｐ−型、はライン１６２
上にミツクスされることができる。 デマルチプレクサ１６０の各々は逆方向の伝送
であることを除けばデマルチプレクサ３０に対す
る上述の方式と同じ方式で関連するCAM１６４
又はノード１６８のプロセツサ６４Ｋバイトバツ
フアーメモリと協働する、従つて、マルチプレク
サの異なるこれ等の面のみを以下に詳細に説明す
る。 第８ａ図及び第８ｂ図はデマルチプレクサ１６
０の１部を例示しており、そして集合的に以下で
は第８図と言う。更に、デマルチプレクサ１６０
はプロセツサインターフエ−ス回路を含み、これ
は図示されていないが、デマルチプレクサステー
タスレジスターと、チヤンネルナンバーレジスタ
ーと、命令（instruction）レジスターと、チヤ
ンネルカウンターと、第３ｂ図に示された如きマ
ルチプレクサの素子６８，７２，７４，７８，８
０及び関連する回路と同じような方式に配置され
た比較器とを含んでいる。またデマルチプレクサ
１６０はバイトナンバーレジスター（図示せず）
を含み、これはマルチプレクサ（第３ｂ図）のレ
ジスター９４に類似しているが初めにリセツトさ
れ、そして受取られるメツセージの各バイトに対
して増分され、そのレジスターのカウントがメツ
セージの終りにプロセツサに供給されてメツセー
ジの長さを指示する。プロセツサのバツフアメモ
リのDMAはマルチプレクサ対して上述した方式
と同様の方式でアドレスすることによつてデマル
チプレクサ１６０によつて達成される。 第８図を参照して説明すると、ライン１６２か
ら入つて来る直列データは3586−ビツト情報シフ
トレジスター１７２（第８ａ図）の直列入力と同
期及びフロツク回復（recovery）回路１７４に
印加され、これはマルチプレクサ３０の回路５４
と同様に信号SH及びLDを生ずる。これ等の信号
はマルチプレクサの信号とは異なつているが、同
じタイミング関係及び機能を有しており、従つて
同じ参照符号によつて示されている。情報レジス
ター１７２及び下記のデマルチプレクサ１６０の
他のレジスターは対応する配置及び機能を有して
おり、且つマルチプレクサの対応するレジスター
に対し、同様にクロツクされ、従つてその説明は
以下に繰返さない。 このマルチプレクサはまたマルチプレクサのレ
ジスター１２０に対応している2562−ビツトバイ
ト境界レジスター１７６を含み、この直列入力に
対して論理「１」が供給され、そしてその中に論
理「１」がセツトされて、各チヤンネルのバイト
のレジスター１７２における相対的位置を指示す
る。 ２つのゲート１７８及び１８０はアドレスフイ
ールド１２が次につづいているHDLCオープニン
グフラグのそれぞれゲート１８２及び１８４によ
つて検出を使用可能（enable）にし、アドレスフ
イールド１２の第１の２つのビツトはそれぞれ１
及びφである。ゲート１８２は情報レジスターの
ビツト位置１乃至８におけるフラグを検出し、そ
の出力に８つの入力が接続されており、そしてこ
のような検出のとき排他的論理和ゲート１８６を
経てバイト境界レジスター１７６のビツト位置９
に論理「１」をセツトする。レジスター７６ビツ
ト位置１にける「１」が論理和（OR）ゲート１
８８を経てゲート１８４によつてクロージングフ
ラグの検出を使用可能にし、そしてゲート１８６
を経てレジスター１７６のビツト位置９のセツテ
イングを防止する。オープニングフラグとクロー
ジングフラグとの間で、レジスター１７６のビツ
ト位置１における「１」がゲート１８をレジスタ
ー１７６のビツト位置９における「１」にセツト
せしめる。ゲート１７８，１８２，１９０及び１
９２はレジスター１７６のビツト位置２とＡ及び
オープニングフラグがアドレスフイード１及びφ
によつてレジスター１７２においてそれぞれＡと
Ｂにつづくと仮定すれば、レジスター１７２のビ
ツト位置２乃至９におけるフラグと共に同様にオ
ペレートする。 従つてゲート１７８，１８０，……１９２はデ
マルチプレクサよりすべての可能なHDLCメツセ
ージ、即ち第１の２つのビツトがそれぞれ１とφ
であるアドレスにつづくオープニングフラグを有
するメツセージのサブセツト（Subset）のみ検
出を使用可能する。他のアドレスビツトにつづく
オープニングフラグ、従つて次のメツセージは無
視される。ゲート１７８及び１８０の入力の異な
る配置及び極性反転（inversion）が異なる初期
アドレスコンビネーシヨンに応答するために異な
るデマルチプレクサに提供されることができ、こ
れによつて第７図におけるボツクス１６６及び１
７０内のデマルチプレクサの如き異なるデマルチ
プレクサが容易に配置されることができて、所望
によりHDLCメツセージの異なるサブセツトに応
答する。 更に、第８ａに示されている如くハードワイヤ
ーされているゲート１７８及び１８９の如きゲー
トの代りにHDLCオープニングフラグにつづくア
ドレスフイールドビツトの任意のコンビネーシヨ
ンの検出を使用可能するためにゲーテイング装置
（gating arrangement）設けられることができ、
特定のビツトコンビネーシヨンが関連するプロセ
ツサからロードされるレジスターによつてセツト
アツプされると言われる。このようにして、単一
の形式のデマルチプレクサがいかなる所望のセツ
トのアドレスフイールドビツトコンビネーシヨン
に応答するため設けられ、且つプログラムされる
ことができる。例えば、これに関してマルチプレ
クサに対して上述したと類似の方式で、デマルチ
プレクサにおける８ビツトレジスターは関連する
プロセツサによつてHDLCオープニングフラグの
次につづく検出されるべきアドレスビツトの１−
補数（one−comple−ment）をロードされるこ
とができる。このレジスターの関連するアドレス
ビツト位置はレジスター１７２の対応するビツト
位置により各々それぞれの排他ORゲートにゲー
トされることができ、これ等のゲートの出力が
ANDゲートに結合され、その出口が第８ａ図に
おけるゲート１７８又は１８０の出力に対応す
る。 バイト境界レジスター１７６のバイト位置１及
び２の出力はORゲート１９４で結合されて第１
のビツトを形成し、そしてゲート１８２及び１８
４の出力はORゲート１９６で結合されて２−ビ
ツトチヤンネルステータスの第２のビツトを形成
し、この２−ビツトチヤンネルステータスがチヤ
ンネルステータスレジスター１９８にロードさ
れ、そしてまたデコーダ２００によつてデコード
される。レジスター１９８はマルチプレクサ３０
のチヤンネルステータスレジスター８８と同様に
配置されているが、追加の２−ビツト平行出力ス
テージ２０２を含み、これが信号LDにつてクロ
ツクされ、そしてその出力がANDゲート２０４
で結合されて関連するプロセツサに対する割込み
信号INTRを生じて、メツセージが受取られたこ
とを指示する。従つて信号INTR＝１がチヤンネ
ルステータス１１に応答してつくられ、これは図
の如くデコーダの出力によつてクロージングフラ
グの受取りに応答して生ずる。 レコグナイズ（recognized）アドレスフイール
ドビツトを有するHDLCオープニングフラグの受
取りがチヤンネルステータスφ1を生じ、これに
応答してデコーダ２００ががCRC回路２０６
（第８ｂ図）をリセツトするリセツトチヤンネル
信号を生ずる。リセツトチヤンネル信号はまたバ
イトナンバーレジスター（図示せず）が同じチヤ
ンネルに対する前のメツセージをDMAバツフア
メモリからの読出し完了の際関連するプロセツサ
によつてゼロにセツトされていなかつたならば、
前記バイトナンバーレジスター（図示せず）をゼ
ロにリセツトし、且つそのような場合にまたエラ
ー信号を生じてこの前のメツセージがオーバライ
トされている（overwritten）ことを指示する。 レジスター１７６のビツト位置１又は２におい
て「１」が表われるとき、受取られる各バイトに
対するオープニングフラグとクロージングフラグ
との間でチヤンネルステータスは1φであり、こ
れに応答してデコーダ２００は信号プレセスを生
じて受取つたバイトを処理する。遅延フリツプフ
ロツプ２０８は各プロセス信号後１パルスの信号
LDによつて信号調整を生ずる。信号プロセス及
び調整は上述の如くマルチプレクサ３０に対する
３・ステツプ（RD、PR、WR）パイプライニン
グ（pipelining）と同様に、デマルチプレクサに
対する２−ステツプパイプライニングを備えてい
る。このパイプライニングを見込んで、レジスタ
ー１７６のビツト位置１及び２の出力は信号LD
によつて２−ビツトレジスター２１０内にクロツ
クされ、それぞれ信号を及びζを生じ、そして次
の２つのビツト位置１′及び２′の出力がそれぞれ
信号α及びβを生ずる。 信号プロセスに応答して、16−ビツトデータレ
ジスター（第８ｂ図）がレジスター１７２から15
ビツトをロードされ、これはレジスター１７６に
おけるバイト境界「１」ビツトによつてレジスタ
ー１７２ビツト位置ａ乃至Ａ又はｂ乃至Ｂからレ
ジスター２１２の対応するバイト位置内へロード
される前のバイトの最後の５ビツトとカレントバ
イトに対する10ビツト（８つの情報ビツト及び２
つ挿入されたゼロビツトまで）を含んでいる。ま
た、信号プロセスに応答して、CRC回路２０６
はCRC記憶レジスター２１４からのチヤンネル
に対する記憶されたCRCリマインダーをロード
されそして信号プリセツトを生じてダウンカウン
ター２１６を８のカウントにプリセツトする。 マルチプレクサに対して説明した方式と類似の
方式で、30MHz発振器２１８及びゲート２２０と
２２２は信号LDの連続パルス間に、ライン２２
４上に８のパルスを生じ、同時にライン２２６上
にデータレジスター２１２に対する８乃至10のシ
フトパルスを生ずるように配置される。信号を及
びζによつて、ゲート２２８，２３０及び２３２
はレジスター２１２のビツト位置ａ乃至ｅはｂ乃
至１における５つの連続的な「１」のシーケンス
を検出する。挿入された「φ」ビツトによつて続
けられなければならないこのようなシーケンスの
検出の際、「１」が出力γ及びδを有している挿
入されたビツトレジスター２３４内にシフトさ
れ、そしてゲート２２２がライン２２６上のシフ
ト信号の１パルスに対して抑止される。ライン２
２４上のパルスはCRC回路２０６及び８−ビツ
トデータレジスター２３６のシフトクロツク入力
へ供給され、その直列データ入力はゲート２３
８，２４０及び２４２を経て、信号ε及びζによ
つて、レジスター２１２のビツト位置１又は２か
ら情報ビツトを供給される。 このようにして、バイトの８ビツトがデータレ
ジスター２３６内にシフトされ、そしてCRC回
路２０６におけるCRCリマインダーが従つて更
新される。上述の如く生じた次に続く調整信号に
応答して、CRC記憶レジスター２１４がCRC回
路２０から更新され、データレジスター２４４が
レジスター２３６からのバイトをロードされ、そ
してバイトナンバーレジスター（図示せず）が増
分され、従つてこのDMAによつてプロセツサの
バツフアメモリ内に正しくロードされる。更に、
調整信号は下記の表に従つて次のバイトの境界を
示すためレジスター１７６に「１」ビツトをセツ
トする。

【表】 デマルチプレクサのオペレーシヨンのリマイン
ダーは上記の説明から及びマルチプレクサのオペ
レーシヨンとの類似性が明らかであろう。デコー
ダ２００によつて生じたクロージングフラグはこ
の場合には使用されない；しかし乍ら、それは診
断目的のために使用されることができる。 上述のマルチプレクサ及びデマルチプレクサは
各々２つの集積回路として形成されることがで
き、１方は比較的高いクロツク周波数30MHzでオ
ペレートされるこれ等の部分に対するTTL回路
を使用し、そして他方は低いクロツク周波数
4.096MHzでオペレートする装置の大部分に対し
てMOS技法を使用している。マルチプレクサ及
びデマルチプレクサの同等の部分はたぶん集積回
路デバイス内に結合されることができ、この場合
には、30MHz発振器の如き、いくらかの構成部分
は一般的にマルチプレクサ及びデマルチプレクサ
に設けられることができる。 マルチプレクサ及びデマルチプレクサの特定の
形式を詳細に説明したが、本発明はそれに限定さ
れるものではなく、多くの変更、変化及び適応が
特許請求の範囲に規定された如く本発明の範囲か
ら逸脱することなく行なうことができると理解さ
れるべきである。

【図面の簡単な説明】

第１図はHDLCフレームの公知の形式を例示し
ている；第２ａ図及び第２ｂ図は本発明の実施例
によるHDLCマルチプレクサの２つの適用を例示
している；第３ａ図はマルチプレクサの情報及び
バイト−境界レジスターを概略的に例示してい
る；第３ｂ図はマルチプレクサのプロセツサイン
ターフエース回路を概略的に例示している；第３
ｃ図はマルチプレクサのゼロビツト挿入及び
CRC回路を概略的に例示している；第４図はマ
ルチプレクサのオペレーシヨン中に生ずる信号を
例示しているタイミングダイアブラムである；第
５図はマルチプレクサによつてアクセスするため
のプロセツサのバツフアメモリを概略的に例示し
ている；第６ａ図乃至第６ｆ図はマルチプレクサ
のオペレイテイングシーケンスを例示しているフ
ローチヤートを示している；第１図、第２ａ図及
び第２ｂ図と同じシート上に表わされている第７
図はHDLCデマルチプレクサの適用を例示してい
る；第８ａ図及び第８ｂ図はレジスター及びデマ
ルチプレクサの１部の回路を概略的に例示してい
る。 ３０……マルチプレクサ、３８……パケツトデ
ータノード、４０……直列データ伝送リンク、５
０……シフトレジスター（情報レジスター）、５
４……同期（及びリカバリイ）回路、８８……チ
ヤンネル ステータス レジスター、９２……割
込みレジスター、１２０，１７６……バイト境界
レジスター。

Claims (1)

1. 【特許請求の範囲】 １ 各フレームが少くともオープニングフラグバ
   イトと伝送されるべきそれぞれのチヤンネルのメ
   ツセージのバイトを含む複数のメツセージバイト
   とを含んでおり、該フラグバイトが一連の所定ナ
   ンバーの連続的な１ビツトを含み、該メツセージ
   バイトのビツがゼロビツト挿入を受け、これによ
   つて該メツセージ内の該フラグバイトの発生が避
   けられる、ビツトオリエンテツドプロトコルフレ
   ームを用いて時分割多重化された直列ビツトスト
   リームに複数のチヤンネルからメツセージを伝送
   するための装置において： 第１のメモリ手段及び第２のメモリ手段５０，
   １２０と； 該直列ビツトストリームを該第１のメモリ手段
   ５０から得るための手段５２と； 伝送されるべきチヤンネルのメツセージに応答
   して該第１のメモリ手段５０にフラグバイト１０
   を記憶し、且つ該フラグバイトの該第１のメモリ
   手段における相対的位置の指示を該第２のメモリ
   手段１２０に記憶するための手段５６，５８，６
   ０，７４，８６，８８と； 該直列ビツトストリームが該第１のメモリ手段
   から得られるとき該第２のメモリ手段に記憶され
   た該指示に応答して、 伝送されるべきメツセージバイトを提供し； 該ゼロビツト挿入を行ない； 任意の挿入されたゼロビツトを有するバイトを
   該第１のメモリ手段に記憶する； 挿入されたゼロビツトのナンバーによつて該第
   ２のメモリ手段に記憶された該指示を更新する；