JPS60158751A - 時分割多重化された直列ビツトストリ−ムに複数のチヤンネルからメツセ−ジを伝送するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はピットオリエンテッドプロトコル（ｈｌｔ　ｏ
ｒｉｅｎｔｅｄ　ｐｒｏｔｃｃｏｌ　（ＢＯＰ））デー
タリンク：ｌン）ｔ；Ｉ−ル（ｄａｔａ　１ｉｎｋ　Ｑ
Ｏｎ−ｔ’ｒｏｌ　（’ＤＬＯ）　）マルチブレフサ及
びデマルチプレクサに関する。

従来の技術及び発明が解決しようとする問題点ＢＯＰ及
びそのためのデバイスは公知でアシ１２チツグの如き県
税回路デバイスにおける単一のチャンネルに対してイン
プレーメント（ｉｍｐｌθ−ｍｅｎｔ）されてき；Ｅ＊
ＢＯＰｏ実例はＳＤＬＯＣＩＥＭ社の高水準データリン
クコントロール）ｔＨＤＬＯ（高水準データリンクコン
トロール）及びＡ　Ｄ　ＯＯＰ　（Ａａｖａｎｃｅｄ　
Ｄａｔａ　Ｏｏｍｍｕｎニーａａｔｉｏｎｓ　Ｃｏｎｔ
ｒｏｌ　ｐｒｏｃｅａｕｒｓ）である。

ＢＯＰの引例の概説ではＫｙｕ　等の１９８０年に発行
され、且ツ「Ａｄｖａｎｃｅｄ　Ｄａｔａ　１ｉｎｋＯ
ｏｎｔｒｏｌｌｅｒＪと題する米国特許第４２２５゜９
１９号の序言の部分に記されている。

データ通信の増加と共に例えば各々が所望のスイッチン
グ機能を取扱うためのプロセッサを含む１ｉ僕通信交換
局とリモートバケットデータノード（ｒｅｍｏｔｅ　ｐ
ａｃｋｅｔ　ｄａｔａ　ｎｏｄｓ）との間で多重ＤＬＯ
チャンネルの伝送を容易にし−且つこのようなチャンネ
ルのデマルチプレキシングを容易にする必要がある。同
時に−このようなプロセッサをチャンネルにメツセージ
中フラグの発生を防止するために、フレーム指示フラグ
、０ＲＯ（巡回冗長検査）（Ｃｙｃｌｉｃ　ｒｅｄａｎ
ｄａｎｃｙｃｈｅｃｋ））バイト、及び挿入されたゼロ
（ｉｎｓｅｒｔｅｄ　ｚｅｒｏ）　ビットによ、９ＤＬ
Ｏｒレーム内にメツセージをフォーマツタする（ｆｏｒ
ｕｔａｔｔｉｎｇ）多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ
）タスク及び対応するデマルチブレキシンブタスフから
解放することが望ましい。

単一路上の多数のＤＬＣチャンネルは各チャンネルに対
して１つ設けられた単一のチャンネルコントローラから
の出力を多重化することによって提供されるが、このよ
うなアプローチ社不便であシ〜そして費用がかがシ、且
つ多数の多重化されたチャンネルに対しては非実用的で
ある傾向がある０例えば、各ＤＬＯチャンネルはピット
レート１６ｋｂ／ｓのデータを含むことができ、従って
２５６のそのようなチャンネｈＪｄ４．Ｏｑ６ＭＨｚ直
列伝送リンク上でタイムマルチプレクス（ｔｉｍｅ　ｍ
ｕｌｉｐｌｅｘ）されることができる、しかし、公知の
単一のチャンネルＤＬＯコントローラを使用すると、こ
れは２５６デ一タリンクコントローラ集積回路を必要と
する、 問題を解決するための手段 従って〜本発明の目的性多重化されたＤＬＯチャンネル
の伝送及び受信を容易にすることであるつ本発明の１見
地によれば、各フレームが少くともオープニングフラグ
バイト（ｏｐｅｎｉｎｇ　ｆｌａｇｂｙｔθ）と１送信
されるべきそれぞれのチャンネルのメツセージのバイト
を含む複数のメツセージバイトとを含んでいて１フラグ
バイトが一連の所定数の連続的な１ビツトを含み〜メツ
セージバイトのピントがゼロピット挿入を受け、これに
よってメツセージ内の該フラグバイトの発生が避けられ
る１　ピットオリエンテッドプロトコルフレームを用い
て時分割多重化された直列ピットストリーム内の複数の
チャンネルからのメツセージを伝送するための装置が提
供され〜核装置は：第１及び第２のメモリ手段と；該直
列ピットストリームを該第１のメモリ手段から得るため
の手段と；伝送されるべきチャンネルのメツセージに応
答して該第１のメモリ手段にフラグバイトラ記憶し、且
つ該フラグバイトの該第１のメモリ手段における相対的
位置の指示を該第２のメモリ手段に記憶するための手段
と；該直列ビットストリームが該第１のメモリ手段から
得られるとき該第２のメモリ手段に記憶された該指示に
応答して１伝送されるべきメツセージバイトを提供し；
該ゼロピット挿入を行ない；第１のメモリ手段に任意の
挿入されたゼロピットを冶するバイトを記憶し、挿入さ
れたゼロピットの数ナンバーによって該第２０メそり手
段に記憶された該指示を更新するための手段とを具備す
ることを％微としている。

本発明の他の見地によれば、各フレームが少くともオー
プニングフラグバイトと１該オープニングフラグバイト
に続く初期アドレスを含む複数のメツセージとを含んで
おシ１該フラグバイトが一連の所定数の連続的な１ピン
トを含んでいて１該メツセージのバイトが挿入でれたゼ
ロピットを含んでおシ、これによって該、メツセージ内
のフラグバイトの発生が避けられる１ビツトオリエンテ
ツドグロトコルフレームを用いて時分割多重化された直
列ビットストリームからの複数のチャンネルからメツセ
ージを受取るための装置が提供され〜核装置が； ＠＋及び第２のメモリ手段と；該直列ビットストリーム
を該チャンネルの次に続くアドレスにおける所定のアド
レスコードと一緒にチャンネルのオープニングフラグバ
イトを検出するための該第１のメモリ手段に記憶し、且
つそのような検出に応答して該フラグバイトの第１のメ
モリ手段における相対的位置の指示を該第２のメモリ手
段に記憶するための手段と；該直列ビットストリームが
該第１のメモリ手段に記憶されるとき該第２のメモリ手
段に記憶された該指示に応答して、任意の挿入されたゼ
ロピットを有するメツセージバイトを該第１のメモリ手
段から得るため；受取ったメツセージバイトを生ずる該
メツセージバイトから任意の挿入されたゼロバイトを除
くため；除がれたゼロバイトのナンバーによって該第２
のメモリ手段に記憶された該指示を更新するための手段
とを具備することを特徴としている。

本発明は添付図面を参照して以下の説明から更によく理
解されるであろう。

実施例 第１図を参照して説明すると、公知の形式のＨＤＬＯフ
レームが示されており、これはオープニングフラグ１０
と１アドレスフイールド１２と、制御フィールド１４と
１情報フイールド１６と、０ＲＯ（巡回冗長検査）フィ
ールド１８と、クロージンダフラグ２０とを具備してい
る。以下の説明では、アドレスフィールド１２と〜制御
フィールド１４と〜情報フィールド１６とは集合的にメ
ツセージと言われ、これは２５６の８・ビットパイトま
でを含むことができる。

以下に記載されたマルチプレクサは必袂なオープニング
フラグ１０、ＯＲｃフィールド及びクロージングフラグ
２０を各メツセージに加えて〜メツセージを２５６の個
々のチャンネルから単一の直列伝送路上へ多重化するの
に役立つ、ＯＲＯフィールド１８は２つの８−ビットバ
イトよシ成っている。オープニング及びクロージングフ
ラグ１０及び２０は同一であり１各フラグは８・ビット
バイトφＩＭＭＩφによって構成されている。メツセー
ジ又はＯＲＯフィールド内でこのシーケンスが起るのを
防ぐため、マルチプレクサはまたそれが同じチャンネル
に対してこれ等のフィールド中に５つの連続的なピット
の任意のシーケンスに続く追加のゼロピットを挿入して
メツセージ及びＯＲＯフィールドにゼロピット挿入を提
供する。これが達成される方法が以下に詳細に記載され
ている。

第２ａ図はマルチプレクサの１つの適用を例示して紗る
。この適用ではマルチグレクｔ３ｏは破線のボックス５
２によって示されている如く〜所謂保守員（ａｕａｔｏ
ｒｎｅｒ）アクセスモジュール、又は０１Ｍ５４を含む
中央電話局スイッチの近くに配置されている。０１Ｍ５
４は以下に説明する如く２５６の電話チャンネルに対し
てディジタル信号情報を取扱うためにマルチプレクサ５
　’０と相互に作用する。この信号情報はりモートノソ
ケットデータノード５８から直列データ伝送りンク５６
を経て入って来るＨＤＬＯフォーｉットの２５６データ
チヤンネルに対する直列データを用いてマルチプレクサ
３０によってインターリーグされる。

マルチプレクサ５０はその結果得られた直列データスト
リームをディジタル加入者ループの如き、直列データ伝
送リンク４ｏへ供給し、従ってその１つのみが例示され
ているディジタル電話４２及びデータターミナル４４の
如きそれに結合されるアドレス可能なデバイスに供給す
る。

第２ｂ図は、この場合にはバケットデータノード３８に
おいて直列伝送リンク５６上の２５６チヤンネルに対し
てｆ（ＤＬＯフォーマットの直列データを生ずるための
マルチプレクサ３０の第２の適用を例示している。この
場合には、マルチプレクサ６Ｄは信号情報のＨＤＬＯフ
レームをデータのＨＤＬＯフレームによってインターリ
ーブしないが、単に多重化したＥＩＤＬＯデータフレー
ムを生ずる。このためマルチプレクサ５０は第２ｂ図に
例示されている如くその入力において一定の論理１を供
給され、そしてまた外部クロック周波数４．０９６ＭＨ
２を供給される。この周波数は２５６チヤンネルの各々
に対し伝送率１６ｋｂ／ａに相当する。

マルチプレクサ６０の配置及び作動ｔｉｔ、第５ａ図１
第３ｂ図及び第６０図〜集合的に第６図と言う−を参照
して以下に記載されている。

伝送リンク５６から入って来る直列データは６５８４−
ビット情報シフトレジスター５ｏの直列入力へ印加され
（第５ａ図）、その直列出力が２イン５２上にマルチプ
レクサの直列データ出力を構成する。用語「シフトレジ
スター」は以下の記載では「レジスター」に略されてい
る。入って来るデータはまた同期及びクロックリヵバリ
イ回路５４に印加され１これが第４図に例示でれている
信号ＳＨ及びＩ、Ｄを生ずる。信号ＢＨは伝送リンク５
６及びライン５２上の直列データレートに対応する４、
０９６ＭＨｚの周波数を有している。

従って信号−８Ｈはクロック信号としてレジスター５０
に印加されてそこを通るデータをシフトする。

いかなる瞬間でも情報レジスター５０）；ｉ２５６チャ
ンネルの各の１４ビツトを記憶する＊ｍ５ａ−図に示さ
れている如く１１チヤンネルの１４ビツトは７対のビッ
トとして位１ｉ１，２ｉ３．４ｉ＋−＋＋＋　Ｄ　、　
Ｋに記憶される。他のチャンネルの１４ビツトは同様に
ビット位置５　’　、　４　’　；５．／。

ｂ　ｚ　；　＋＋＋−−Ｆ　’　、　Ｇ　’において対
に記憶される。各チャンネルのビットは加入者ループ４
０に結合された加又者へ供給される個々のマルチグレク
スフレームに２つの隣接するビットを提供する便宜のた
めに対で記憶される。従って、回路５４は第４図に示さ
れている如く、信号ＳＨの２つのパルス毎に１パルスの
信号ＬＤを生ずる。

論理「１」である同じチャンネル上の連続ｆｉＤＴ、ｔ
ｏフレーム間のすべてのビットのＩ（ＤＬＯオプション
は伝送リンク５６上のデータに対して行なわれと仮定す
る。従って、８つの連続する１が存在すればチャンネル
はアイドル又はフリーとなるように決定される。このス
テータスＦ！、２つの８−人力ＡＮＤゲート５６及び５
８によって検出され１その入力はレジスター５０のそれ
ぞれビット位置１乃至８及び２乃至９の出力に結合され
る。

レジスタ−５００ピツト位置１乃主８がすべて１であれ
ば％Ｐ）５６は信号α＝１を生じ、そしてｆ−）６０’
ｉ抑制する。レジスター５０がビット位置１で「０」及
びビット位置２乃至９で１を有していればＰ−）６０は
信号β＝１を生ずる。

いづれの場合でも％Ｐ−）６２はチャンネルがアイドル
又はフリーでおるとき信号ＦＲ：１を生ずる。この信号
ＩＦＲ＝１は以下に説明する如く、チャンネルステータ
スレジスター８　Ｂ　（第５　ｂ１９）にチャンネル−
アイドルステータスをセットするのに使用されるつ 伝送リンク５６上のチャンネルがフリーでないとき１こ
れ貯の情報は情報レジスター５０を通シ変化せず出力ラ
イン５２へ直列に送られる。チャンネルがフリーになる
と１情報は以下に説明する方式でマルチプレクサによっ
てチャンネル上に挿入されることができる。第２ｂ図に
示されたマルチプレクサの適用においでは、マルチプレ
クサ５０の直列入力に印加された論理「１」は入って来
るチャンネルのすべてか常にアイドル又はフリーである
状態と同等である。

情報とチャンネル上に挿入するためＯＡＭ５４（第２ａ
図）又はバケットデータノード５８（第２ｂ図）のプロ
セッサが最初に第１図を参照して既に説明し７’Ｃ２５
６の８・ビットバイトのメツセージよシ成っているこの
情報をメモリにロードする。従って１このメモリは２５
６テヤ／ネルの各々に対して２５６バイトまでの記憶装
置全備えている６４にバイトメモリが好都合である。こ
のようなメモリの１部の構成が第５図に示されている。

例示されている如く１特定のチャンネルに割当てられて
いるこのメモリ６６の任意の２５６−バイト部分は高（
ｈｌｇｈ）　アドレスバイトまで選択可能であシ、そし
てこの部分における２５６バイトの任意のものが低（ｌ
ｏｗ）アドレスバイトまで選択可能であシ、以下に説明
する如く、直接メモリアクセス（ＤＭＡ）に対して供供
されるアドレスでおる。

プロセッサがチャンネル上に送られるべきメツセージを
チャンネルへ割当てられるメモリ６６の部分内へ最低ア
ドレス（ＩＯＷθθｔ　ａｄｒｅｓｓ）で送られるべき
最後のバイトをロードする１例えば１メツセージが信号
アドレスバイト（フィールド１２）−単一の制御バイト
（フィールド１４）、及び単一の情報バイトＣフィール
ド１６）よシ成っていれば、これ等のバイトはそれぞれ
位置２％１１及びφ内にロードされ、そして以下に説明
する如くこの７１にＤＡＭによって読出される。

メツセージをメモリ６６内ヘロードした後〜プロセッサ
はマルチグレクサステータスフリツプーフロツｆｂ８ｃ
ｍ３ｂ）にアドレスしてそのデータバス７０を経てマル
チプレクサ６０が命令（ｉｎｓｔｒｕｃｔｌｏｎ）　を
受け入れるのにフリーであるかどうかを決定する。もし
もそれがフリーであればフリッグフロツ７’６８はセッ
トされず（その出力Ｑ＝Ｏ）％従ってプロセッサはデー
タバス７０を紅てこのフリップフロップ６８をセットし
、チャンネルナンバーレジスター７２に関連するす７　
バーを（又は高アドレスバイト）Ｓ　８−ビット命令レ
ジスター７４に命令（ｉｎｓｔｒｕｃｔｉｏｎ）をロー
ドし、そして送られるべきメツセージの場合には、バイ
トナンバーレジスター７６に送られるべきメツセージの
バイトナンバーよシも少々いナンバーをロードする。マ
ルチプレクサがフＩＪ　−でなければ、プロセッサはそ
れがこれ等のレジスターをローＰする前にフリーになる
まで待つ、８−ビットチャンネルカウンター７８は信号
ＬＤの各／４’ルスによって増分されてすべての２５６
チヤンネルアドレスをサイクルし、カレント（ｃｕｒ−
ｒｅｎｔ）チャンネルナンバーが任意の特定の時間にチ
ャンネルカウンターに提供される。カレントチャンネル
はカレントチャンネルに対応するＶＶスター位置に隣接
する斜線を引いた円によって第５口金体に亘シ識別され
ている。カレントチャンネルがそのナンバー又はアドレ
スがレジスター７２に記憶されているチャンネルであれ
ば１比較器８０が２イン８２上に出力信号を生じ、それ
は信号ＬＤ＝１によって、ＡＮＤゲート８４を経てマル
チブレフサステータス（ｓｔａｔｕｅ）フリップフロッ
プ６８をリセットし、そしてレジスター７４内に記憶さ
れた命令を実行せしめる。従ってマルチプレクサがフリ
ーにカシ他のチャンネルに関する命令を受け入れる。

レジスター７４に記憶された命令は任意の種々の可能な
命令であることができ、その詳細な説明は本発明の完全
な理鱗には必要ではない。しかし乍ら、これ等の命令は
チャンネルが自由であるかどうか、チャンネルステータ
スを試験するか又はセットするか（チャンネルステータ
スは以下に論述す、る）〜チャンネルのＯＲＯフィール
ドを読出するか又はリセットするかそしてリセットを中
断するかの決定のための命令を含むことができることを
述べておく。この目的のため１以下に説明するチャンネ
ルステータスレジスター８８の２＃ビット部分、以下に
説明する割込み（ｉｎｔｅｒｒｕｐｔ）レジスター９２
の１−ビット部分９０はすべてプロセッサデータバス７
０に結合されている単一の制御／状態レジスターの１部
分を形成することができることに注目されたい。

関連するチャンネルがフリーである前の（ｅａｒｌｉｅ
ｒ）命令によって確立後標準的にロードされるメツセー
ジを送る命令の場合を命令を実施するためのフローチャ
ートが第６ａ図に例示さレテいる１図示の如く、関連す
るチャンネルステータスは以下に説明する如くチェック
され１そしてこれがφφであればそれはφ１に変化され
、且つバイトナンバーレジスター９４はパス９６を経て
レジスター７６からのナンバーをロードされる。

このナンバーは送られるべきメツセージの第１のバイト
が記憶されているメモリ６６内の位置の低アドレスバイ
トに対応している。

チャンネルステータスはチャンネルステータスレジスタ
−８８の各チャンネルに対して記憶されている２−ビッ
トナンバーであ＃）１これは循環桁送）レジスターとし
て配置された５１２ビット位置を有しておシーその直列
出力がまた既に述べたこのレジスターの２−ビット部分
８６へ供給される。レジスタ−８８０Ｍ１０２ビツト部
分がステータスインライン９６に結合され−これを経て
チャ／ネルステータスが変化されることができ（例えば
上述の信４ｐＲ＝ｔに応答して）％シフトレジスター８
８のサイクル（ｅｙｅ　ｌｉｅ　）部分の最後の２ビッ
ト部分がライン９８を経てステータスアウト信号を与え
、そして２−ビット部分８６がライ／１００を経てステ
ータスアウト信号を与えるウチャンネルステータスレジ
スター８８は信号５ＩＩＫによってクロラフされる。各
チャンネルのチャンネルステータスビットは下記の意味
を有する４つの可能な値を有することができる。

チャンネル φφ　チャンネルアイドル φ１　オニグニングフラグを送る １φ　メツセージを送る 割込みレジスター９２はチャンネル当ｐ　１　ヒツトを
有しておシー且つ信号ＬＤによってり四ツフされる以外
は１チヤンネルステータスレジスター８８に形状がほぼ
似ていることをここに述べておく。従って１割込みレジ
スター９２は１−ビット部分９０に加えて２５６−ピッ
ドサイクル部分を有して１各チヤンネルに対して工ＮＴ
Ｒ工Ｎ　ライン１０２を経て第１のビット位置にセット
されるのを妨げ、且つ工ＮＴＲＯＵＴ　ライ／１０４を
経て部分９０から得られる。

またバイトナンバーレジスター９４４それが信号ＳＨに
よってクロラフされ１且つサイクル部分１０６における
各チャンネルに対して２つの直列ピント位置と、部分１
０６の直列出力に結合される部分１０８において更に他
の２つの直列ビット位置とを含んでいるという点で全体
的な形状においてチャンネルステータスレジスター８８
に類似している。しかし乍ら、バイトナンバーレジスタ
ー９４は各チャンネルに対して８−ビット低バイトアド
レスに適合する４ビツトワイド（Ｗ工ｄθ）である。更
にルジスター９４はそのサイクルフィードバック路にデ
クリメ７　）　（ａ、ｅｃｒｅｍｅｎｔ−１且ｇ）回路
１１０を含み、これが各低バイトアドレスをマルチグレ
クザによって伝送される各バイトに対して１まで減少可
能にする。更に、レジスタ一部分１０６の第１の（カレ
ント）チャンネル位置は上記の如きレジスター７６から
〜又はデクレメント回路１１０の出力から１あるいは２
のプリセット値によってバス１１２から選択的にローＦ
される。

レジスター９４０部分１０８におけるカレントチャンネ
ルバイトはゼロテストを受けて、この低位アドレスバイ
トがゼｐであるときライン１１４上に信号ＺＴ＝１を提
供する１次のチャンネルの゛低位アドレスバイトはレジ
スター９４の部分１０６の平行出力からパス１１６へ供
給される。この次のチャンネルのチャンネルナンバーは
回路１１８におけるチャンネルカウンタ７８の出力を増
分することによって生成されるうパス１１６上のこのチ
ャンネルナンバー及び低位アドレスバイトは一緒に以下
に説明する如くバイトを読出するためのメモリ６６に対
し直接メモリアクセス（ＤＭＡ）のためのアドレスを構
成する。

チャンネルステータスに応答してφ１はライン１００上
でステータスアウトとなシながら上述の如くセットする
。チャンネルがなおフリーであればオープニングフラグ
が情報レジスター５０にセ１）ブツプする。このための
フローチャートが第６ｂ図に例示されている。信号α＝
：１であれば、レジスタ−５００ビツト位置１．２．５
、−ｍ−−８がすべて１であることを示してお＃）％従
ってこのレジスターのビット位置１及び８は「φ」にリ
セットされてビット位置１乃至８においてオープニング
フラグφ１１１１１１φを生ずる。更に１以下に説明す
るバイト境界（ｂｏｕｎ４ａｒｙ）　レジスター１２０
（第５ａ図）のピット位置４が「１」にセットされる。

信号β＝１であれば、レジスタ−５００ビツト位置２．
５、−−−−９はすべて「１」であることを指示し１従
ってこのレジスターのビット位［２及び９が「φ」にリ
セットされてビット位置２乃至９においてオープニング
フラグを生ずる。この場合にバイト境界レジスター１２
０のビット位＠５は「１」にセットされる。

いづれの場合でも一チャンネルステータスはステータス
インライン９６を経て１φに変化され、そして以下に説
明する０ＲＯ（巡回冗長検査）記憶レジスター１３Ｂ（
第６Ｃ図）の関連するピット位ｆｉｌ：チャンネルの次
のメツセージのためのＯＲＯ回路１２２を初期設定する
ためゼロにリセットされる。α＝１でもβ＝１でもなけ
れば、チャンネルはもはやフリーではなく、メツセージ
の送信はチャンネルが再びフリーとなるまで待たなけれ
とならない。

バイト境界レジスター１２０ｉ１２５６２−ビットシフ
トレジスターであシ、これは信号８Ｈによってり四ツフ
されｔそしてその直列入力は論理「φ」で供給される。

このレジスターは２つのレジスター間のピット位置の対
応関係を例示するため第３ａ図においてレジスター５０
のすぐ下に描かれている。送られるべきメツセージが情
報レジスター５０内に挿入されている各々のチャンネル
に対して、論理「１」が情報レジスター５０におけるチ
ャンネルのバイトの第５の最後のビットに対応するバイ
ト境界レジスター１２０のそのバイト位置にセットされ
る。８−ビットオープニングフックに対して、これは上
述の如く第４のビットである。さもなくば）バイト境界
レジスターはその直列入力を経て供給された論理「φ」
を含む。

必要なオペレイテインダ速度を達成するため一マルチグ
レクサにおけるオペレーションはパイプライン方式で（
ｐｉｐｅｌｉｎｅｄ　ｍａｎｎｅｒ）ｇ４図に示されて
いる如く１信号ＬＤの６つのパルス周期に亘って行なわ
れる。３つのサイクルは読出し一プロセス及び書込みサ
イクルと言われておシ、そして第４図に例示されている
如く、異なるチャンネルに対して異なるサイクルが時間
的にオーバラップするようにして１チヤンネルＫに対し
てこれ等のサイクルはこの順序で順次例行なわれる。

従ってチャンネルＫに対するバイトが以下に説明する如
く処理されている間に鬼人のチャンネルに＋１に対する
バイトはメモリ６６から読出されることができ、そして
書込みオペレーションが前のチャンネルに−１に対して
行なわれる。

読出し１プロセス及び書込みサイクルはそれぞれ信号Ｒ
Ｄ＝＋、ＰＲ＝１．及びＷＲ＝１に対応しており各々は
５つのＡＮＤｙ−）１２４．１２６及び１２８（鋲５１
Ｌ図）のそれぞれ１つによって信号ＬＤ＝１によシ同時
に生成される。これ等の信号の生成（ｐｒｏｄｕｃｔｉ
ｏｎ）は信号ＰＲ＝１に対するバイト境界レジスター１
２０ノヒット位置１又は２、信号ＲＤに対するレジスタ
ー１２０の先行する２つのピット位置１＃及び２′０１
つ、そして信号ＷＲに対するレジスター１２０　ノ次に
続＜　２つのピット位置１１及び２Ｉの１つにおける論
理「１」の存在に依存している・この目的のため、ＯＲ
ゲート１５０．１５２．１６４びピット位置１′、２Ｉ
とゲート１２４、ピット位置１．２とゲート１２６との
間及びピット位置１’＋＋２’とゲート１２８との間に
結合される。更に、第５ａ図に示されている如く信号α
′〜β′−α′及びβｌがレジスター１２０のそれぞれ
ピット位置２％１．２’及び１′の内容（ｃｏｎｔｅｎ
ｔ）に対応して生成される。

上記の如くレジスター１２０のビット位Ｉｔ４又は５に
おける論理口」セット７！ｌ工それ′１１れピット位置
２“又は１“に達すると、信号ＬＤ＝１によってゲート
１２４が信号ＲＤ＝１を生じてチャンネルカウンター７
８においてカレントチャンネルの次に続くチャンネルに
対し読出しサイクルを行なう。読出しサイクルのための
フローチャート〃Ｉ第６Ｃ図に示されている。

第６Ｃ図に例示されている如く、信号ＲＤ＝１に応答し
てこの次のチャンネルのステータスはスして８−ビット
データレジスター１３６（第３Ｃ図）はメモリ６６から
伝送されるべきメツセージの次のバイトでロードされ、
これはこのとき既述の如く回路１１８（第３ｂ図）及び
ノ（ス１１６によって与えられた適切なアドレスによっ
てアト°レスされる。読出しサイクル中メモリ６６から
のアドバンス（αｄｖａｎｃｅｄ）読出しが読出しオペ
レーションのための十分な時間（αｍｐｌ　ｅ　ｔ　ｉ
ｍｅ　）（信号ＬＤ又は４９４ｎｌｌの１サイクル）を
生せしめる。あるいＦｉまたチャンネルステータスは１
１であることができ、この場合にデータレジスター１２
６はその代シに下記の如（ＣＲＣ記憶レジスター１３８
（第３Ｃ図）からロードされる。

いづれの場合でも送られるべき残りのメツセージする、
バス１１６上の低アドレスバイトは回路１１０によって
デクレメントされる。

信号ＬＤの次のパルスによ多信号ＰＲ＝１がグー）１２
６によってつくられ、そして信号α′＝１又は信号β′
＝１が、レジスター１２０のそれぞれピット位置２又は
１における論理”１′によってつくられる。これはカウ
ンター７８におけるカレントチャンネルに対するプロセ
スサイクルに対応する。このプロセスサイクルに対する
フローチャートが第６ｄ図及び第６ｅ図に例示されてお
シ、第６ｄ図は第６ｅ図の全プロセスサイクルの１部分
を形成するバイトの処理を例示している。

第６ｅ図に示された如く、信号ＰＲ＝１に応答してカレ
ントチャンネルのステータスはステータスアウトライン
１００を経てチェックされる。この場合チャンネルステ
ータスは１φでラシ、従ってデータレジスター１３６に
記憶されたカレントチャンネルのメツセージのバイトは
第６ｄ図に例示されている如く、且つ以下に説明する如
く処理される。この処理がチャンネルに対するＣＲＣリ
マインダー（ｒｇｔｎａｔｎｄｇｒ　）の必要な更新及
びゼロピットの任意の必要な挿入を与えてオープニング
フラグと夕日−ジングツ２グとの間の５以上の連続的な
「１」のシーケンスを避ける。・第６ｄ図に示されてい
る如く、信号α′＝１であれば１０−ビットデータレジ
スター１４０（ｊ４（３Ｇ図）のビット位置６．７．８
．９及びＡは情報レジスター５０のそれぞれビット位置
１．２．３．４及び５の内容をロードされ、これに対し
て信号β′＝１であればレジスター１４０のこれ等のビ
ットはレジスター５０のそれぞれのビット位置２．３．
４．５及び６の内容をロードされる。

α′＝１でもなく、β／　＝＝１でもなければエラー状
態が存在する。

従って情報レジスター５０から伝送されているカレント
チャンネルのバイトの最後の５つのビットが順番にデー
タレジスター１４０の最初の５つのビット位置６乃至Ａ
内にロードされる。更に、第６ｄ図に示されている如く
、８−ビットデータレジスター１４２（第３Ｃ図〕はＲ
Ｒ＝１によってデータレジスター１３６に含まれたバイ
トでロードされ、チャンネルに対して１６−ビットＣＲ
Ｃリマインダーが以下に説明する如（ＣＲＣ記憶レジス
ター１３８からＣＲＣ回路１２２に伝送され、そして信
号プリセット＝１が短い周期の間つくられて以下に説明
する如くカウンターをプリセットする。

ＣＲＣ記憶レジスター１３８は４０９６−ビット循環桁
送ｐ　（ｃｙｃｌｉｃ　５ｈｉｆｔ　）　レジスターで
あシ、これは信号ＳＲによってクロックされ、且つ８対
の隣接するビット位置における各チャンネルに対して１
６−ビットＣＲＣリマインダーを記憶し、その中のいく
つかのみがカレントチャンネル（アンプライムドナンバ
ー（ｕｎｐｒｉｍｇｄｎｗｔｎｂｅｒ　）　）及びプレ
シーディング（ｐｒｅｃｅｄ−ｉｎｇ）チャンネル（ブ
ーｙ　４　ムト（ｐｒｉｍｅｄ　）ナンバー）に対して
第３Ｃ図に表わされている。ＣＲＣ回路１２２は第３Ｃ
図に例示された如く公知の手法で配置された１６−ピッ
ドシフトレジスター及び排他的論理和ゲートを含んでい
る。上述の如く、プロセスサイクルにおいて、ＣＲＣ回
路１２２はＣＲＣ記憶レジスター１３８からカレントチ
ャンネルに対するＣＲＣリマインダーをロードされ、従
ってＣＲＣリマインダーは更新されることができる。更
新後、以下に説明する書込みサイクルにおいて、ＣＲＣ
記憶レジスター１３８が更新されて、更新されたＣＲＣ
！ＪマインダーはＣＲＣ回路１２２からＣＲＣ記憶レジ
スター１３８における前のチャンネルのビット位置（プ
ライムドナンバー）内に伝送され、従って所望のパイプ
ライン化された（　ｐｔｐｅｌｉｎｔｔｄ）オペレーシ
ョンを維持する。

信号プリセット＝１はダウンカウンタ−１４４（第３Ｃ
図）を１０のカウントにプリセットし、そしてダウンカ
ウンタ−１４６を８のカウントにプリセットする。３０
ＭＨｚ発振器１４ＢはＡＮＤゲート１５０の１方の入力
へ供給されるその出力パルスを有しており、その他方の
入力はこのカウンターのカウントがゼロでないときはい
つでもカウンター１４４の出力によって使用可能にされ
る。高速（ｆαｓｔ）クロック信号ＣＫがつくられるゲ
ート１５０の出力はカウンター１４４のデクレメント入
力に供給され、これによって信号ＣＫの各パルスはまた
けカウンター１４４のカウントを減少する。その結果、
カウンター１４４がプリセットする毎に、信号ＣＫの一
連の１０パルスがつくられる。信号ＳＲ及びＬＤに対す
る、これ等のパルスのタイミングが第４図に示されてい
る。

しかし乍ら、第４図は信号ＣＫの３つのパルスシーケン
スを示しているが、実際には各このようなシーケンスの
生成は信号プリセット＝１に依存しておシ、これは更に
バイト境界レジスター１２０における論理「１」の位置
に依存していることを述べておく。

信号ＣＫは３つの入力ＡＮＤゲート１５２の１つの入力
及びレジスター１４０のクロック入力へ供給される。５
つの入力ＭＡＩＶＤゲート１５４はレジスター１４０の
ビット位置６．７．８．９及びＡの出力に接続されたそ
の入力を有しており、従って５つの連続的な論理「１」
がこのレジスターのこれ等のビット位置に現わ淑る時に
はいつでも論理「０」出力を生ずる。ゲート１５４の出
力はゲート１５２の他の入力、２つの入力ＡＮＤゲ−４
１５６、及び２つのビットを挿入されたビットレジスタ
ー１５８のクロック入力へ接続される。

このレジスター１５８は信号プリセット＝１によってゼ
ロにリセットし、そして論理「１」を供給される直列デ
ータ入力と、信号ｒ及びδを生ずる出力とを有しておシ
、その機能は以下に説明する。

ゲート１５２の第３の入力はカウンター１４６のカウン
トがゼロで々い時はいつでもカウンター１４６によって
使用可能である。このゲート１５２の出力はカウンター
１４６のデクレメント入力に接続され、これによってカ
ウンター１４６０カウントはゲート１５２を通過される
信号ＣＫの各パルスに対して１だけ減少される。ゲート
１５２は５つの連続的な論理「１」がレジスタ−１４０
０ビツト位置６乃至Ａに起きる時はいつでもゲート１５
４の出力によって抑止されるが、その配置は５つの連続
的な論理「１」の２つのこのようなセットがいかなる１
つのプロセスサイクルにも起ることができないようにな
っておシ、これによってゲート１５２は信号ＣＫのｌＯ
パルスの２以下に対して抑止される、従ってゲート１５
２はその出力に一連の８パルスの信号ＣＫを生じ、この
８パルスがデータレジスタ１４２及びＣＲＣ回路１２２
のクロック入力に印加される。データレジスター１４２
の直列データ出力はＣＲＣ回路１２２の直列入力及びゲ
ート１５６の第２の入力へ接続され、ゲート１５６の出
力がデータレジスター１４０の直列データ入力へ接続さ
れる。

従ってプロセスサイクル中、カウンター１４４及び１４
６のプリセツティングに応答して、データレジスター１
４２におけるバイトの８ビツトは直列にデータレジスタ
ー１４０内へ移送され、その内容が１０パルスの信号Ｃ
Ｋの各々に対してシフトされる（第３Ｃ図に示された如
く左え）。同時に、ＣＲＣリマインダーはＣＲＣ回路１
２２によって更新される。いかなる時でも５′）の連続
的な論理「１」がレジスター１４０のビット位置６乃至
Ａに起れば、ゼロビットは次のビットとしてゲート１５
２及び１５６の抑止によって挿入される。挿入される各
ゼロピットに対して、論理「１」がレジスター１５８内
ヘシフトされ、プロセスサイクルの終りにその出力ｒ１
　δはビットが挿入されないか又はそれぞ、れ２つのゼ
ロピットが挿入されたかどうかによってφφ；１．φ；
又は１，１でめる。第１図からこのすべては信号ＬＤの
２つの連続的なパルス間で行なわれることに注目すべき
である。

プロセスサイクルにおいて起シ得る他の可能性について
説明する前に、書込サイクルについて第６ｆのフローチ
ャートを参照して以下に説明する。

信号ＬＤの次のパルスはゲート１２８によって生じた信
号ＦＲ＝１となシ、そして信号α“＝１又は信号β“＝
１はバイト境界レジスター１２０のそれぞれのバイト位
置２′又は１′における論理「１」によって生ずる。第
６ｆ図に示された如く、信号ＷＲ＝ｘに応答してレジス
ター１４０の内容にはレジスター５０内へ、α“＝１で
あればバイト位置７′乃至Ｇ′内へ、又はβ“＝１であ
ればバイト位置６′内へロードされる。このようにして
、メモリ６６から初めに読出されたデータバイトは、２
つの挿入されたゼロバイトか又は１つの挿入されたゼロ
バイト及び１つの次のゼロバイト、又は挿入されないゼ
ロバイト及び２つの次のゼロバイトのいづれかと一緒に
、チャンネルの先行するバイトに直接つづいて伝送のた
めの正しい位置に情報レジスター５０内に書込まれる。

更に、第６ｆ図に示されている如く、ＣＲＣ回路１２２
における更新されたＣＲＣは上述の如くＣＲＣ記憶レジ
スター１３８内に移送され、そして新バイト境界レジス
ター論理「１」ビットがバイト境界レジスター１２０内
にセットされる。この論理「１」ビットは上述の如くレ
ジスター５０におけるチャンネルのバイトの第５の最後
のビットに対応するレジスター１２０におけるそのビッ
ト位置にセットされる。この第５の最後のビット位置は
信号α“＝１であるか又はβ“＝１であるかどうかに依
存す、るばかシでなく、いかなる挿入されたゼロビット
をも含むバイトの長さくいかなる次のゼロピットを除く
８．９、又は１０ビツト）ニ、従ってレジスター１５８
によって生じた信号ｒ及びδに依存している。従って、
論理「１」にセットされるレジスター１２０におけるビ
ット位置は下記のテーブルによって与えられる。

挿入され ０００１０　Ａ’ ００００１　９’ １１０１０　Ｂ’ １　ｌ　０　０　１　Ａ／ ２１１１０　Ｃ’ ２　１　１　０　１　Ｂ′ 従ってマルチプレクサによって挿入された各チャンネル
に対するメツセージの各バイトに対して生ずる各読出し
、プロセス及び書込みサイクルシーケンスに対して、バ
イト境界レジスターはそのバイト内へ挿入されたゼロピ
ットのナンバーによって論理「１」によって正しくセッ
トされる。

上述のシーケンスは挿入される各チャンネルの各バイト
に対して続く。更に、第６ｅ図に示されている如く、プ
ロセスサイクル中信号ＺＴはメモリ６６における最後の
バイトが送られているかどうかを調べるためにチェック
される。チャンネルステータスが１φであって、そして
バイトが上述の如く、第６ｄ図のように処理されれば、
信号ＺＴ＝１が生じてレジスター９４の部分１０８にお
けるカレントチャンネルの低アドレスバイトがゼロであ
ることを示し、従って第６３図に示されている如くチャ
ンネルステータスはステータスインライン９６を経て１
１に変化され、そしてレジスター９４の部分１０６にお
けるカレントチャンネル位置はパス１１２を経て供給さ
れる２の値にセットされる。チャンネルステータス１１
は１つのバイトＣＲＣフィールド及びクロージングフラ
プの送信に対応しておシ、そしてレジスター９４におけ
る２の直は２つのＣＲＣバイト及び送られるベキクロー
ジングフラグ（それぞれ値２．１及びφ）に対応してい
る。

第６Ｃ図に例示されている如く、ライン９８上の関連す
るチャンネルのステータスアウトが１１でらる各読出し
サイクル（７？Ｄ＝１）においては、データレジスター
１３６はメモリ６６からの代りにＣＲＣ記憶レジスター
１３８からのＣＲＣリ−ｒインダーの８ビツトでロッド
される。第６ｅ図に例示されている如く、次のプロセス
サイクル（ＰＲ＝１）において、１１であるチャンネル
ステータスによって、信号ＺＴがチェックされて、送ら
れるべきバイトがＣＲＣバイトであるか、又はクロージ
ングフラグでおるかどうかを決定する。信号ＺＴ〆１、
即ち、レジスター９４の部分１０８におけカレントチャ
ンネルバイトがゼロでなければ、２つのＣＲＣバイトの
１つが送られるべきでアリ、そしてこれが任意の必要な
ゼロピット挿入によって、第６ｄ図を参照して上述した
と同じ方式で処理される。

２つのＣＲＣバイトが送られた後、信号ＺＴ＝１が生じ
て、第６ｅ図に示された如くクロージングフラグが送ら
れるべきでおることを指示する。

内ヘセットし、且つ信号プリセット＝１を生じないこと
によって行なわれる。「クロージング７２グを送れ」の
指令が図示しない手段によって記憶される次の書込みサ
イクルでは、クロージングフラグは上述の方式で情報レ
ジスター５０内の正しい位置にロードされ、そしてレジ
スター１２０における論理「１」のセツティング及びＣ
ＲＣ回路１２２からのＣＲＣ記憶レジスター１３８のロ
ーディング（１ｏａｄｉｎａ）が抑止される。更に、第
６ｅ図に示されている如く、プロセスサイクル中チャン
ネルステータスはステータスインライン９６を経てφφ
に変えられて、チャンネルがアイドルであることを示し
、そして割込みフラグがｌＮＴＲＩＮ　ライン１０２を
経て割込みレジスター９２のカレントチャンネル位置に
セットさし、フロセッサを抑止して、メツセージが送ら
れたことを信号で知らす。

記述の如く、上記のマルチプレクサは第２図のバケット
データノード３８及びＣＡＡｆ３４から下陣方向のメツ
セージを取払うのに役立つ。反対の、又は上流方向のメ
ツセージを取扱うため、相補的なＩＩＤＬＣ’ｌｌデＹ
マルチプレクサが必要である。

第７図はこのようなデマルチプレクサ１６０の２つの適
用を例示している。

第７図を参照して説明すると、２５６−チヤンチルノ多
重化（ｍｕｌｔｉｐｌｅｘｅｄ）ＨＤＬＣ直列ライン１
６２上の上流メツセージが２つのデマルチプレクサ１６
０に供給され、その中の１方が破線ラインボックス１６
６によって示された如くＣＡＭ１６４の近くに置かれて
おシ、そしてその他方が破線ボックス１７０によって示
された如くリモートパケットデー゛タノード１６８の近
くに置かれている。各々のデマルチプレクサ１６０は、
以下に説明する如くＨＤＬＣアドレスフィールド１２の
第１の２つのアドレスビットによって形成される如く、
そのために意図されているＩＩＤＬＣＩＤ−ムにのみ応
答するように配置される。例えば、ディジタル集積カス
トマ−アクセスネットワーク（ｄｉｇｉｔａｌ　ｉｎｔ
ｅｇｒａｔｅｄ　ｃｕｓｔｏｍｅｒａｃｃｅｓｓ　ｎｅ
ｔｗｏｒｋ）においてＦｉｃＡＭ１６４と関連するデマ
ルチプレクサ１６０はＣＡＮ１６４によって処理するた
めの信号及びテレメトリ（ｔｅｌｇｍｅｔｒｙ）（ｓ−
及びｔ−型）メツセージ、のみに応答することができ、
これに対してバケットデータノード１６８と関連するデ
マルチプレクテ１６０はノード１６８によって処理する
ためのパケットデータ（ｐ−型）メツセージのみに応答
することができる。すべてのメツセージ、８−型、を−
型及びｐ−型、はライン１６２上にミックスされること
ができる。

デマルチプレクサ１６０の各々は逆方向の伝送であるこ
とを除けばデマルチプレクサ３０に対する上述の方式と
同じ方式で関連するＣＡＡｆ１６４又はノード１６８の
プロセッサ６．４　Ｋバイトバッファーメモリと協働す
る、従って、マルチプレクサの異なるこれ等の面のみを
以下に詳細に説明する。

第８ａ図及び第８ｂ図はデマルチプレクサ１６０の１部
を例示しておシ、そして集合的に以下では第８図と言う
。更に、デマルチプレクサ１６０はプロセッサインター
フェース回路を含み、これは図示されていないが、デマ
ルチプレクサステータスレジスタート、チャンネルナン
バーレジスターと、命令（１ｎａｔｒｒｂｃｔｉｏｎ　
）レジスターと、チャンネルカウンターと、第３ｂ図に
示された如きマルチプレクサの素子６８．７２．７４．
７８．８０及び関連する回路と同じような方式に配置さ
れた比較器とを含んでいる。またデマルチプレクサ１６
０はバイトナンバーレジスター（図示せず）を含み、こ
れはマルチプレクサ（第３ｂ図）のレジスター９４に類
似しているが初めにリセットされ、そして受取られるメ
ツセージの各バイトに対して増分され、そのレジスター
のカウントがメツセージの終シにプロセッサに供給され
てメツセージの長さを指示する。プロセッサのバッファ
メモリのＤＭＡはマルチプレクサに対して上述した方式
と同様の方式でアドレスすることによってデマルチプレ
クサ１６Ｇによって達成される。

第８図を参照して説明すると、ライン１６２から入って
来る直列データは３５８６−ビット情報シフトレジスタ
ー１７２（第８α図）の直列入力と同期及びフロック回
復（ｒｔｔｃｏｖｅｒｙ）回路１７４に印加され、これ
はマルチプレクサ３０の回路５４と同様に信号ＳＲ及び
ＬＤを生ずる。これ等の信号はマルチプレクサの信号と
は異なっているが、同じタイミング関係及び機能を有し
ており、従って同じ参照符号によって示されている。

情報レジスター１７２及び下記のデマルチプレクサ１６
０の他のレジスターは対応する配置及び機能を有してお
シ、且つマルチプレクサの対応するレジスターに対し、
同様にクロックされ、従ってその説明は以下に繰返さな
い。

このマルチプレクサはまたマルチプレクサのレジスター
１２０に対応している２５６２−ビットバイト境界レジ
スター１７６を含み、この直列入力に対して論理「１」
が供給され、そしてその中に論理「１」がセットされて
、各チャンネルのバイトのレジスター１７２における相
対的位置を指示する。

２つのゲート１７８及び１８０はアドレスフィールド１
２が次につづいているＨＤＬＣオープニングフラグのそ
れぞれゲート１８２及び１８４によって検出を使用可能
（ｇｓαｂｌｅ　）にし、アドレスフィールド１２の第
１の２つのビットはそれぞれ１及びφである。ゲート１
８２は情報レジスターのビット位置１乃至８におけるフ
ラグを検出し、その出力に８つの入力が接続されておシ
、そしてこのような検出のとき排他的論理和ゲート１８
６を経てバイト境界レジスター１７６のビット位置９に
論理「１」をセットする。レジスター１７６のビット位
置１における「１」が論理和（０７？）ゲート１８８を
経てゲート１８４によってクロージングフラグの検出を
使用可能にし、そしてゲート１８６を経てレジスター１
７６のビット位置９のセツティングを防止する。オープ
ニングフラグとクロージングフラグとの間で、レジスタ
ー１７６のビット位置１における「１」がゲート１８６
をレジスター１７６のビット位置９における「１」にセ
ットせしめる。ゲート１７８．１８２．１９０及び１９
２はレジスター１７６のビット位置２とＡ及びオープニ
ングフラグがアドレスフィールド１及びφによってレジ
スター１７２においてそれぞれＡとＢにつづくと仮定す
れば、レジスタ−１７２０ビツト位置２乃至９における
フラグと共に同様にオペレートする。

従ってゲート１７８．１８０、・・・・・・・・・・・
・・・・・・・・・・１９２はデマルチプレクサにより
すべての可能なＨＤＬＣメツセージ、即ち第１の２つの
ビットがそれぞれ１とφでおるアドレスにつづくオープ
ニングフラグを有するメツセージのサブセット（Ｓｕｂ
ｓｔｔｔ）　のみの検出を使用可能にする。他の７ドレ
スビツトにつづくオープニングフラグ、従って次のメツ
セージは無視される。ゲート１７８及び１８０の入力の
異なる配置及び極性反転（１ｎｖｅｒｓｉｏｎ）が異な
る初期アドレスコンビネーションに応答するために異な
るデマルチプレクサに提供されることができ、これによ
って第７図におけるボックス１６６及び１７０内のデマ
ルチプレクサの如き異なるデマルチプレクサが容易に配
置−されることができて、所望によＦ）ＥＤＥＣメツセ
ージの異なるサブセットに応答する更に、第８ａに例示
されている如くハードワイヤーされているゲート１７８
及び１８９の如きゲートの代シにＨＤＬＣオープニング
フラグにつづくアドレスフィールドビットの任意のコン
ビネーションの検出を使用可能にするためにゲーティン
グ装置（ｇａｔｉｎｇ　ａｒｒａｎｇｅｔｎｔｔｎｔ　
）を設はラレることかでき、特定のビットコンビネーシ
ョンが関連するプロセッサからロードされるレジスター
によってセットアツプされると言われる。このようにし
て、単一の形式のデマルチプレクサがいかなる所望のセ
シ、トのアドレスフィールドビットコンビネーションに
応答するため設けられ、且つプログラムされることがｆ
きる。例えば、これに関してマルチプレクサに対して上
述したと類似の方式で、デマルチプレクサにおける８ビ
ツトレジスターは関連するプロセッサによってＩＩＤＬ
Ｃオープニングフラグの次につづく検出されるべきアド
レスビットの１−補数（ｏｎｅ　−ｃｏｒｎｐｌｔｔ−
ｍｅｎｔ）　をロードされることができる。このレジス
ターの関連するアドレスビット位置はレジスター１７２
の対応するビット位置によシ各々それぞれの排他ＯＲゲ
ートにゲートされることができこれ等のゲートの出力が
ＡにＤゲートに結合され、その出口が第８α図における
ゲート１７８又は１８０の出力に対応する。

バイト境界レジスター１７６のバイト位置１及び２の出
力はＯＲゲート１９４で結合されて第１のビットを形成
し、そしてゲート１８２及び１８４の出力はＯＲゲート
１９６で結合されて２−ビットチャンネルステータスの
第２のビットを形成し、この２−ビットチャンネルステ
ータスがチャのネルステータスレジスター１９８にロー
ドされ、そしてまたデコーダ２００によってデコードさ
れる。

レジスター１９８はマルチプレクサ３０のチャンネルス
テータスレジスター８８と同様に配置されているが、追
加の２−ビット平行出力ステージ２０２を含み、これが
信号ＬＤによってクロックされ、そしてその出力がＡＮ
Ｄゲート２０４で結合されて関連するプロセッサに対す
る割込み信号ＩＷＴＲを生じて、メツセージが受取られ
たことを指示する。従って信号ＩＭ７Ｒ＝ｌがチャンネ
ルステータス１１に応答してつくられ、これは図示の如
くデコーダの出力によってクロージングフラグの受取シ
に応答して生ずる。

レコグナイズ（ｒｅｃｏｇｎｉｚｅｄ　）アドレスフィ
ールドビットを有するＢＤＬＣオープニングフラグの受
取シがチャンネルステータスφ１を生じ、これに応答し
てデコーダ２００がＣＲＣ回路２０６（第８ｂ図）をリ
セットするリセットチャンネル信号を生ずる。リセット
チャンネル信号はまたバイトナンバーレジスター（図示
せず）が同じチャンネルに対する前のメツセージをＤＭ
Ａバッファメモリからの読出し完了の際関連するプロセ
ッサによってゼロにセットされていなかったならば、前
記バイトナンバーレジスター（図示せず）をゼロにリセ
ットし、且つそのような場合にまたエラー信号を生じて
この前のメツセージがオーバライドされている（　ｏｖ
ｅｒｗｒｉｔｔｅｎン　ことを指示する。

レジスター１７６のビット位置１又は２において「１」
が表われる。とき、受取られる各バイトに対するオープ
ニングフラグとクロージングフラグとの間でチャンネル
ステータスは１φでアシ、これれに応答してデコーダ２
００は信号プロセスを生じて受取ったバイトを処理する
。遅延フリップフロップ２０８は各プロセス信号後１パ
ルスの信号ＬＤによって信号調整を生ずる。信号プロセ
ス及び調整は上述の如くマルチプレクサ３０に対する３
・ステップ（ｘｎｌｐＲ，ＦＲ）パイプライニング（’
ｐｉｐｅｌｉｎｉｎｇ）と同様に、デマルチプｌレクサ
に対する２−ステップパイプ２イニングを備えている。

このパイプライキングを見込んで、レジスター１７６の
ビット位置１及び２の出力は信号ＬＤによって２−ビッ
トレジスター２１０内にクロックされ、それぞれ信号子
１及びζを生じ、そして次の２つのビット位置１′及び
２′の出力がそれぞれ信号α及びβを生ずる。

信号プロセスに応答して、１６−ピッドデータレジスタ
ー（第８ｂ図）がレジスター１７２から１５ビツトをロ
ードされ、これはレジスター１７６におけるバイト境界
「１」ビットによってレジスタ−１７２０ビツト位置α
乃至Ａ又はｂ乃至Ｂからレジスター２１２の対応するバ
イト位置内ヘロードされる前のバイトの最後の５ビツト
とカレントバイトに対する１０ビツト（８つの情報ビッ
ト及び２つの挿入されたゼロビットまで）を含んでいる
。また、信号プロセスに応答して、ＣＲＣ回路２０６は
ＣＲＣ記憶レジスター２１４からのチャンネルに対する
記憶されたＣＲＣリマインダーをロードされそして信号
プリセットを生じてダウンカウンタ−２１６を８のカウ
ントにプリセットする。

マルチプレクサに対して説明した方式と類似の方式で、
３０ＭＨｚ発振器２１８及びゲート２２０と２２２は信
号り力の連続パルス間に、ライン２２４上に８のパルス
を生じ、同時にライン２２６上にデータレジスター２１
２に対する８乃至１０のシフトパルスを生ずるように配
置される。信号・、（−及びζによって、ゲート２２８
．２３０及び２３２はレジスター２１２のビット位置α
乃至ｅはｂ乃至ｌにおける５つの連続的なｒｌＪのシー
ケンスを検出する。挿入された「φ」ビットによって続
けられなければならないこのようなシーケンスの検出の
際、「１」が出力γ及びδを有・している挿入されたビ
ットレジスター２３４内にシフトされ、そしてゲート２
２２がライン２２６上のシフト信号の１パルスに対して
抑止される。ライン２２４上のパルスはＣＲＣ回路２０
６及び８−ビットデータレジスター２３６のシフトクロ
ック入力へ供給され、その直列データ入力はゲート２３
８．２４０及び２４２を経て、信号ε及びζなよって、
レジスター２１２のビット位置１又は２からの情報ビッ
トを供給される。

このようにして、バイトの８ビツトがデータレジスター
２３６内にシフトされ、そしてＣＲＣ回路２０６におけ
るＣＲＣリマインダーが従って更新される。上述の如く
生じた次に続く調整信号に応答して、ＣＲＣ記憶レジス
ター２１４がＣＲＣ回路２０６から更新され、データレ
ジスター２４４がレジスター２３６からのバイトをロー
ドされ、そしてバイトナンバーレジスター（図示せず）
が増分され、従ってこのバイトはＤＭＡによってプロセ
ッサのバックアメモリ内に正しくロードされる。更に、
調整信号は下記の表に従って次のバイトの境界を示すた
めレジスター１７６に「１」ビットをセットする。

ナンバー　ｒ　δ　α　β　トセット ０００１０　９’ ０　０　ｏ　ＯＩ　Ａ’ １　１　０　１　０　Ａ’ １１００１　Ｂ’ ２１’ｌｌ’ＯＢ’ ２１１０Ｉ　Ｃ’ デマルチプレクサのオペレーションのリマインーは上記
の説明から及びマルチプレクサのオペレーションとの類
似性が明らかであろう。デコーダ２００によって生じた
クロージングフラグはこの場合には使用されない；しか
し乍ら、それは診断目的のために使用されることができ
る。

上述のマルチプレクサ及びデマルチプレクサは各々２つ
の集積回路として形成されることができ、１方は比較的
高いクロック周波数３０３ｆＢｚでオペレートされるこ
れ等の部分に対するＴＴＬ回路を使用し、そして他方は
低いクロック周波数４、ｏ９ｓＭＨｚでオペレートする
装置の大部分に対してＡｆＯ５技法を使用している。マ
ルチレクサ及びデマルチプレクサの同等の部分はたぶん
集積回路デバイス内に結合されることができ、この場合
には、３０ＭＥｚ発振器の如き、いくらかの構成部品は
一般的にマルチプレクサ及びデマルチプレクサに設けら
れることができる。

マルチプレクサ及びデマルプレクサの特定の形式を詳細
に説明したが、本発明はそれに限定されるものではなく
、多くの変更、変化及び適応が特許請求の範囲に規定さ
れた如く本発明の範囲から逸脱することなく行なうこと
ができると理解されるべきでおる。

【図面の簡単な説明】

第１図はＢＤＬＣフレームの公知の形式を例示している
； 第２α図及び第２ｂ図は本発明や実施例によるＨＤＬＣ
マルチプレクサの２つの適用を例示している； 第３α図はマルチプレクサの情報及びバイト−境界レジ
スターを概略的に例示している；第３ト図はマルチプレ
クサのプロセッサインターフ壬−ス回路を概略的に例示
している；ｇａｃ図はマルチプレクサのゼロビット挿入
及びＣＲＣ回路を概略的に例示している；第４図はマル
チプレクサのオペレーション中に生ずる信号を例示して
いるタイミングダイアプラムである； 第５図はマルチプレクサによってアクセスするためのプ
ロセッサのバッファメモリを概略的に例示している； 第６ａ図乃至第６ｆ図はマルチプレクサのオペレイティ
ンクシ−ケンスを例示しているフローチャートを示して
いる； 第１図、第２α図及び第２ｂ図と同じシート上に表わさ
れている第７図はＨＤＬＣデマルチプレクサの適用を例
示している。； 第８α図及び第８ｂ図はレジスター及びデマルチプレク
サの１部の回路を概略的に例示している。 ３０・・・・・・・・・・・・・・・マルチプレクサ３
８・・・・・・・・・・・・・・・パケットデータノー
ド４０・・・・・・・・・・・・・・・直列データ伝送
リンク５０・・・・・・・・・・・・・・・シフトレジ
スター（情報レジスターン ５４・・・・・・・・・・・・・・・同期（及びリカパ
リイ）回路８８・・・・・・・・・・・・・・・チャン
ネル　ステータス　レジスター ９２・・・・・・・・・・・・・・・割込みレジスター
１２０．１７６・・・バイト境界レジスター特許出願人
　ノーザン・テレコム・リミテッド第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、各７Ｌ／−ムが少くともオープニングフラグバイト
   と伝送されるべきそれぞれのチャンネルのメツセージの
   バイトを含む複数のメツセージバイトとを含んでおシ、
   該フラグバイトが一連の所足ナンバーの連続的な１ビツ
   トを含み、該メツセージバイトのピットがゼロピット挿
   入を受けｔこれによって該メツセージ内の該フラグバイ
   トの発生が避けられる、ピットオリエンテッドプロトコ
   ルフレームを用いて時分割多重化された直列ピットスト
   リームに複数のチャンネルがらメツセージを伝送するた
   めの装置において： 第１のメモリ手段及び第２のメモリ手段（５０゜１２０
   ）と； 該直列ピットストリームを該第１のメモリ手段（５０）
   から得るための手段（５２）と；伝送されるべきチャン
   ネルのメツセージに応答して該第１のメモリ手段（５０
   ）にフラグバイト（１０）を記憶し、且つ該フラグバイ
   トの該第１のメモリ手段における相対的位置の指示を該
   第２のメモリ手段（１２０）に記憶するための手段（５
   ６，５８，６０，７４，８６，８８）と；該直列ピット
   ストリームが該第１のメモリ手段から得られるとき該第
   ２のメモリ手段に記憶された該指示に応答して〜 伝送されるべきメツセージバイトを提供し；該ゼロピッ
   ト挿入を行ないｉ 任意の挿入されたゼロピットを有するバイトを該第１の
   メモリ手段に記憶する； 挿入式れたゼロピットのナンバーによって該第２のメモ
   リ手段に記憶された該指示を更新する；ための手段（１
   ４０乃至１５８） とを具備することを特徴とする装置。 ２、　谷チャンネルに対しＯＲＯ（巡回冗長検査）を記
   憶するための第３のメモリ手段（１３８）と伝送される
   メツセージの各バイトによって該ＯＲＣデータを更新す
   るための０ＲＯｕ路（＋２２）とを含んでおり、伝信さ
   れるべきチャンネルのメツセージに応答する該手段（８
   ８）が該第６のメモリ手段における該チャンネルに対し
   て該ＯＲＣデータをリセットするための手段を含みｔ該
   第２のメモリ手段に記憶された該指示に応答する該手段
   （１４０乃至１５８）が該第５のメモリ手段からの該Ｏ
   ＲＣデータを該ＯＲ０回路内にロードし、伝送されるべ
   き該メツセージ／ぐイトによって該ＣＲＯ回路における
   該ＯＲＣデータを更新し１該更新されたＯＲＣデータを
   該第５のメモリ手段に記憶し、伝送されるべき該メツセ
   ージのバイトに続く該直列ピットストリームに該ＯＲＣ
   データを伝送するための手段を具備している特許請求の
   範囲第１項記載の装置つ ＆　該第５のメそり手段（＋５８）が循環桁送シレジス
   ターを具備している特許請求の範囲第２項記載の装置。 ４、　該ＯＲＣデータに続く該直列ピットストリームに
   おける伝送のための該第１のメモリ手段（５０）にフラ
   グバイト（１０）を記憶するための手段（８６％Ｂ’８
   ，１０８）を含んでいる特許請求の範囲第２項又は第３
   項記載の装置。 ５、該第１のメモリ手段において１該第１のメモリ手段
   （５０）から得られる出て行く直列ピットストリームと
   同じフォーマットを有している入って来る直列ピットス
   トリームを記憶するための手段（６６）を含んでおり、
   該入って来る直列ピットストリームがアイドルである各
   チャンネルに対して一連のすべて１ビツトを具備してお
   シルチャンネルに関して該第１のメモリ手段にフラグバ
   イトを記憶するための手段（５６％　５８％　６０％７
   ４％８６％８８）がチャンネルがアイドルであるとき該
   チャンネルに関してのみ該フラグバイトを記憶するため
   に該第１のメモリ手段における該ピットに応答する特許
   請求の範囲第１項乃至第４項のいづれか１つの項に記載
   の装＠。 ＆　伝送されるべき各メツセージバイトを提供するため
   の該手段（１４０乃至１５８）が伝送されるべきメツセ
   ージバイトを記憶するためのバッファメモリ（６６）と
   １伝送されるべきメツセージのバイトのナンバーのカウ
   ントを各チャンネルに対して記憶するための第４図のメ
   モリ手段′５（９４）と、該第２のメモリ手段（１２０
   ）に記憶された該指示に応答して該カウントによってア
   ドレスにおいて該バッファメモリからのメツセージバイ
   トを読出し、且つ該カウントをデクレメントするための
   手段（１２４乃至１６４）と１該カウントが該メツセー
   ジのすべてのバイトの読出しを指示するゼロにデクレメ
   ントされた時を検出するための手段（＋ｏａｓｌ１４）
   とを具備する特許請求の範囲第１項乃至第５項のいづれ
   か１つの項に記載の装置。 Ｚ　該第４のメモリ手段（９４）が循環術送りレジスタ
   ーを具備する特許請求の範囲第６項記載の装置。 ａ　該直列ピットストリームが対に時分割多重化された
   複数のチャンネルのピットを有する第１のメモリ手段か
   ら得られる特許請求の範囲第１項乃至第７項のいづれか
   １つの項に記載の装置つ２　該第１のメキリ手段及び該
   第２のメモリ手段（５０，１２０）がシフトレジスター
   を含みｔ該直列ピットストリームを該第１のメモリ手段
   から°得るための手段が該ピットストリームのピットレ
   ートで該第１のメモリ手段及び該第２のメモリ手段にお
   けるデータをシフトするための手段（５４）を具備して
   おシ、該直列ピットストリームが該第１のメモリ手段の
   直列出力（５０）から得られる特許請求の範囲第１項乃
   至第８項のいづれか１つの項ｒｃ記載の装置。 １α　該直列ピットストリームに２５６時分割多重化さ
   れたチャンネルがある特許請求の範囲第１項乃至第９項
   のいづれか１つの項に記載の装置。 １１、該ゼロピット挿入を行ないｔ且つ該第１のメモリ
   手段（８０）に該バイトを記憶するための手段が： 第５のメモリ手段（＋４０）と； 該直列ピットストリームのビットレートよりも某質的に
   高いレートで該第５のメモリ手段に順次に任意の挿入さ
   れたゼロピット１ビツトによシー伝送されるべきメツセ
   ージバイトをつく＃）％且つ挿入されたゼロピットのナ
   ンバーをカウントする（　１５８）ための手段（１４４
   乃至１５６）と；挿入されたゼロピットのナンバーのカ
   ウント依存している位置において該第１のメモリ手段に
   該第５のメモリ手段において生じたメツセージバイトを
   記憶するための手段と を具備している特許請求の範囲第１項乃至第１０項のい
   づれか１つの項に記載の装置Ｍ、。 １２、該第５の記憶手段（１４０）がシフトレジスター
   を具備する特許請求の範囲第１１項記載の装置。 １五　各フレームが少くともオープニングフラグバイト
   と１該オープニングフラグバイトに続く初期アドレスを
   含む複数のメツセージバイトを具備し１該フラグバイト
   が一連の所定数の連続的な１ビツトを具備しておシ％該
   メツセージバイトのピットが挿入されたゼロピットを含
   んでいて）これによって該メツセージ内の該フラグバイ
   トの発生が避けられる、ピントオリエンテッドプロトコ
   ルフレームを用いて時分割多重化され７ｃ直列ピットス
   トリームから複数のチャンネルのためのメツセージを受
   取るための装置において： 第１のメモリ手段及び第２のメモリ手段（１７２，１７
   ６）と； 該第１のメモリ手段（１７２）に該直列ピットストリー
   ムを記憶するための手段（１７４）と；該第１のメモリ
   手段の内容に応答して、該チャンネルの次に続くアドレ
   スにおける所定のアドレスコードトー緒にチャンネルの
   オープニングフラグバイトを検出し、且つそのような検
   出に応答して該フラグバイトの該第１のメモリ手段にお
   ける相対的位置の指示を該第２のメモリ手段（１７６）
   に記憶するための手段（１７８乃至１９２）と；該直列
   ピットストリームが該第１のメモリ手段に記憶されると
   き該第２のメモリ手段に記憶された該指示に応答して、 任意の挿入されたゼロピットを有するメツセージバイト
   を該第１のメモリ手段から得る；受取ったメツセージバ
   イトを生ずるため任意の挿入されたゼロバイトを該メツ
   セージバイトから除去する； 除去されたゼロピットのナンバーによって該第２のメモ
   リ手段に記憶された該指示を更新する；ための手段（２
   １０，２１２，２１６乃至２５４）と１ を具備することを特徴とする装置。 １４、各チャンネルに対し０ＲＯ（巡回冗長検査）を記
   憶するための第５のメモリ手段（２１すとチャンネルの
   各受取ったメツセージｔ＜イトによって該ＯＲＯデータ
   を更新するためのＯＲ，０回路（２０６）とを含んでお
   シ、該所定のアドレスコードと一緒にチャンネルのオー
   プニングフラグノ９イトを検出するための手段（１７８
   乃至１９２）が該第６のメモリ手段に該チャンネルに対
   する該ＣＲＯデータをリセットするための手段を共生％
   し〜該第２のメモリ手段（１７６）に記憶された該指示
   に応答する手段（２１０、？１２．２１６乃至２５４）
   が該第５のメモリ手段から該ＣＲＧ回路内に’Ｂ　ａ　
   ＲＯデータをロードし、該チャンネルの各受取ったメツ
   セージ／９イトによって該ＯＲ０回路における該ＯＲＯ
   データを更新し、且つ該第６のメモル手段における該更
   新された○ＲＯデータを記憶するための手段を具備する
   特許請求の範囲第１５項記載の装置ｃｉ、 １５、該第５の記憶手段（２１，４，）−７１循環桁送
   シレジスターを具備する特許請求の範囲第１６項記載の
   装置、 １６、受取ったメツセージツクイトを記憶するためのバ
   ッファメモリと：受取られたメツセージのナンバーのカ
   ウントを各チャンネルｅこ対してｉ己憶するための第４
   のメモリ手段と、該第２のメモ１ノ手段（１７６）に記
   憶された該指示に応答して該カウントに依存するアドレ
   スで該／９ツファメモリに各受取ったメツセージ／９イ
   トを記憶し、且つ該カウントを増分するための手段とを
   含んでいる特許請求の範囲第１５項乃至第１５項のいづ
   れ力鳥１りの項に記載の装置。 １ｚ　該第４のメモリ手段が循環桁送シレジスターを具
   備している特許請求の範囲第１６項記載の装置、 １ａ　該指示が該第２のメモリ手段に記憶された該７！
   示を＃！シ、且つ・ぐツファーメモリ〃・ら受取つたメ
   ツセージバイトの読出しを示唆する信号を生ずるための
   該第２のメモリ手１ｉ（１７６）に記憶されている間に
   該第１のメモリ手段（１７２）におけるチャンネルのフ
   ラグバイトに応答する手段（＋８６％１９０．１９４及
   び２０４）を含んでいる特許請求の範囲第１６項又は第
   １７項記載の装置。 １９、該直列ピットストリームが対の時分割多重化され
   た複数のチャンネルのピットで該第１のメモリ手段に記
   憶される特許請求の範囲第１５項乃至第１８項記載のい
   づれか１つの項に記載の装置。 ２ａ　該第１のメモリ手段及び該第２のメモリ手段（１
   ７２，１７６）がシフトレジスターを具備し、該直列ピ
   ットストリームを該第１のメモリ手段に記憶するための
   手段（１７４）が該直列ピットストリームのピットレー
   トで該第１のメモリ手段及び該第２のメモリ手段にデー
   タをシフトするための手段を具備し、該直列ピットスト
   リームが該第１のメモリ手段の直列入力に供給される特
   許請求の範囲第１５項乃至第１９項のいづれか１つの項
   に記載の装置、 ２１、該直列ピットストリームに２５６時分割多重化さ
   れたチャンネルがある特許請求の範囲第１３項乃至第２
   ０項のいづれか１つの項に記載の装＠。 ２２、任意の挿入されたゼロピットを該メツセージバイ
   トから除くための手段が； 、第５のメモリ手段（２１２）と； 該第２のメモリ手段（１７６）に記憶された該指示に応
   答して該第１のメモリ手段（１７２）からの情報を該第
   ５のメモリ手段に記憶するための手段（２１０）と；但
   し該情報は任意の挿入されたゼトビットを有するメツセ
   ージバイトを含んでいる１ 第５のメモリ手段において該情報内の挿入されたゼロピ
   ットを検出するための手段（２２８乃至２５２）と； 検出手段に応答して１該第５のメモリ手段から除かれた
   任意の挿入されたゼロピットを該受取りたメツセージバ
   イトに供給するための手段（２２２，２５８又は２４２
   ） とを具備する特許請求の範囲第１３項乃至第２１項のい
   づれか１つの項に記載の装置、 ２５、該第５のメモリ手段（２１２）がシフトレジスタ
   ーを具備している特許請求の範囲第２２項記載の装置つ