JP3730379B2 - 通信回線データを端末へ出力する装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は通信回線と端末とを接続する回路に関し、詳しくはＳＤＨリングシステム等の通信システムにおいてポイント-to-マルチポイント接続を行う際に通信回線と端末とを接続する回路に関する。
【従来の技術】
【０００３】
図１９は、ＳＤＨリングシステムの一例を示す。図１９のＳＤＨリングシステムは、通信回線（ＳＤＨリング）５００、複数のＬＳＩ５０１、ＬＳＩ５０１を介して通信回線５００に接続される複数の端末５０２を含む。ＬＳＩ５０１は、通信回線５００上に転送されるデータを取り込んで、端末５０２にデータを出力する。端末５０２は、例えばＰＢＸやＩＳＤＮ−ＴＤ等の装置であり、電話機やＴＶ装置等を接続することが出来る。
【０００４】
ポイント-to-マルチポイント接続を実現する最も簡単な構成は、各端末５０２の通信ボーレートを固定にしてしまうことである。なるべく多くの端末５０２と同時通信するためには、端末フォーマットにより規定される端末のチャネル数と同数のチャネルを通信回線５００側に設ける必要がある。
【０００５】
具体的には、フレームパルスＸＨＦ０／１によって通信データの各フレームの開始タイミングを指定し、ＨＷ（high way：通信回線）クロックＨＷＣ０／１によって各フレーム内で転送される複数のタイムスロットの同期を取る。各タイムスロットは８ビットからなるデータであり、例えば３２個のタイムスロットで１フレームを構成する。また１フレーム内で、１つ或いは複数のタイムスロットが纏まって一つのチャネルを形成する。従って、通信ボーレートが固定であり８個のチャネルが存在する場合、各チャネルは４個のタイムスロットから構成される。このチャネルはパスと呼ばれ、各パスは各端末との通信に用いられる。１フレーム内でのパスの順番は、例えば、パス１、パス７、パス３、パス５、・・・のように自由に配置可能である。
【０００６】
通信回線５００側の各パスの開始タイミングは、フレームパルスＸＨＦ０／１から数えたＨＷクロックＨＷＣ０／１パルスの数を用いてオフセット値として示される。このオフセット値は、各ＬＳＩ５０１内のレジスタに格納される。従って、固定の通信ボーレートの場合には、オフセット値が示すタイミングから所定数のタイムスロットを読み込めんで端末へ出力すればよい。即ち、通信ボーレートが４個のタイムスロットで固定の場合、例えばパス１が来た場合には端末出力のアドレス０から３に書き込み、例えばパス３が来た場合には端末出力のアドレス８から１１に書き込むといった処理を行えば、各パスを順番に端末５０２に出力することが可能である。この場合のＬＳＩ５０１は、単純な構成で実現することが出来る。
【発明が解決しようとする課題】
【０００７】
しかしながら通信ボーレートが異なる場合には、各パスのタイムスロット数が可変であるために、上述のような単純な処理で、通信回線５００側に自由な順番で配置されたパスを端末５０２に順番どおりに出力することは困難である。各パスの通信データレート（タイムスロット数）はＬＳＩ５０１内のレジスタに格納されているので、この通信データレートを各パスに対してデコードして、各パスの通信データレートを求め、これに基づいて端末出力における各パスの書き込み位置を制御することは可能である。しかしながら、このような処理には複雑な回路構成が必要となり、ＬＳＩ５０１の回路規模を増大させる結果となる。
【０００８】
従って本発明は、通信ボーレートを設定可能なポイント-to-マルチポイント接続に於て、通信回線側に自由な順番で配置されたパスのデータを、単純な処理で端末側に順番に出力する小規模の回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の発明に於ては、通信回線上に自由な順番で配置されたパスを並べ替えて端末側に出力する装置は、あるパスの第１番目のデータに対応してパス番号をカウント値として読み込み、第２番目以降のデータに対応して該カウント値をカウントアップするカウンタと、該カウント値が指定する位置に該パスの実データを保持する格納部を含み、該格納部に格納される実データを該端末側に出力することを特徴とする。
【００１０】
上記発明に於ては、パスの実データを書き込むアドレスをカウンタによって制御することで、パスｎの実データが端末側出力のｎ番目のタイムスロットから出力されるように、端末側出力を生成することが出来る。したがって、パス番号に基づいた単純な処理と単純な回路とによって、通信回線データを端末側データに並べ替えることが出来る。
【００１１】
請求項２の発明に於ては、請求項１記載の装置に於て、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路は初期状態に於て全ての位置にゼロを保持することを特徴とする。
【００１２】
上記発明に於ては、端末側に出力される実データに合わせてデータイネーブル回路に１を設定するので、端末側に出力される実データの各タイムスロットの有効／無効を示すデータを容易に生成することが出来る。
【００１３】
請求項３の発明に於ては、請求項１記載の装置に於て、前記パスに割り当てられる制御情報を受け取り、前記端末側に出力される前記実データに同期させて、該制御情報を該端末側に出力する制御情報割り当て回路を更に含むことを特徴とする。
【００１４】
上記発明に於ては、パスに含まれるエラー情報等の制御情報を実データに同期させて端末側に出力することが出来る。
【００１５】
請求項４の発明に於ては、請求項１記載の装置に於て、前記実データを１フレーム期間保持するフレームバッファを更に含むことを特徴とする。
【００１６】
上記発明に於ては、フレームバッファに１フレーム分の実データを格納することが出来る。
【００１７】
請求項５の発明に於ては、通信回線上に自由な順番で配置されたパスを受け取り該パスのパス番号に対応する端末側の出力データ位置に該パスの実データを出力すると共に、該パスにマルチフレームの形式で含まれるシグナリング多重情報を該端末側に出力する装置は、該マルチフレームの同期を検出してパス毎にライト信号を生成するライト信号生成回路と、該パス番号に応じて該マルチフレームの各フレームに含まれる所定個数のシグナリング信号をローテートシフトするローテートシフタと、該パス番号に応じて該ライト信号から少なくとも一つを選択するライト信号制御回路と、該ライト信号制御回路が選択したライト信号によって指定される位置に該ローテートシフタからの出力を格納する格納部を含むことを特徴とする。
【００１８】
上記発明に於ては、シグナリング多重モードでシグナリング信号がマルチフレーム形式で転送される場合に、端末側に出力される各パスの実データの位置に合わせて、シグナリング信号を端末出力側に出力することが出来る。
【００１９】
請求項６の発明に於ては、請求項５記載の装置に於て、前記ローテートシフタは、｛（前記パス番号−１）％前記所定個数｝ビットだけ前記所定個数のシグナリング信号をローテトシフトすることを特徴とする。
【００２０】
上記発明に於ては、ローテトシフタで｛（パス番号−１）％（１フレームあたりのシグナリング信号の個数）｝ビットだけシグナリング信号をローテートシフトすることで、シグナリング信号を格納部の適切な位置に対応させることが出来る。
【００２１】
請求項７の発明に於ては、請求項５記載の装置に於て、前記ライト信号制御回路は前段の出力を後段の入力の一つとするように接続された複数のセレクタを含み、該セレクタの各々は、｛（対応するパス番号−１）／前記所定個数＋２｝入力のセレクタであることを特徴とする。
【００２２】
上記発明に於ては、前段の出力を後段の入力の一つとするように接続された複数のセレクタによってライト信号を選択することで、シグナリング信号を格納部の適切な位置に格納させることが出来る。
【００２３】
請求項８の発明に於ては、請求項５記載の装置に於て、シグナリング通常モードとシグナリング多重モードの何れかを示すモード情報を前記パス毎に設定するレジスタと、該シグナリング多重モードに対応する前記シグナリング信号を第１の入力とし、該シグナリング通常モードに対応する該パスに含まれる付加情報中のシグナリング信号を第２の入力として、該レジスタに設定される該モード情報に基づいて、該第１の入力と該第２の入力の何れか一方を選択するセレクタを更に含むことを特徴とする。
【００２４】
上記発明に於ては、各パス毎にシグナリング多重モード或いはシグナリング通常モードの何れかを指定可能であるように構成することで、シグナリング多重モード及びシグナリング通常モードの混在を許すことが出来る。
【発明の実施の形態】
【００２５】
以下に、本発明の原理と実施例を添付の図面を用いて説明する。
【００２６】
図１は、本発明の原理によるパス割り当てを示す図である。
【００２７】
図１に示されるように本発明によれば、通信回線側パスｎは、そのパスｎの通信ボーレートに関わらずに、端末出力のｎ番目のタイムスロットから割り当てられる。これを可能にするために、通信回線側パスｎがｍタイムスロット分の実データからなる場合には、通信回線側パスｎ＋１からパスｎ＋ｍ−１までは使用しないようにする。このように通信回線側のパスを構成することで、ｍタイムスロットからなるパスｎが入力された場合には、端末出力のｎ番目のタイムスロットからｍタイムスロット分のデータを書き込めばよいので、単純な処理で、通信回線側の各パスのデータを端末側に順番に出力することが可能になる。
【００２８】
なお図１に於て、Ｆはエラー制御等を示す８ビットからなる付加情報であり、番号が付けられたタイムスロットが実データを示す。
【００２９】
図２（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部１０の構成図であり、図２（Ｂ）は、ＨＷタイミング制御部１０からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部２０の構成図である。
【００３０】
図２（Ａ）のＨＷタイミング制御部１０は、デコーダ１１、一致検出回路１２、エンコーダ１３、ＯＲ回路１４、ラッチ１５、セレクタ１６、ボーレートカウンタ１７、タイミング生成回路１８、及びＨＷタイムスロットカウンタ１９を含む。
【００３１】
ＨＷタイムスロットカウンタ１９は、フレームパルスＸＨＦ及びＨＷクロックＨＷＣを受け取り、フレームパルスＸＨＦを起点としてＨＷクロックＨＷＣのパルスをカウントする。カウンタ値は、デコーダ１１でデコードされ、読み出しアドレス信号ＷＡＤＲ３−０及び読み出しタイミング信号ＲＴＳＷ２ＥＳを生成する。これらの信号については後程説明する。なお図２（Ａ）及び（Ｂ）及びに於て、信号名の後につく”ｎ−０”は、当該信号がビット０からビットｎまでのｎ＋１ビットのパラレルデータであることを示す（例えば、ＷＡＤＲ３−０は４ビットのパラレルデータである）。また”ｎ−１”は、当該信号がビット１からビットｎまでのｎビットのパラレルデータであることを示す。この表記は以降に於ても用いる。
【００３２】
またＨＷタイムスロットカウンタ１９のカウント値（ＨＷＴＳＣ）は、一致検出回路１２によって、レジスタに格納されるオフセットｏｆｆｓｅｔと比較される。オフセットｏｆｆｓｅｔは、ＨＷクロックＨＷＣで計数した場合に、フレームパルスＸＨＦからの各パスの開始タイミングをオフセット値として示すデータであり、３０個のパス分だけ用意される。一致検出回路１２は、３０個のパス分について比較を行い、３０ビットのデータを出力する。この出力データは、カウント値があるパス番号のオフセットｏｆｆｓｅｔと一致する場合、そのパス番号に一致するビット位置が１となるデータである。即ち、この１となるビット位置が、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置から開始されるパスのパス番号を示すことになる。
【００３３】
一致検出回路１２からの出力データは、エンコーダ１３でエンコードされて、パスＩＤｐ−ｉｄとしてラッチ１５に格納される。ＯＲ回路１４は、一致検出回路１２からの出力データの全ビットのＯＲを取り、一つでもビットが１の場合に出力（ＲＡＴＥＬＯＡＤ）をＨＩＧＨにする。このＯＲ回路１４からの出力によって、ラッチ１５のラッチが行われる。即ちラッチ１５が格納するデータＲＰＡＴＨ４−０は、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置に存在するパスのパス番号を示すことになる。
【００３４】
パスＩＤｐ−ｉｄは、セレクタ１６に入力される。セレクタ１６は、レジスタに格納される３０個のパスの各々に対するデータレートｒａｔｅから、パスＩＤｐ−ｉｄに対応する一つを選択して、ボーレートカウンタ１７に供給する。ボーレートカウンタ１７は、パスＩＤｐ−ｉｄのデータレートを、ＯＲ回路１４からの出力のタイミングで取り込み、カウントダウンしてカウント値を出力する。タイミング生成回路１８は、このカウント値をデコードして、パスの開始タイミングでＨＩＧＨになるパス開始信号ＲＤＴＳＴ１と、このパスのデータスロット数と同数のパルスからなるスロットカウンタ信号ＲＤＴＳＴを出力する。
【００３５】
図２（Ａ）のＨＷタイミング制御部１０から出力される各信号は、図２（Ｂ）の実データＴＳＷ部２０に供給される。
【００３６】
実データＴＳＷ部２０は、ラッチ２１、ラッチ２２、ライトアドレスカウンタ２３、実データバッファ部２４、立ち下がり検出回路２５、データ・イネーブルバッファ部２６、ラッチ２７、セレクタ２８、及びＤ−ＦＦ２９−１及び２９−２を含む。
【００３７】
ラッチ２１は、１タイムスロットに対応する８ビットデータである入力通信データＨＷＲＤ７−０をラッチして、実データバッファ部２４に供給する。実データバッファ部２４は、例えばＲＡＭで構成されており、指定されたアドレスに入力通信データＨＷＲＤ７−０を格納する。このアドレスを制御することによって、図１に示される端末出力データを生成する。
【００３８】
このアドレスは、ライトアドレスカウンタ２３によって生成される。ライトアドレスカウンタ２３は、パス開始信号ＲＤＴＳＴ１でパス番号ＲＰＡＴＨ４−０を読み込み、スロットカウンタ信号ＲＤＴＳＴでカウントアップする。実際にはパス番号から１を減算し、これを初期値としてスロットカウンタ信号ＲＤＴＳＴでカウントアップする。これは、実データバッファ部２４のアドレスが１からではなく０から始まるために、（パス番号−１）がパスの書き込み開始アドレスになるからである。ライトアドレスカウンタ２３は、カウント値を書き込みアドレスｔｓｗａ４−０として、実データバッファ部２４に供給する。またラッチ２２によって遅延されたスロットカウンタ信号ＲＤＴＳＴが、ライトイネーブル信号ｗｅｎとして、実データバッファ部２４に供給される。
【００３９】
これによって、通信回線側のパスｎのｍ個のタイムスロットを、実データバッファ部２４のアドレスｎ−１からアドレスｎ−１＋ｍ−１までに書き込むことが出来る。
【００４０】
図３は、以上説明された、ＨＷタイミング制御部１０及び実データＴＳＷ部２０の動作を示すタイミング図である。図３に於て、信号ＲＡＴＥＣＮＴは、図２（Ａ）のボーレートカウンタ１７のカウンタ値を示し、それ以外の信号は上記説明のとおりである。
【００４１】
以上で、図１に示される本発明の原理に従って、通信回線側の各パスを順番に端末側に出力するための端末出力データが生成されたことになる。図２（Ｂ）の上記説明以外の構成要素は、具体的なシステム構成で必要になる回路部分であり、以下にそれらについて説明する。
【００４２】
実データバッファ部２４に格納された端末出力データは、読み出しアドレス信号ＷＡＤＲ３−０によって２タイムスロット分ずつ読み出されて、Ｄ−ＦＦ２９−２に格納される。Ｄ−ＦＦ２９−２のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。Ｄ−ＦＦ２９ー２の出力は、端末出力データＲｄａｔａである。
【００４３】
データ・イネーブルバッファ部２６は、端末出力データの有効／無効を示すためのレジスタである。端末出力データに於ては、全てのビットにデータが書き込まれるわけではなく、無効なデータを含むビットも存在する。この有効／無効ビットの位置を示すために、データ・イネーブルバッファ部２６は、実データが書き込まれたアドレス（タイムスロット位置）に対応するビットを１にして、それ以外のビットを０にする。これは、ライトアドレスカウンタ２３からの書き込みアドレスｔｓｗａ４−０とラッチ２２からのライトイネーブル信号ｗｅｎとをデータ・イネーブルバッファ部２６に供給して、書き込みアドレスｔｓｗａ４−０に”１”を書き込むことで可能になる。なおデータ・イネーブルバッファ部２６には初期状態で、全ビット０が格納されているとする。
【００４４】
データ・イネーブルバッファ部２６を初期状態で全ビット０とするために、立ち下がり検出回路２５は、読み出しタイミング信号ＲＴＳＷ２ＥＳの立ち下がりを検出して、このタイミングでデータ・イネーブルバッファ部２６をクリアするクリア信号ｃｌｅａｒを出力する。即ち、データが読み出された直後に、データ・イネーブルバッファ部２６をクリアする。ラッチ２７は、読み出しアドレス信号ＷＡＤＲ３−０を所定時間遅延する。所定時間遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ２８が、データ・イネーブルバッファ部２６の３２ビットの出力から、実データバッファ部２４の出力データに対応する２タイムスロット分のデータを選択する。選択されたデータは、Ｄ−ＦＦ２９−１に読み込まれる。Ｄ−ＦＦ２９−１の出力は、端末出力データＲｄａｔａの各ビットの有効／無効を示すデータイネーブル信号Ｄｅｎである。
【００４５】
図４は、データ・イネーブルバッファ部２６周辺の動作を説明するタイミング図である。図４に示されるように、データが読み出された直後に、クリア信号ｃｌｅａｒによってデータ・イネーブルバッファ部２６がクリアされる。
【００４６】
図５は、本発明の原理によるＨＷタイミング制御部１０及び実データＴＳＷ部２０を用いたＬＳＩ５０１（図１９）の受信側回路の実施例を示すブロック図である。
【００４７】
図５の受信側回路は、ＨＷタイミング制御部１０及び実データＴＳＷ部２０に加えて、シリアル・パラレル変換部３０、付加ＴＳ分離・エラー検出部３１、シグナリング分解部３２、制御／エラーＴＳＷ部３３、シグナリングＴＳＷ部３４、レジスタ部３５、デコーダ３６、受信ＥＳ部３７、有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、マスク部４２乃至４４、及び回線側タイミング制御部４５を含む。
【００４８】
シリアル・パラレル変換部３０は、通信回線側から入力される４ビットデータを８ビットデータ（ＨＷＲＤ７−０）に変換する。付加ＴＳ分離・エラー検出部３１は、各パスの付加情報タイムスロットを分離すると共に、エラーの検出／保護を行う。この処理は各パス毎に行われる。シグナリング分解部３２は、シグナリング多重モード時のシグナリング・データの分離／保持を行う。制御／エラーＴＳＷ部３３は、エラー情報（付加情報）を端末側タイムスロットに並べ替える。シグナリングＴＳＷ部３４は、シグナリング・データを端末側タイムスロットに並べ替える。レジスタ部３５は、各パスのオフセットｏｆｆｓｅｔ、通信データレートｒａｔｅ、及びｓｉｇｍｏｄ情報を保持する。デコーダ３６は、各パスの通信データレートｒａｔｅをデコードして、各パスに対するアクティブ信号ＰＡＣＴ３０−１（３０ビット）を生成する。あるパスの通信データレートｒａｔｅがゼロの場合、このパスに対するアクティブ信号ＰＡＣＴは０である。またあるパスの通信データレートｒａｔｅがゼロでない場合、このパスに対するアクティブ信号ＰＡＣＴは１である。
【００４９】
受信ＥＳ部３７は、通信回線側（ＨＷ側）タイミング（ＨＷＣ）と回線側（端末側）タイミング（ＰＣＬＫ）が非同期であるため、ＥＳ（elastic buffer）によってＨＷデータをＰＣＬＫに同期させる。ＨＷ側とＰＣＬＫ側とが同期している場合には、単なる１フレームバッファでよい。受信ＥＳ部３７は、デュアルポートＲＡＭ等で構成することが出来る。
【００５０】
有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、及びマスク部４２乃至４４は、Ｐ／Ｓ変換部を形成し、ここで受信ＥＳ部３７の出力を保持して、実データ８ビットに関してはシリアル変換して出力する。また、図２（Ｂ）のデータ・イネーブルバッファ部２６からデータを受け取る有効ビット部３８の有効ビットがゼロの場合には、未使用タイムスロットと判断して、マスク部４２乃至４４に於て端末出力のマスク処理を行う。回線側タイミング制御部４５は、回線出力（端末出力）のための受信ＥＳリードタイミング信号を生成する。
【００５１】
以下に於て、図５の受信側回路の各要素のうちで、本発明に関わる部分について詳細に説明する。
【００５２】
図６は、制御／エラーＴＳＷ部３３及びシグナリングＴＳＷ部３４の構成を纏めて示す構成図である。
【００５３】
図６の構成は、図１に於てＦとして示される制御／エラー情報（付加情報）が各パスから分離された後に、各パスの制御／エラー情報を端末出力データに合わせて端末出力タイムスロットに割り当てる処理を行う。また更に、通常モードで付加情報Ｆに含まれるシグナリング情報に関しても、端末出力データに合わせて端末出力タイムスロットに割り当てる処理を行う。
【００５４】
シグナリング信号は、例えば電話であれば話中であることを示す信号であり、一般に通信可能であるか否かを示す信号である。シグナリング信号を転送するモードには、通常モードと多重モードとがあり、通常モードに於ては、１ビットのシグナリング信号が付加情報Ｆに含まれる。多重モードに於ては、一つのパスに複数の端末を多重して設けた場合（例えば一つの端末に複数の電話機を接続した場合）に、１ビットのシグナリング信号では複数の端末に関する情報を表現できないので、シグナリング用のタイムスロットを実データの前に付加して転送することが行われる。この多重シグナリングに関しては、後程詳細に説明する。図６に於ては、供給されるシグナリング多重信号ＳＩＧＡ３０−１は、端末出力データのタイムスロットに既に割り当てられているとする。
【００５５】
図６の構成は、回線ＴＳ割り当て部５０乃至５２、セレクタ５３、ラッチ５４、セレクタ５５及び５６、及びＤ−ＦＦ５７及び５８を含む。回線ＴＳ割り当て部５０は、図５の付加ＴＳ分離・エラー検出部３１から制御／エラー信号を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいて制御／エラー信号を端末出力タイムスロットに割り当てる。回線ＴＳ割り当て部５１は、図５の付加ＴＳ分離エラー検出部３１から通常モードの場合のシグナリング信号ＲＳＴ３０−１を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいてシグナリング信号ＲＳＴ３０−１を端末出力タイムスロットに割り当てる。回線ＴＳ割り当て部５２は、図５のレジスタ３５からシグナリングモードを示すＳＩＧＭＯＤ３０−１を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいてシグナリングモード信号ＳＩＧＭＯＤ３０−１を端末出力タイムスロットに割り当てる。
【００５６】
ラッチ５４は、図５のＨＷタイミング制御部１０からの読み出しアドレス信号ＷＡＤＲ３−０を遅延させる。遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ５５が、回線ＴＳ割り当て部５０から２タイムスロットずつ制御／エラー情報を読み出す。読み出された制御／エラー情報は、Ｄ−ＦＦ５７に格納される。Ｄ−ＦＦ５７のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。
【００５７】
セレクタ５３は、回線ＴＳ割り当て部５２から端末出力タイムスロットに割り当てられたシグナリングモード信号ＳＩＧＭＯＤ３０−１を受け取り、シグナリングモードが多重モードの場合にはシングナリング多重信号ＳＩＧＡ３０−１を選択し、通常モードの場合には回線ＴＳ割り当て部５１の出力であるシグナリング信号ＲＳＴ３０−１を選択する。セレクタ５３が選択したシングナリング多重信号ＳＩＧＡ３０−１或いは通常モードのシグナリング信号ＲＳＴ３０−１は、遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ５６によって２タイムスロットずつ読み出される。読み出されたシグナリング信号は、Ｄ−ＦＦ５８に格納される。ここで、Ｄ−ＦＦ５８のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。またＤ−ＦＦ５７及び５８の出力は、図５の受信ＥＳ部３７に供給される。
【００５８】
図７は、回線ＴＳ割り当て部５０、５１、或いは５２の回路構成を示す回路図である。
【００５９】
図７の回線ＴＳ割り当て部は、セレクタ６０−１乃至６０−３０を含み、セレクタ６０−１乃至６０−３０は直列に接続されたチェーン構造となっている。セレクタ６０−１乃至６０−３０のｎ番目のセレクタ６０−ｎは、アクティブ信号ＰＡＣＴ３０−１のｎ番目のタイムスロットに対応するアクティブ信号ＰＡＣＴｎを受け取ると共に、信号Ｃｎを受け取る。ここで信号Ｃｎは、制御／エラー情報のｎ番目のビット、シグナリング信号ＲＳＴ３０−１のｎ番目のビット、或いはシグナリングモード信号ＳＩＧＭＯＤ３０−１のｎ番目のビットのいずれかである。例えば、回線ＴＳ割り当て部５１の場合には、信号Ｃ１乃至Ｃ３０は、シグナリング信号ＲＳＴ３０−１である。
【００６０】
セレクタ６０−１は、更に信号”０”を受け取る。セレクタ６０−１は、アクティブ信号ＰＡＣＴ１が１である場合に信号Ｃ１を選択し、アクティブ信号ＰＡＣＴ１が０である場合に信号”０”を選択する。他のセレクタ６０−２乃至６０−３０は、前段のセレクタの出力を受け取る。セレクタ６０−ｎは、アクティブ信号ＰＡＣＴｎが１であるならば信号Ｃｎを選択し、アクティブ信号ＰＡＣＴｎが０であるならば前段のセレクタの出力を選択する。ここで前述のように、あるパスの通信データレートｒａｔｅがゼロの場合、このパスに対するアクティブ信号ＰＡＣＴは０である。またあるパスの通信データレートｒａｔｅがゼロでない場合、このパスに対するアクティブ信号ＰＡＣＴは１である。
【００６１】
図８は、図７の回線ＴＳ割り当て部の出力結果の一例を示す図である。
【００６２】
図８の例に於ては、パス１が通信データレートｒａｔｅが４、パス５が通信データレートｒａｔｅが１０、パス１５が通信データレートｒａｔｅが８、パス２８が通信データレートｒａｔｅが３であり、その他のパスの通信データレートは０である。図８に示されるように、通信データレートが０でない例えば５番目のタイムスロットには対応する信号Ｃ５が出力され、６番目から１４番目のタイムスロットに於ては、対応するセレクタ６０−６乃至６０−１４が前段のセレクタ出力を選択するので、同様に信号Ｃ５が出力される。
【００６３】
このようにして、通信データレートがゼロでない即ち通信回線側でパスが存在する位置に於てのみ与えられる信号Ｃ１−３０に対して、それらの信号を通信データレートがゼロであるタイムスロットに補充する。これによって、端末出力データ側でパスが割り当てられた全てのタイムスロットに対して、制御／エラー信号やシグナリング信号等を割り当てることが出来る。
【００６４】
以下にシグナリング多重について説明する。
【００６５】
前述のように、シグナリング多重モードに於ては、各フレームに於てシグナリング用のタイムスロットを各パスの実データの前に付加して転送する。このシグナリング用タイムスロットは、マルチフレームで転送される。即ち、あるパスに対して各フレームで１つのシグナリング用タイムスロットが転送されるが、複数のフレームに渡って供給される複数のシグナリング用タイムスロットを纏めて一つのデータとして扱うことで、そのパスに対するシグナリング情報としての意味が与えられる。
【００６６】
図９は、シグナリング・マルチフレームの構成を示す。
【００６７】
図９には、あるバスに対して、８つのフレームに渡って供給されるシグナリング用タイムスロットを示す。図９に於て、各シグナリング用タイムスロットはｂ０乃至ｂ７の８ビットからなる。Ｆ、Ｓ、Ｘの各ビットは用いられない。例えば、１番目のフレームのシグナリング用タイムスロットは、（Ｆ、０、Ｓ、Ｘ、Ｘ、Ｘ、Ｘ、Ｘ）の８ビットからなり、２番目のシグナリング用タイムスロットは、（Ｆ、１、Ｓ、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５）の８ビットからなる。
【００６８】
各シグナリング用タイムスロットのビットｂ１は、８フレームに渡って（０、１、１、１、１、１、１、１）のビットパターンを形成して、同期パターンとして用いられる。ビットＡｎは、ｎ番目のシグナリング信号である。
【００６９】
図９のデータ全体で、一つのパスに対するシグナリング情報を示すので、一つのパスに対してＡ１乃至Ａ３０の３０個のシグナリング信号を転送できる。即ち、一つのパスあたり３０個の端末を多重して設けることが出来る。通信回線側のパスの数は最大３０まで可能な設定であるので、シグナリング情報を処理する回路構成としては、パスあたり３０個のシグナリング信号を３０パス分処理するだけの回路構成が必要になる。従って、単純な構成では９００ビット（３０ｘ３０ビット）の情報格納量が必要になる。
【００７０】
以下に於て、９００ビットの情報格納を必要とせずに、小さな回路規模でシグナリング情報を処理する回路構成について説明する。
【００７１】
図１０は、図５のシグナリング分解部３２の構成を示す構成図である。
【００７２】
図１０のシグナリング分解部３２は、マルチフレーム同期検出／ライト生成部７０及びシグナリングデータ保持部８０を含む。
【００７３】
マルチフレーム同期検出／ライト生成部７０は、マルチフレーム同期検出部７１とライト信号生成部７２を含む。マルチフレーム同期検出部７１は、マルチフレーム同期信号ＨＷＲＤ１（図９のビットｂ１）を受け取ると共に、図５のＨＷタイミング制御部１０からシグナリングＴＳ有効タイミング信号ＲＳＴＳＴ３０−１を受け取る。これらの信号に基づいて、マルチフレーム同期検出部７１は、同期時に１及び非同期時に０になる同期信号ＳＹＮＣｍ（ｍ＝１〜３０）を生成する。同期信号ＳＹＮＣｍは、１ビットの信号として、３０個のパスの各々に対して出力される。ライト信号生成部７２は、同期信号ＳＹＮＣｍに基づいて、ライト信号Ｗｍ−ｎを生成する。ここでｍはパス番号を示し、ｎはフレーム番号を示す。従って例えば、ライト信号Ｗ３−２は、パス３の２番目のフレームを示し、パス３の２番目のフレームが入力されたときに、シグナリング信号をシグナリングデータ保持部８０に書き込むための信号である。
【００７４】
マルチフレーム同期検出／ライト生成部７０は、従来技術の範囲内であり、フリップフロップやカウンタ等の論理回路で構成される。なおシグナリングＴＳ有効タイミング信号ＲＳＴＳＴ３０−１は、パス１からパス３０に対応して、ＲＳＴＳＴ１からＲＳＴＳＴ３０が供給されるものであり、有効なパスに応じた１つがアクティブとなる信号である。
【００７５】
シグナリングデータ保持部８０は、ライト制御部８１、ローテートシフタ８２、及び３０個のＤ−ＦＦ８３を含む。各Ｄ−ＦＦ８３は１ビットのデータを格納し、全体で３０ビットのデータを格納する。ライト制御部８１は、ライト信号Ｗｍ−ｎを受け取りライト信号ＷＡ３０−１を生成して、３０個のＤ−ＦＦ８３にライトイネーブル信号として供給する。また同期信号ＳＹＮＣｍを受け取り、同期確立信号ｓｘ３０−１を供給して、３０個のＤ−ＦＦ８３に対して同期が確立された時のみデータ書き込みを可能にする。Ｄ−ＦＦ８３が格納するデータは、ローテートシフタ８２を介して供給される入力通信データＨＷＲＤ７−３（３ビット目から７ビット目）である。Ｄ−ＦＦ８３が格納するデータは、端末出力タイムスロットに割り当てられたシグナリング多重信号ＳＩＧＡ３０−１として出力される。
【００７６】
図１１は、ローテートシフタ８２及び３０個のＤ−ＦＦ８３の関係を示す図である。ローテートシフタ８２は、入力通信データＨＷＲＤ７−０の３ビット目から７ビット目であるＨＷＲＤ３乃至ＨＷＲＤ７（即ち図９のビットｂ３からビットｂ７に対応するデータ）を受け取り、適宜ローテートシフトして、Ｄ−ＦＦ８３に出力する。ローテートシフタ８２の出力線Ｓ３は、ＳＩＧＡ１に対応する１番目のＤ−ＦＦ８３、ＳＩＧＡ６に対応する６番目のＤ−ＦＦ８３、ＳＩＧＡ１１に対応する１１番目のＤ−ＦＦ８３、ＳＩＧＡ１６に対応する１６番目のＤ−ＦＦ８３、ＳＩＧＡ２１に対応する２１番目のＤ−ＦＦ８３、及びＳＩＧＡ２６に対応する２６番目のＤ−ＦＦ８３に並列に接続される。同様に、出力線Ｓ４乃至Ｓ７の各々は、図１１に示されるように、縦一列に配置されるＤ−ＦＦ８３に並列に接続される。
【００７７】
図１２は、図１０のシグナリングデータ保持部８０の動作を説明するための図である。図１２は、パス１が通信データレートｒａｔｅが４、パス５が通信データレートｒａｔｅが１０、パス１５が通信データレートｒａｔｅが８、パス２８が通信データレートｒａｔｅが３であり、その他のパスの通信データレートは０である場合の一例を示す。図１２に於て、Ａｍ−ｎは、パスｍのシグナリング信号Ａｎを示す。
【００７８】
図１２に示されるように、パス１のシグナリング信号Ａ１乃至Ａ４が、１番目のＤ−ＦＦ８３乃至４番目のＤ−ＦＦ８３に、ＳＩＧＡ１乃至ＳＩＧＡ４として格納される。またパス５のシグナリング信号Ａ１乃至Ａ１０が、５番目のＤ−ＦＦ８３乃至１４番目のＤ−ＦＦ８３に、ＳＩＧＡ５乃至ＳＩＧＡ１４として格納される。更に、パス１５のシグナリング信号Ａ１乃至Ａ８が、１５番目のＤ−ＦＦ８３乃至２２番目のＤ−ＦＦ８３に、ＳＩＧＡ１５乃至ＳＩＧＡ２２として格納される。パス２８のシグナリング信号Ａ１乃至Ａ３は、２８番目のＤ−ＦＦ８３乃至３０番目のＤ−ＦＦ８３に、ＳＩＧＡ２８乃至ＳＩＧＡ３０として格納される。なおこの場合、ＳＩＧＡ２３乃至ＳＩＧＡ２７は未使用であるが、パス１５のシグナリング信号Ａ９乃至Ａ１３が書き込まれる。この未使用部分は、データイネーブル信号によってマスクされるので問題はない。
【００７９】
図１２の例を図１１に対応付けて考えると、パス１のＡ１乃至Ａ５（ビットｂ３乃至ｂ７）は、ローテートシフト無しで出力線Ｓ３乃至Ｓ７に出力して、１番目から４番目までのＤ−ＦＦ８３に書き込めばよい。またパス５のＡ１乃至Ａ１０のうちの第１番目のフレームのシグナリング信号であるＡ１乃至Ａ５（ビット３乃至ｂ７）は、右に４ビットローテートシフトして、Ａ１が出力線Ｓ７に供給され、Ａ２乃至Ａ５が出力線Ｓ３乃至Ｓ６に供給されるようにして、５番目から９番目までのＤ−ＦＦ８３に書き込めばよい。またパス５のＡ１乃至Ａ１０のうちの第２番目のフレームのシグナリング信号であるＡ６乃至Ａ１０（ビットｂ３乃至ｂ７）についても、同様に右に４ビットローテートシフトして、１０番目から１４番目までのＤ−ＦＦ８３に書き込めばよい。更に、パス１５については右に４ビットローテートシフト、パス２８については、右に２ビットローテートシフトすればよい。
【００８０】
一般的には、パスｎについては、（ｎ−１）％５のローテートシフトをすればよい（ｘ％ｙは、ｘをｙで割った余りを示す）。
【００８１】
これを実現するために、図１１に示すようにＯＲ回路８４−１乃至８４−５を設けて、パス番号に応じて必要なビット数だけ右にローテトシフトするように構成する。ＯＲ回路８４−ｎには、（ｎ＋（５の倍数））番目のシグナリングＴＳ有効タイミング信号ＲＳＴＳＴｎ、ＲＳＴＳＴｎ＋５、ＲＳＴＳＴｎ＋１０、ＲＳＴＳＴｎ＋１５、ＲＳＴＳＴｎ＋２０、及びＲＳＴＳＴｎ＋２５が入力される。あるパスが有効な場合、ＯＲ回路８４−１乃至８４−５のうちで、有効なパスに対応するシグナリングＴＳ有効タイミング信号を入力とする一つのＯＲ回路が、出力をアクティブにする。ＯＲ回路８４−１乃至８４−５の出力は、ローテートシフタ８２の動作を制御して、夫々、右へ０ビット乃至４ビットのローテートシフトを行わせる。この構成によって、例えば、パス１についてはローテートシフト無し、パス５及びパス１５については右に４ビットローテートシフト、更にパス２８については右に２ビットローテートシフトさせて、図１２の配置を実現することが出来る。
【００８２】
ローテートシフタ８２からの出力をＤ−ＦＦ８３に書き込むためには、Ｄ−ＦＦ８３にイネーブル信号を供給する。前述のように、パスｍのｎ番目のフレームに対するシグナリング信号は、ライト信号Ｗｍ−ｎで書き込まれる。従って、ライト信号Ｗｍ−ｎを、適切なＤ−ＦＦ８３にイネーブル信号として供給する必要がある。この制御は、ライト制御部８１によって行われる。
【００８３】
図１３は、ライト制御部８１の回路構成を示す構成図である。
【００８４】
図１３のライト制御部８１は、セレクタ９０−１乃至９０ー３０を含む。セレクタ９０−１乃至９０−３０は、前段の出力を次段の入力の一つとする直列接続のチェーン構造となっている。セレクタ９０−１乃至９０−３０の各々は、前段の出力以外に、一つ或いは複数のライト信号Ｗｍ−ｎ（パスｍのｎ番目のフレームに対応するライト信号）を受け取る。
【００８５】
セレクタ９０−１乃至９０−３０の各々に供給される選択制御のための信号は、アクティブ信号ＰＡＣＴ３０−１のうちの１つ或いは複数のビットである。セレクタ９０−１乃至９０−３０の各々は、入力されるアクティブ信号ＰＡＣＴ３０−１の一つ或いは複数のビットが全てゼロの場合には、前段のセレクタの出力を選択する。またあるビットが１の場合には、そのビットに対応するライト信号入力がある場合には、そのライト信号を選択する。１であるビットに対応するライト信号がない場合には、前段のセレクタの出力を選択する。セレクタ９０−１乃至９０−３０の出力ＷＡ１乃至ＷＡ３０は夫々、１番目乃至３０番目のＤ−ＦＦ８３にデータを書き込むためのイネーブル信号として供給される。
【００８６】
１５番目のセレクタ９０−１５を例にとって説明する。セレクタ９０−１５には前段のセレクタ９０−１４の出力と、ライト信号Ｗ１５−１、Ｗ１０−２、及びＷ５−３とが入力される。また選択制御信号としては、アクティブ信号ＰＡＣＴ１５−５（５番目のＰＡＣＴ５から１５番目のＰＡＣＴ１５まで）が供給される。
【００８７】
ＰＡＣＴ５からＰＡＣＴ１５までの全ビットが０の場合、前段のセレクタ９０−１４の出力が選択される。
【００８８】
ＰＡＣＴ１５が１の場合、ライト信号Ｗ１５−１が選択される。
【００８９】
ＰＡＣＴ１４乃至ＰＡＣＴ１１の何れか一つが１の場合、前段のセレクタ９０−１４の出力が選択される。
【００９０】
ＰＡＣＴ１０が１の場合、ライト信号Ｗ１０−２が選択される。
【００９１】
ＰＡＣＴ９乃至ＰＡＣＴ６の何れか一つが１の場合、前段のセレクタ９０−１４の出力が選択される。
【００９２】
ＰＡＣＴ５が１の場合、ライト信号Ｗ５−３が選択される。
【００９３】
このように、ＰＡＣＴｎが１の場合には、ライト信号Ｗｎ−ｘ（ｘは１乃至６の何れか）を選択する。
【００９４】
このようにして選択を行う理由は以下の通りである。図１２の例において、１５番目のＤ−ＦＦ８３に格納されるシグナリング信号は、パス１５の１番目のシグナリング信号Ａ１５−１である。しかしながら、図１２の例とはパスの構成が異なる場合を考えると、１５番目のＤ−ＦＦ８３に格納される可能性のあるシグナリング信号はＡ１５−１だけではない。例えば、パス１４が存在するとすると、パス１４の２番目のシグナリング信号Ａ１４−２が格納される可能性がある。同様に、パス１３が存在する場合、Ａ１３−３が格納される可能性がある。或いはパス１のＡ１−１５が格納される可能性もある。このように１５番目のＤ−ＦＦ８３に格納される可能性のあるシグナリング信号は、パス１５からパス１までの何れの場合もあり得る。
【００９５】
パス１５のシグナリング信号Ａ１５−１が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１５が１であるので、ライト信号Ｗ１５−１が選択されて、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２は右に４ビットローテートシフトするので、パス１５のシグナリング信号Ａ１５−１（ビットｂ３）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９６】
パス１４のシグナリング信号Ａ１４−２が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１４が１であるので、前段のセレクタ９０−１４の出力が選択される。前段のセレクタ９０−１４に於ては、ＰＡＣＴ１４によってＷ１４−１が選択される。従ってセレクタ９０−１５は、前段からのライト信号Ｗ１４−１を選択して、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２は右に３ビットローテートシフトするので、パス１４のシグナリング信号Ａ１４−２（ビットｂ４）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９７】
パス１のシグナリング信号Ａ１−１５が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１が１である。セレクタ９０−１５に於て、アクティブ信号ＰＡＣＴ１５−５は全ビット０であるので、前段のセレクタ９０−１４の出力が選択される。前段のセレクタ９０−１４に於ても、アクティブ信号ＰＡＣＴ１４−４は全て０であるので、前段のセレクタ９０−１３の出力が選択される。ＰＡＣＴ１による選択が行われるのは、セレクタ９０−１１であって、ＰＡＣＴ１によってライト信号Ｗ１−３が選択される。このライト信号Ｗ１−３は、パス１の３番目のフレームに対するライト信号であるが、これは、Ａ１−１５が３番目のフレームに存在することに対応する。
【００９８】
従ってセレクタ９０−１５は、セレクタ９０−１１から伝播されたライト信号Ｗ１−３を出力することになる。このライト信号Ｗ１−３によって、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２はビットシフトを行わないので、パス１のシグナリング信号Ａ１−１５（ビットｂ７）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９９】
このようにして、図１１のローテートシフタ８２からの出力を、図１３のライト制御部８１が生成するライト信号ＷＡ１乃至ＷＡ３０によって、３０個のＤ−ＦＦ８３に書き込むことで、シグナリング多重モードの場合のシグナリング信号を端末側出力タイムスロットに割り当てて、シグナリング多重信号ＳＩＧＡ３０−１を生成することが出来る。
【０１００】
なおここで一般に、パスｎ（ｎ番目の端末側タイムスロット）に対するライト信号ＷＡｎは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋２｝個の入力を有するセレクタによって生成される。図１３の例の場合、１フレームのシグナリング数は、ビットｂ３乃至ｂ７の５個であるので、例えばＷＡ１５を出力するセレクタ９０−１５は、｛（１５−１）／５＋２｝即ち４個の入力を有する。
【０１０１】
図１４は、図１３のセレクタの構成を示すブロック図である。図１４は、一例として、セレクタ９０−２０の構成を示す。
【０１０２】
図１４のセレクタ９０−２０は、２入力セレクタ１０１と、３入力セレクタ１０２−１乃至１０２−３を含む。２入力セレクタ１０１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、アクティブ信号ＰＡＣＴ５が入力される。図１４に示されるように、アクティブ信号ＰＡＣＴ５の値に応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１０３】
３入力セレクタ１０２−１乃至１０２−３は、図１３のセレクタ９０−１９の出力ＷＡ１９と、図１４の前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。図１４に示されるように、対応するアクティブ信号ＰＡＣＴのビットパターンに応じて、３つの入力のうちの一つを選択する。
【０１０４】
図１５は、図１３のセレクタの構成を一般化して示すブロック図である。
【０１０５】
図１５に示されるように、セレクタ９０−ｎは、ｉ個のセレクタ１１０−１乃至１１０−ｉを含む。ここでセレクタの段数ｉは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋１｝である。ｉ段のセレクタのうちで、一番左側のセレクタ１１０−ｉだけが２入力セレクタであり、他のセレクタは３入力セレクタである。例えば、セレクタ９０−２０の場合を考えると、｛（２０−１）／５＋１）｝即ち４個のセレクタで構成することが出来る。
【０１０６】
図１５のような構成を用いることで、図１３のセレクタ９０−１乃至９０−３０を、２入力セレクタ及び３入力セレクタで実現することが出来る。
【０１０７】
図１６は、図１３のセレクタの別の構成を示すブロック図である。図１６は、一例として、セレクタ９０−２０の構成を示す。
【０１０８】
図１４のセレクタ構造では、各段のセレクタに、前段のセレクタ９０−１９からのライト信号ＷＡ１９が入力されているので無駄がある。図１６のセレクタ構造は、最左端のセレクタにのみ前段からのライト信号ＷＡ１９を入力する構成として、２入力セレクタだけで実現される。
【０１０９】
図１６のセレクタ９０−２０は、２入力セレクタ１２１乃至１２４を含む。最左端の２入力セレクタ１２１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、アクティブ信号ＰＡＣＴ２０−５が入力される。図１６に示されるように、アクティブ信号ＰＡＣＴ２０−５のビットパターンに応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１１０】
２入力セレクタ１２２乃至１２４は、前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。図１６に示されるように、対応するアクティブ信号ＰＡＣＴのビットパターンに応じて、２つの入力のうちの一つを選択する。
【０１１１】
図１７は、図１６のセレクタ９０−２０の変形例を示す図である。
【０１１２】
図１６の各セレクタ１２１乃至１２４は、対応するパスとそれ以降（番号が大きくなる方向）のパスのアクティブ信号によって、信号選択を行う。対応するパス以降のパスのアクティブ信号に関しては、全ビットが０であるか否かが問題となるだけであるので、対応するパス以降のパスのアクティブ信号を各段のセレクタに入力することには無駄がある。そこで図１７の構成ではアクティブ信号のゼロ判定を行う回路を設けることによって、構成をより明確なものとしている。
【０１１３】
図１７のセレクタ９０ー２０は、２入力セレクタ１３１乃至１３４、ゼロ判定回路１３５乃至１３８を含む。最左端の２入力セレクタ１３１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、ゼロ判定回路１３５の出力が供給される。図１７に示されるように、アクティブ信号ＰＡＣＴ５と後段のゼロ判定回路１３６から受け取る信号ＺＩの組み合わせに応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１１４】
２入力セレクタ１３２乃至１３４は、前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。また選択制御信号としては、夫々、ゼロ判定回路１３６乃至１３８からの信号を受け取る。図１７に示されるように、対応するアクティブ信号ＰＡＣＴの１ビットとゼロ判定回路へのＺＩ入力の組み合わせに応じて、２つの入力のうちの一つを選択する。なお２入力セレクタ１３４は、対応するアクティブ信号ＰＡＣＴ２０の１ビットの値のみで、入力選択が行われる。
【０１１５】
ゼロ判定回路１３８は、アクティブ信号ＰＡＣＴ２０−１６を受け取り、全ビットがゼロの場合に、前段のゼロ判定回路１３７に０を出力する。１ビットでも１であれば、前段のゼロ判定回路１３７に１を出力する。
【０１１６】
ゼロ判定回路１３６及び１３７は、夫々、対応するアクティブ信号ＰＡＣＴ１０−６及びＰＡＣＴ１５−１１を受け取る。対応するアクティブ信号の全ビットが０でありかつ後段のゼロ判定回路からの入力ＺＩとが０である場合に、前段のゼロ判定回路に０を出力する。１ビットでも１であれば、前段のゼロ判定回路に１を出力する。
【０１１７】
ゼロ判定回路１３５は、アクティブ信号ＰＡＣＴ５及び後段のゼロ判定回路１３６からの信号とを受け取り、これらの信号に基づいて、セレクタ１３１に選択制御信号を供給する。
【０１１８】
図１８は、図１３のセレクタの構成を一般化して示すブロック図である。
【０１１９】
図１８に示されるように、セレクタ９０−ｎは、ｉ個の２入力セレクタ１４０−１乃至１４０−ｉと、ｉ個のゼロ判定回路１５０−１乃至１５０−ｉを含む。ここで２入力セレクタ及びゼロ判定回路の段数ｉは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋１｝である。例えば、セレクタ９０−２０の場合を考えると、｛（２０−１）／５＋１）｝即ち４個の２入力セレクタと４個のゼロ判定回路とで構成することが出来る。
【０１２０】
図１８のような構成を用いることで、図１３のセレクタ９０−１乃至９０−３０を、２入力セレクタだけを用いて実現することが出来る。
【０１２１】
以上本発明は、実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【０１２２】
本明細書または図面に記載された発明を整理すると、
第１案では、通信回線上に自由な順番で配置されたパスを並べ替えて端末側に出力する装置であって、あるパスの第１番目のデータに対応してパス番号をカウント値として読み込み、第２番目以降のデータに対応して該カウント値をカウントアップするカウンタと、 該カウント値が指定する位置に該パスの実データを保持する格納部を含み、該格納部に格納される実データを該端末側に出力することを特徴とする装置を用いる。（１）
第２案では、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路はフレーム毎の初期状態に於て全ての位置にゼロを保持することを特徴とする第１案記載の装置を用いる。（２）
第３案では、前記データイネーブル回路の保持するデータを用いて前記端末側に出力される前記実データをマスクする回路を更に含むことを特徴とする第２案記載の装置を用いる。
【０１２３】
第４案では、前記パスに割り当てられる制御情報を受け取り、前記端末側に出力される前記実データに同期させて、該制御情報を該端末側に出力する制御情報割り当て回路を更に含むことを特徴とする第１案記載の装置を用いる。（３）
第５案では、前記制御情報割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第４案記載の装置を用いる。
【０１２４】
第６案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの制御情報かの何れか一つを選択することを特徴とする第５案の装置を用いる。
【０１２５】
第７案では、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路はフレーム毎の初期状態に於て全ての位置にゼロを保持することを特徴とする第５案記載の装置を用いる。
【０１２６】
第８案では、前記データイネーブル回路の保持するデータを用いて前記端末側に出力される前記制御情報をマスクする回路を更に含むことを特徴とする第７案記載の装置を用いる。
第９案では、少なくとも前記実データを１フレーム期間保持するフレームバッファを更に含むことを特徴とする第１案記載の装置を用いる。（４）
第１０案では、前記フレームバッファの出力をパラレル・シリアル変換して前記端末側に出力する変換回路を更に含むことを特徴とする第９案記載の装置を用いる。
【０１２７】
第１１案では、通信回線上に自由な順番で配置されたパスを受け取り該パスのパス番号に対応する端末側の出力データ位置に該パスの実データを出力すると共に、該パスにマルチフレームの形式で含まれるシグナリング多重情報を該端末側に出力する装置であって、該マルチフレームの同期を検出してパス毎にライト信号を生成するライト信号生成回路と、該パス番号に応じて該マルチフレームの各フレームに含まれる所定個数のシグナリング信号をローテートシフトするローテートシフタと、 該パス番号に応じて該ライト信号から少なくとも一つを選択するライト信号制御回路と、 該ライト信号制御回路が選択したライト信号によって指定される位置に該ローテートシフタからの出力を格納する格納部を含むことを特徴とする装置を用いる。（５）
第１２案では、前記ローテートシフタは、｛（前記パス番号−１）％前記所定個数｝ビットだけ前記所定個数のシグナリング信号をローテトシフトすることを特徴とする第１１案記載の装置を用いる。（６）
第１３案では、前記ライト信号制御回路は前段の出力を後段の入力の一つとするように接続された複数のセレクタを含み、該セレクタの各々は、｛（対応するパス番号−１）／前記所定個数＋２｝入力のセレクタであることを特徴とする第１１案記載の装置を用いる。（７）
第１４案では、前記セレクタの各々は、｛（前記対応するパス番号−１）／前記所定個 数＋１｝段の２入力セレクタ及び３入力セレクタを含むことを特徴とする第１３案記載の装置を用いる。
【０１２８】
第１６案では、前記セレクタの各々は、｛（前記対応するパス番号−１）／前記所定個数＋１｝段の２入力セレクタを含むことを特徴とする第１４案記載の装置を用いる。（８）
第１６案では、シグナリング通常モードとシグナリング多重モードの何れかを示すモード情報を前記パス毎に設定するレジスタと、該シグナリング多重モードに対応する前記シグナリング信号を第１の入力とし、該シグナリング通常モードに対応する該パスに含まれる付加情報中のシグナリング信号を第２の入力として、該レジスタに設定される該モード情報に基づいて、該第１の入力と該第２の入力の何れか一方を選択するセレクタを更に含むことを特徴とする第１１案記載の装置を用いる。
【０１２９】
第１７案では、前記付加情報中のシグナリング信号を受け取り、前記端末側に出力される前記実データに同期させて、該付加情報中のシグナリング信号を該端末側に出力する信号割り当て回路を更に含むことを特徴とする第１６案記載の装置を用いる。
【０１３０】
第１８案では、前記信号割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第１７案記載の装置を用いる。
【０１３１】
第１９案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの該付加情報中のシグナリング信号かの何れか一つを選択することを特徴とする第１８案記載の装置を用いる。
【０１３２】
第２０案では、前記レジスタから前記モード情報を受け取り、前記端末側に出力される前記実データに同期させて、該モード情報を該端末側に出力するモード情報割り当て回路を更に含むことを特徴とする第１６案記載の装置を用いる。
【０１３３】
第２１案では、前記モード情報割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第２０案記載の装置を用いる。
【０１３４】
第２２案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの該モード情報かの何れか一つを選択することを特徴とする第２１案記載の装置を用いる。
【発明の効果】
【０１３５】
請求項１の発明に於ては、パスの実データを書き込むアドレスをカウンタによって制御することで、パスｎの実データが端末側出力のｎ番目のタイムスロットから出力されるように、端末側出力を生成することが出来る。したがって、パス番号に基づいた単純な処理と単純な回路とによって、通信回線データを端末側データに並べ替えることが出来る。
【０１３６】
請求項２の発明に於ては、端末側に出力される実データに合わせてデータイネーブル回路に１を設定するので、端末側に出力される実データの各タイムスロットの有効／無効を示すデータを容易に生成することが出来る。
【０１３７】
請求項３の発明に於ては、データイネーブル回路によって、端末側に出力される実データの各タイムスロットの有効／無効を判断することが出来るので、無効データをマスクして出力されないように制御することが出来る。
【０１３８】
請求項４の発明に於ては、フレームバッファに１フレーム分の実データを格納することが出来る。
【０１３９】
請求項５の発明に於ては、シグナリング多重モードでシグナリング信号がマルチフレーム形式で転送される場合に、端末側に出力される各パスの実データの位置に合わせて、シグナリング信号を端末出力側に出力することが出来る。
【０１４０】
請求項６の発明に於ては、ローテトシフタで｛（パス番号−１）％（１フレームあたりのシグナリング信号の個数）｝ビットだけシグナリング信号をローテートシフトすることで、シグナリング信号を格納部の適切な位置に対応させることが出来る。
【０１４１】
請求項７の発明に於ては、前段の出力を後段の入力の一つとするように接続された複数のセレクタによってライト信号を選択することで、シグナリング信号を格納部の適切な位置に格納させることが出来る。
【０１４２】
請求項８の発明に於ては、各パス毎にシグナリング多重モード或いはシグナリング通常モードの何れかを指定可能であるように構成することで、シグナリング多重モード及びシグナリング通常モードの混在を許すことが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるパス割り当てを示す図である。
【図２】（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部の構成図であり、（Ｂ）は、ＨＷタイミング制御部からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部の構成図である。
【図３】ＨＷタイミング制御部及び実データＴＳＷ部の動作を示すタイミング図である。
【図４】データ・イネーブルバッファ部周辺の動作を説明するタイミング図である。
【図５】本発明の原理によるＨＷタイミング制御部及び実データＴＳＷ部を用いたＬＳＩの受信側回路の実施例を示すブロック図である。
【図６】制御／エラーＴＳＷ部及びシグナリングＴＳＷ部の構成を纏めて示す構成図である。
【図７】回線ＴＳ割り当て部の回路構成を示す回路図である。
【図８】図７の回線ＴＳ割り当て部の出力結果の一例を示す図である。
【図９】シグナリング・マルチフレームの構成を示す図である。
【図１０】図５のシグナリング分解部の構成を示す構成図である。
【図１１】ローテートシフタ及び３０個のＤ−ＦＦの関係を示す図である。
【図１２】図１０のシグナリングデータ保持部の動作を説明するための図である。
【図１３】ライト制御部の回路構成を示す構成図である。
【図１４】図１３のセレクタの構成を示すブロック図である。
【図１５】図１３のセレクタの構成を一般化して示すブロック図である。
【図１６】図１３のセレクタの別の構成を示すブロック図である。
【図１７】図１６のセレクタの変形例を示す図である。
【図１８】図１３のセレクタの構成を一般化して示すブロック図である。
【図１９】ＳＤＨリングシステムの一例を示す。
【符号の説明】
１０ ＨＷタイミング制御部
１１ デコーダ
１２ 一致検出回路
１３ エンコーダ
１４ ＯＲ回路
１５ ラッチ
１６ セレクタ
１７ ボーレートカウンタ
１８ タイミング生成回路
１９ ＨＷタイムスロットカウンタ
２０ 実データＴＳＷ部
２１ ラッチ
２２ ラッチ
２３ ライトアドレスカウンタ
２４ 実データバッファ部
２５ 立ち下がり検出回路
２６ データ・イネーブルバッファ部
２７ ラッチ
２８ セレクタ
２９−１、２９−２ Ｄ−ＦＦ
３０ シリアル・パラレル変換部
３１ 付加ＴＳ分離・エラー検出部
３２ シグナリング分解部
３３ 制御／エラーＴＳＷ部
３４ シグナリングＴＳＷ部
３５ レジスタ部
３６ デコーダ
３７ 受信ＥＳ部
３８ 有効ビット部
３９ 実データＰ／Ｓ部
４０ 制御ビット部
４１ シグナリング部
４２、４３、４４ マスク部
４５ 回線側タイミング制御部
５０、５１、５２ 回線ＴＳ割り当て部
５３ セレクタ
５４ ラッチ
５５、５６ セレクタ
５７、５８ Ｄ−ＦＦ
７０ マルチフレーム同期検出／ライト生成部
７１ マルチフレーム同期検出部
７２ ライト信号生成部
８０ シグナリングデータ保持部
８１ ライト制御部
８２ ローテートシフタ
８３ Ｄ−ＦＦ
５００通信回線（ＳＤＨリング）
５０１ ＬＳＩ
５０２ 端末
【発明の属する技術分野】
【０００２】
本発明は通信回線と端末とを接続する回路に関し、詳しくはＳＤＨリングシステム等の通信システムにおいてポイント-to-マルチポイント接続を行う際に通信回線と端末とを接続する回路に関する。
【従来の技術】
【０００３】
図１９は、ＳＤＨリングシステムの一例を示す。図１９のＳＤＨリングシステムは、通信回線（ＳＤＨリング）５００、複数のＬＳＩ５０１、ＬＳＩ５０１を介して通信回線５００に接続される複数の端末５０２を含む。ＬＳＩ５０１は、通信回線５００上に転送されるデータを取り込んで、端末５０２にデータを出力する。端末５０２は、例えばＰＢＸやＩＳＤＮ−ＴＤ等の装置であり、電話機やＴＶ装置等を接続することが出来る。
【０００４】
ポイント-to-マルチポイント接続を実現する最も簡単な構成は、各端末５０２の通信ボーレートを固定にしてしまうことである。なるべく多くの端末５０２と同時通信するためには、端末フォーマットにより規定される端末のチャネル数と同数のチャネルを通信回線５００側に設ける必要がある。
【０００５】
具体的には、フレームパルスＸＨＦ０／１によって通信データの各フレームの開始タイミングを指定し、ＨＷ（high way：通信回線）クロックＨＷＣ０／１によって各フレーム内で転送される複数のタイムスロットの同期を取る。各タイムスロットは８ビットからなるデータであり、例えば３２個のタイムスロットで１フレームを構成する。また１フレーム内で、１つ或いは複数のタイムスロットが纏まって一つのチャネルを形成する。従って、通信ボーレートが固定であり８個のチャネルが存在する場合、各チャネルは４個のタイムスロットから構成される。このチャネルはパスと呼ばれ、各パスは各端末との通信に用いられる。１フレーム内でのパスの順番は、例えば、パス１、パス７、パス３、パス５、・・・のように自由に配置可能である。
【０００６】
通信回線５００側の各パスの開始タイミングは、フレームパルスＸＨＦ０／１から数えたＨＷクロックＨＷＣ０／１パルスの数を用いてオフセット値として示される。このオフセット値は、各ＬＳＩ５０１内のレジスタに格納される。従って、固定の通信ボーレートの場合には、オフセット値が示すタイミングから所定数のタイムスロットを読み込めんで端末へ出力すればよい。即ち、通信ボーレートが４個のタイムスロットで固定の場合、例えばパス１が来た場合には端末出力のアドレス０から３に書き込み、例えばパス３が来た場合には端末出力のアドレス８から１１に書き込むといった処理を行えば、各パスを順番に端末５０２に出力することが可能である。この場合のＬＳＩ５０１は、単純な構成で実現することが出来る。
【発明が解決しようとする課題】
【０００７】
しかしながら通信ボーレートが異なる場合には、各パスのタイムスロット数が可変であるために、上述のような単純な処理で、通信回線５００側に自由な順番で配置されたパスを端末５０２に順番どおりに出力することは困難である。各パスの通信データレート（タイムスロット数）はＬＳＩ５０１内のレジスタに格納されているので、この通信データレートを各パスに対してデコードして、各パスの通信データレートを求め、これに基づいて端末出力における各パスの書き込み位置を制御することは可能である。しかしながら、このような処理には複雑な回路構成が必要となり、ＬＳＩ５０１の回路規模を増大させる結果となる。
【０００８】
従って本発明は、通信ボーレートを設定可能なポイント-to-マルチポイント接続に於て、通信回線側に自由な順番で配置されたパスのデータを、単純な処理で端末側に順番に出力する小規模の回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の発明に於ては、通信回線上に自由な順番で配置されたパスを並べ替えて端末側に出力する装置は、あるパスの第１番目のデータに対応してパス番号をカウント値として読み込み、第２番目以降のデータに対応して該カウント値をカウントアップするカウンタと、該カウント値が指定する位置に該パスの実データを保持する格納部を含み、該格納部に格納される実データを該端末側に出力することを特徴とする。
【００１０】
上記発明に於ては、パスの実データを書き込むアドレスをカウンタによって制御することで、パスｎの実データが端末側出力のｎ番目のタイムスロットから出力されるように、端末側出力を生成することが出来る。したがって、パス番号に基づいた単純な処理と単純な回路とによって、通信回線データを端末側データに並べ替えることが出来る。
【００１１】
請求項２の発明に於ては、請求項１記載の装置に於て、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路は初期状態に於て全ての位置にゼロを保持することを特徴とする。
【００１２】
上記発明に於ては、端末側に出力される実データに合わせてデータイネーブル回路に１を設定するので、端末側に出力される実データの各タイムスロットの有効／無効を示すデータを容易に生成することが出来る。
【００１３】
請求項３の発明に於ては、請求項１記載の装置に於て、前記パスに割り当てられる制御情報を受け取り、前記端末側に出力される前記実データに同期させて、該制御情報を該端末側に出力する制御情報割り当て回路を更に含むことを特徴とする。
【００１４】
上記発明に於ては、パスに含まれるエラー情報等の制御情報を実データに同期させて端末側に出力することが出来る。
【００１５】
請求項４の発明に於ては、請求項１記載の装置に於て、前記実データを１フレーム期間保持するフレームバッファを更に含むことを特徴とする。
【００１６】
上記発明に於ては、フレームバッファに１フレーム分の実データを格納することが出来る。
【００１７】
請求項５の発明に於ては、通信回線上に自由な順番で配置されたパスを受け取り該パスのパス番号に対応する端末側の出力データ位置に該パスの実データを出力すると共に、該パスにマルチフレームの形式で含まれるシグナリング多重情報を該端末側に出力する装置は、該マルチフレームの同期を検出してパス毎にライト信号を生成するライト信号生成回路と、該パス番号に応じて該マルチフレームの各フレームに含まれる所定個数のシグナリング信号をローテートシフトするローテートシフタと、該パス番号に応じて該ライト信号から少なくとも一つを選択するライト信号制御回路と、該ライト信号制御回路が選択したライト信号によって指定される位置に該ローテートシフタからの出力を格納する格納部を含むことを特徴とする。
【００１８】
上記発明に於ては、シグナリング多重モードでシグナリング信号がマルチフレーム形式で転送される場合に、端末側に出力される各パスの実データの位置に合わせて、シグナリング信号を端末出力側に出力することが出来る。
【００１９】
請求項６の発明に於ては、請求項５記載の装置に於て、前記ローテートシフタは、｛（前記パス番号−１）％前記所定個数｝ビットだけ前記所定個数のシグナリング信号をローテトシフトすることを特徴とする。
【００２０】
上記発明に於ては、ローテトシフタで｛（パス番号−１）％（１フレームあたりのシグナリング信号の個数）｝ビットだけシグナリング信号をローテートシフトすることで、シグナリング信号を格納部の適切な位置に対応させることが出来る。
【００２１】
請求項７の発明に於ては、請求項５記載の装置に於て、前記ライト信号制御回路は前段の出力を後段の入力の一つとするように接続された複数のセレクタを含み、該セレクタの各々は、｛（対応するパス番号−１）／前記所定個数＋２｝入力のセレクタであることを特徴とする。
【００２２】
上記発明に於ては、前段の出力を後段の入力の一つとするように接続された複数のセレクタによってライト信号を選択することで、シグナリング信号を格納部の適切な位置に格納させることが出来る。
【００２３】
請求項８の発明に於ては、請求項５記載の装置に於て、シグナリング通常モードとシグナリング多重モードの何れかを示すモード情報を前記パス毎に設定するレジスタと、該シグナリング多重モードに対応する前記シグナリング信号を第１の入力とし、該シグナリング通常モードに対応する該パスに含まれる付加情報中のシグナリング信号を第２の入力として、該レジスタに設定される該モード情報に基づいて、該第１の入力と該第２の入力の何れか一方を選択するセレクタを更に含むことを特徴とする。
【００２４】
上記発明に於ては、各パス毎にシグナリング多重モード或いはシグナリング通常モードの何れかを指定可能であるように構成することで、シグナリング多重モード及びシグナリング通常モードの混在を許すことが出来る。
【発明の実施の形態】
【００２５】
以下に、本発明の原理と実施例を添付の図面を用いて説明する。
【００２６】
図１は、本発明の原理によるパス割り当てを示す図である。
【００２７】
図１に示されるように本発明によれば、通信回線側パスｎは、そのパスｎの通信ボーレートに関わらずに、端末出力のｎ番目のタイムスロットから割り当てられる。これを可能にするために、通信回線側パスｎがｍタイムスロット分の実データからなる場合には、通信回線側パスｎ＋１からパスｎ＋ｍ−１までは使用しないようにする。このように通信回線側のパスを構成することで、ｍタイムスロットからなるパスｎが入力された場合には、端末出力のｎ番目のタイムスロットからｍタイムスロット分のデータを書き込めばよいので、単純な処理で、通信回線側の各パスのデータを端末側に順番に出力することが可能になる。
【００２８】
なお図１に於て、Ｆはエラー制御等を示す８ビットからなる付加情報であり、番号が付けられたタイムスロットが実データを示す。
【００２９】
図２（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部１０の構成図であり、図２（Ｂ）は、ＨＷタイミング制御部１０からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部２０の構成図である。
【００３０】
図２（Ａ）のＨＷタイミング制御部１０は、デコーダ１１、一致検出回路１２、エンコーダ１３、ＯＲ回路１４、ラッチ１５、セレクタ１６、ボーレートカウンタ１７、タイミング生成回路１８、及びＨＷタイムスロットカウンタ１９を含む。
【００３１】
ＨＷタイムスロットカウンタ１９は、フレームパルスＸＨＦ及びＨＷクロックＨＷＣを受け取り、フレームパルスＸＨＦを起点としてＨＷクロックＨＷＣのパルスをカウントする。カウンタ値は、デコーダ１１でデコードされ、読み出しアドレス信号ＷＡＤＲ３−０及び読み出しタイミング信号ＲＴＳＷ２ＥＳを生成する。これらの信号については後程説明する。なお図２（Ａ）及び（Ｂ）及びに於て、信号名の後につく”ｎ−０”は、当該信号がビット０からビットｎまでのｎ＋１ビットのパラレルデータであることを示す（例えば、ＷＡＤＲ３−０は４ビットのパラレルデータである）。また”ｎ−１”は、当該信号がビット１からビットｎまでのｎビットのパラレルデータであることを示す。この表記は以降に於ても用いる。
【００３２】
またＨＷタイムスロットカウンタ１９のカウント値（ＨＷＴＳＣ）は、一致検出回路１２によって、レジスタに格納されるオフセットｏｆｆｓｅｔと比較される。オフセットｏｆｆｓｅｔは、ＨＷクロックＨＷＣで計数した場合に、フレームパルスＸＨＦからの各パスの開始タイミングをオフセット値として示すデータであり、３０個のパス分だけ用意される。一致検出回路１２は、３０個のパス分について比較を行い、３０ビットのデータを出力する。この出力データは、カウント値があるパス番号のオフセットｏｆｆｓｅｔと一致する場合、そのパス番号に一致するビット位置が１となるデータである。即ち、この１となるビット位置が、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置から開始されるパスのパス番号を示すことになる。
【００３３】
一致検出回路１２からの出力データは、エンコーダ１３でエンコードされて、パスＩＤｐ−ｉｄとしてラッチ１５に格納される。ＯＲ回路１４は、一致検出回路１２からの出力データの全ビットのＯＲを取り、一つでもビットが１の場合に出力（ＲＡＴＥＬＯＡＤ）をＨＩＧＨにする。このＯＲ回路１４からの出力によって、ラッチ１５のラッチが行われる。即ちラッチ１５が格納するデータＲＰＡＴＨ４−０は、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置に存在するパスのパス番号を示すことになる。
【００３４】
パスＩＤｐ−ｉｄは、セレクタ１６に入力される。セレクタ１６は、レジスタに格納される３０個のパスの各々に対するデータレートｒａｔｅから、パスＩＤｐ−ｉｄに対応する一つを選択して、ボーレートカウンタ１７に供給する。ボーレートカウンタ１７は、パスＩＤｐ−ｉｄのデータレートを、ＯＲ回路１４からの出力のタイミングで取り込み、カウントダウンしてカウント値を出力する。タイミング生成回路１８は、このカウント値をデコードして、パスの開始タイミングでＨＩＧＨになるパス開始信号ＲＤＴＳＴ１と、このパスのデータスロット数と同数のパルスからなるスロットカウンタ信号ＲＤＴＳＴを出力する。
【００３５】
図２（Ａ）のＨＷタイミング制御部１０から出力される各信号は、図２（Ｂ）の実データＴＳＷ部２０に供給される。
【００３６】
実データＴＳＷ部２０は、ラッチ２１、ラッチ２２、ライトアドレスカウンタ２３、実データバッファ部２４、立ち下がり検出回路２５、データ・イネーブルバッファ部２６、ラッチ２７、セレクタ２８、及びＤ−ＦＦ２９−１及び２９−２を含む。
【００３７】
ラッチ２１は、１タイムスロットに対応する８ビットデータである入力通信データＨＷＲＤ７−０をラッチして、実データバッファ部２４に供給する。実データバッファ部２４は、例えばＲＡＭで構成されており、指定されたアドレスに入力通信データＨＷＲＤ７−０を格納する。このアドレスを制御することによって、図１に示される端末出力データを生成する。
【００３８】
このアドレスは、ライトアドレスカウンタ２３によって生成される。ライトアドレスカウンタ２３は、パス開始信号ＲＤＴＳＴ１でパス番号ＲＰＡＴＨ４−０を読み込み、スロットカウンタ信号ＲＤＴＳＴでカウントアップする。実際にはパス番号から１を減算し、これを初期値としてスロットカウンタ信号ＲＤＴＳＴでカウントアップする。これは、実データバッファ部２４のアドレスが１からではなく０から始まるために、（パス番号−１）がパスの書き込み開始アドレスになるからである。ライトアドレスカウンタ２３は、カウント値を書き込みアドレスｔｓｗａ４−０として、実データバッファ部２４に供給する。またラッチ２２によって遅延されたスロットカウンタ信号ＲＤＴＳＴが、ライトイネーブル信号ｗｅｎとして、実データバッファ部２４に供給される。
【００３９】
これによって、通信回線側のパスｎのｍ個のタイムスロットを、実データバッファ部２４のアドレスｎ−１からアドレスｎ−１＋ｍ−１までに書き込むことが出来る。
【００４０】
図３は、以上説明された、ＨＷタイミング制御部１０及び実データＴＳＷ部２０の動作を示すタイミング図である。図３に於て、信号ＲＡＴＥＣＮＴは、図２（Ａ）のボーレートカウンタ１７のカウンタ値を示し、それ以外の信号は上記説明のとおりである。
【００４１】
以上で、図１に示される本発明の原理に従って、通信回線側の各パスを順番に端末側に出力するための端末出力データが生成されたことになる。図２（Ｂ）の上記説明以外の構成要素は、具体的なシステム構成で必要になる回路部分であり、以下にそれらについて説明する。
【００４２】
実データバッファ部２４に格納された端末出力データは、読み出しアドレス信号ＷＡＤＲ３−０によって２タイムスロット分ずつ読み出されて、Ｄ−ＦＦ２９−２に格納される。Ｄ−ＦＦ２９−２のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。Ｄ−ＦＦ２９ー２の出力は、端末出力データＲｄａｔａである。
【００４３】
データ・イネーブルバッファ部２６は、端末出力データの有効／無効を示すためのレジスタである。端末出力データに於ては、全てのビットにデータが書き込まれるわけではなく、無効なデータを含むビットも存在する。この有効／無効ビットの位置を示すために、データ・イネーブルバッファ部２６は、実データが書き込まれたアドレス（タイムスロット位置）に対応するビットを１にして、それ以外のビットを０にする。これは、ライトアドレスカウンタ２３からの書き込みアドレスｔｓｗａ４−０とラッチ２２からのライトイネーブル信号ｗｅｎとをデータ・イネーブルバッファ部２６に供給して、書き込みアドレスｔｓｗａ４−０に”１”を書き込むことで可能になる。なおデータ・イネーブルバッファ部２６には初期状態で、全ビット０が格納されているとする。
【００４４】
データ・イネーブルバッファ部２６を初期状態で全ビット０とするために、立ち下がり検出回路２５は、読み出しタイミング信号ＲＴＳＷ２ＥＳの立ち下がりを検出して、このタイミングでデータ・イネーブルバッファ部２６をクリアするクリア信号ｃｌｅａｒを出力する。即ち、データが読み出された直後に、データ・イネーブルバッファ部２６をクリアする。ラッチ２７は、読み出しアドレス信号ＷＡＤＲ３−０を所定時間遅延する。所定時間遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ２８が、データ・イネーブルバッファ部２６の３２ビットの出力から、実データバッファ部２４の出力データに対応する２タイムスロット分のデータを選択する。選択されたデータは、Ｄ−ＦＦ２９−１に読み込まれる。Ｄ−ＦＦ２９−１の出力は、端末出力データＲｄａｔａの各ビットの有効／無効を示すデータイネーブル信号Ｄｅｎである。
【００４５】
図４は、データ・イネーブルバッファ部２６周辺の動作を説明するタイミング図である。図４に示されるように、データが読み出された直後に、クリア信号ｃｌｅａｒによってデータ・イネーブルバッファ部２６がクリアされる。
【００４６】
図５は、本発明の原理によるＨＷタイミング制御部１０及び実データＴＳＷ部２０を用いたＬＳＩ５０１（図１９）の受信側回路の実施例を示すブロック図である。
【００４７】
図５の受信側回路は、ＨＷタイミング制御部１０及び実データＴＳＷ部２０に加えて、シリアル・パラレル変換部３０、付加ＴＳ分離・エラー検出部３１、シグナリング分解部３２、制御／エラーＴＳＷ部３３、シグナリングＴＳＷ部３４、レジスタ部３５、デコーダ３６、受信ＥＳ部３７、有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、マスク部４２乃至４４、及び回線側タイミング制御部４５を含む。
【００４８】
シリアル・パラレル変換部３０は、通信回線側から入力される４ビットデータを８ビットデータ（ＨＷＲＤ７−０）に変換する。付加ＴＳ分離・エラー検出部３１は、各パスの付加情報タイムスロットを分離すると共に、エラーの検出／保護を行う。この処理は各パス毎に行われる。シグナリング分解部３２は、シグナリング多重モード時のシグナリング・データの分離／保持を行う。制御／エラーＴＳＷ部３３は、エラー情報（付加情報）を端末側タイムスロットに並べ替える。シグナリングＴＳＷ部３４は、シグナリング・データを端末側タイムスロットに並べ替える。レジスタ部３５は、各パスのオフセットｏｆｆｓｅｔ、通信データレートｒａｔｅ、及びｓｉｇｍｏｄ情報を保持する。デコーダ３６は、各パスの通信データレートｒａｔｅをデコードして、各パスに対するアクティブ信号ＰＡＣＴ３０−１（３０ビット）を生成する。あるパスの通信データレートｒａｔｅがゼロの場合、このパスに対するアクティブ信号ＰＡＣＴは０である。またあるパスの通信データレートｒａｔｅがゼロでない場合、このパスに対するアクティブ信号ＰＡＣＴは１である。
【００４９】
受信ＥＳ部３７は、通信回線側（ＨＷ側）タイミング（ＨＷＣ）と回線側（端末側）タイミング（ＰＣＬＫ）が非同期であるため、ＥＳ（elastic buffer）によってＨＷデータをＰＣＬＫに同期させる。ＨＷ側とＰＣＬＫ側とが同期している場合には、単なる１フレームバッファでよい。受信ＥＳ部３７は、デュアルポートＲＡＭ等で構成することが出来る。
【００５０】
有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、及びマスク部４２乃至４４は、Ｐ／Ｓ変換部を形成し、ここで受信ＥＳ部３７の出力を保持して、実データ８ビットに関してはシリアル変換して出力する。また、図２（Ｂ）のデータ・イネーブルバッファ部２６からデータを受け取る有効ビット部３８の有効ビットがゼロの場合には、未使用タイムスロットと判断して、マスク部４２乃至４４に於て端末出力のマスク処理を行う。回線側タイミング制御部４５は、回線出力（端末出力）のための受信ＥＳリードタイミング信号を生成する。
【００５１】
以下に於て、図５の受信側回路の各要素のうちで、本発明に関わる部分について詳細に説明する。
【００５２】
図６は、制御／エラーＴＳＷ部３３及びシグナリングＴＳＷ部３４の構成を纏めて示す構成図である。
【００５３】
図６の構成は、図１に於てＦとして示される制御／エラー情報（付加情報）が各パスから分離された後に、各パスの制御／エラー情報を端末出力データに合わせて端末出力タイムスロットに割り当てる処理を行う。また更に、通常モードで付加情報Ｆに含まれるシグナリング情報に関しても、端末出力データに合わせて端末出力タイムスロットに割り当てる処理を行う。
【００５４】
シグナリング信号は、例えば電話であれば話中であることを示す信号であり、一般に通信可能であるか否かを示す信号である。シグナリング信号を転送するモードには、通常モードと多重モードとがあり、通常モードに於ては、１ビットのシグナリング信号が付加情報Ｆに含まれる。多重モードに於ては、一つのパスに複数の端末を多重して設けた場合（例えば一つの端末に複数の電話機を接続した場合）に、１ビットのシグナリング信号では複数の端末に関する情報を表現できないので、シグナリング用のタイムスロットを実データの前に付加して転送することが行われる。この多重シグナリングに関しては、後程詳細に説明する。図６に於ては、供給されるシグナリング多重信号ＳＩＧＡ３０−１は、端末出力データのタイムスロットに既に割り当てられているとする。
【００５５】
図６の構成は、回線ＴＳ割り当て部５０乃至５２、セレクタ５３、ラッチ５４、セレクタ５５及び５６、及びＤ−ＦＦ５７及び５８を含む。回線ＴＳ割り当て部５０は、図５の付加ＴＳ分離・エラー検出部３１から制御／エラー信号を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいて制御／エラー信号を端末出力タイムスロットに割り当てる。回線ＴＳ割り当て部５１は、図５の付加ＴＳ分離エラー検出部３１から通常モードの場合のシグナリング信号ＲＳＴ３０−１を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいてシグナリング信号ＲＳＴ３０−１を端末出力タイムスロットに割り当てる。回線ＴＳ割り当て部５２は、図５のレジスタ３５からシグナリングモードを示すＳＩＧＭＯＤ３０−１を受け取ると共に、図５のデコーダ３６からアクティブ信号ＰＡＣＴ３０−１を受け取り、アクティブ信号ＰＡＣＴ３０−１に基づいてシグナリングモード信号ＳＩＧＭＯＤ３０−１を端末出力タイムスロットに割り当てる。
【００５６】
ラッチ５４は、図５のＨＷタイミング制御部１０からの読み出しアドレス信号ＷＡＤＲ３−０を遅延させる。遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ５５が、回線ＴＳ割り当て部５０から２タイムスロットずつ制御／エラー情報を読み出す。読み出された制御／エラー情報は、Ｄ−ＦＦ５７に格納される。Ｄ−ＦＦ５７のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。
【００５７】
セレクタ５３は、回線ＴＳ割り当て部５２から端末出力タイムスロットに割り当てられたシグナリングモード信号ＳＩＧＭＯＤ３０−１を受け取り、シグナリングモードが多重モードの場合にはシングナリング多重信号ＳＩＧＡ３０−１を選択し、通常モードの場合には回線ＴＳ割り当て部５１の出力であるシグナリング信号ＲＳＴ３０−１を選択する。セレクタ５３が選択したシングナリング多重信号ＳＩＧＡ３０−１或いは通常モードのシグナリング信号ＲＳＴ３０−１は、遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ５６によって２タイムスロットずつ読み出される。読み出されたシグナリング信号は、Ｄ−ＦＦ５８に格納される。ここで、Ｄ−ＦＦ５８のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。またＤ−ＦＦ５７及び５８の出力は、図５の受信ＥＳ部３７に供給される。
【００５８】
図７は、回線ＴＳ割り当て部５０、５１、或いは５２の回路構成を示す回路図である。
【００５９】
図７の回線ＴＳ割り当て部は、セレクタ６０−１乃至６０−３０を含み、セレクタ６０−１乃至６０−３０は直列に接続されたチェーン構造となっている。セレクタ６０−１乃至６０−３０のｎ番目のセレクタ６０−ｎは、アクティブ信号ＰＡＣＴ３０−１のｎ番目のタイムスロットに対応するアクティブ信号ＰＡＣＴｎを受け取ると共に、信号Ｃｎを受け取る。ここで信号Ｃｎは、制御／エラー情報のｎ番目のビット、シグナリング信号ＲＳＴ３０−１のｎ番目のビット、或いはシグナリングモード信号ＳＩＧＭＯＤ３０−１のｎ番目のビットのいずれかである。例えば、回線ＴＳ割り当て部５１の場合には、信号Ｃ１乃至Ｃ３０は、シグナリング信号ＲＳＴ３０−１である。
【００６０】
セレクタ６０−１は、更に信号”０”を受け取る。セレクタ６０−１は、アクティブ信号ＰＡＣＴ１が１である場合に信号Ｃ１を選択し、アクティブ信号ＰＡＣＴ１が０である場合に信号”０”を選択する。他のセレクタ６０−２乃至６０−３０は、前段のセレクタの出力を受け取る。セレクタ６０−ｎは、アクティブ信号ＰＡＣＴｎが１であるならば信号Ｃｎを選択し、アクティブ信号ＰＡＣＴｎが０であるならば前段のセレクタの出力を選択する。ここで前述のように、あるパスの通信データレートｒａｔｅがゼロの場合、このパスに対するアクティブ信号ＰＡＣＴは０である。またあるパスの通信データレートｒａｔｅがゼロでない場合、このパスに対するアクティブ信号ＰＡＣＴは１である。
【００６１】
図８は、図７の回線ＴＳ割り当て部の出力結果の一例を示す図である。
【００６２】
図８の例に於ては、パス１が通信データレートｒａｔｅが４、パス５が通信データレートｒａｔｅが１０、パス１５が通信データレートｒａｔｅが８、パス２８が通信データレートｒａｔｅが３であり、その他のパスの通信データレートは０である。図８に示されるように、通信データレートが０でない例えば５番目のタイムスロットには対応する信号Ｃ５が出力され、６番目から１４番目のタイムスロットに於ては、対応するセレクタ６０−６乃至６０−１４が前段のセレクタ出力を選択するので、同様に信号Ｃ５が出力される。
【００６３】
このようにして、通信データレートがゼロでない即ち通信回線側でパスが存在する位置に於てのみ与えられる信号Ｃ１−３０に対して、それらの信号を通信データレートがゼロであるタイムスロットに補充する。これによって、端末出力データ側でパスが割り当てられた全てのタイムスロットに対して、制御／エラー信号やシグナリング信号等を割り当てることが出来る。
【００６４】
以下にシグナリング多重について説明する。
【００６５】
前述のように、シグナリング多重モードに於ては、各フレームに於てシグナリング用のタイムスロットを各パスの実データの前に付加して転送する。このシグナリング用タイムスロットは、マルチフレームで転送される。即ち、あるパスに対して各フレームで１つのシグナリング用タイムスロットが転送されるが、複数のフレームに渡って供給される複数のシグナリング用タイムスロットを纏めて一つのデータとして扱うことで、そのパスに対するシグナリング情報としての意味が与えられる。
【００６６】
図９は、シグナリング・マルチフレームの構成を示す。
【００６７】
図９には、あるバスに対して、８つのフレームに渡って供給されるシグナリング用タイムスロットを示す。図９に於て、各シグナリング用タイムスロットはｂ０乃至ｂ７の８ビットからなる。Ｆ、Ｓ、Ｘの各ビットは用いられない。例えば、１番目のフレームのシグナリング用タイムスロットは、（Ｆ、０、Ｓ、Ｘ、Ｘ、Ｘ、Ｘ、Ｘ）の８ビットからなり、２番目のシグナリング用タイムスロットは、（Ｆ、１、Ｓ、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５）の８ビットからなる。
【００６８】
各シグナリング用タイムスロットのビットｂ１は、８フレームに渡って（０、１、１、１、１、１、１、１）のビットパターンを形成して、同期パターンとして用いられる。ビットＡｎは、ｎ番目のシグナリング信号である。
【００６９】
図９のデータ全体で、一つのパスに対するシグナリング情報を示すので、一つのパスに対してＡ１乃至Ａ３０の３０個のシグナリング信号を転送できる。即ち、一つのパスあたり３０個の端末を多重して設けることが出来る。通信回線側のパスの数は最大３０まで可能な設定であるので、シグナリング情報を処理する回路構成としては、パスあたり３０個のシグナリング信号を３０パス分処理するだけの回路構成が必要になる。従って、単純な構成では９００ビット（３０ｘ３０ビット）の情報格納量が必要になる。
【００７０】
以下に於て、９００ビットの情報格納を必要とせずに、小さな回路規模でシグナリング情報を処理する回路構成について説明する。
【００７１】
図１０は、図５のシグナリング分解部３２の構成を示す構成図である。
【００７２】
図１０のシグナリング分解部３２は、マルチフレーム同期検出／ライト生成部７０及びシグナリングデータ保持部８０を含む。
【００７３】
マルチフレーム同期検出／ライト生成部７０は、マルチフレーム同期検出部７１とライト信号生成部７２を含む。マルチフレーム同期検出部７１は、マルチフレーム同期信号ＨＷＲＤ１（図９のビットｂ１）を受け取ると共に、図５のＨＷタイミング制御部１０からシグナリングＴＳ有効タイミング信号ＲＳＴＳＴ３０−１を受け取る。これらの信号に基づいて、マルチフレーム同期検出部７１は、同期時に１及び非同期時に０になる同期信号ＳＹＮＣｍ（ｍ＝１〜３０）を生成する。同期信号ＳＹＮＣｍは、１ビットの信号として、３０個のパスの各々に対して出力される。ライト信号生成部７２は、同期信号ＳＹＮＣｍに基づいて、ライト信号Ｗｍ−ｎを生成する。ここでｍはパス番号を示し、ｎはフレーム番号を示す。従って例えば、ライト信号Ｗ３−２は、パス３の２番目のフレームを示し、パス３の２番目のフレームが入力されたときに、シグナリング信号をシグナリングデータ保持部８０に書き込むための信号である。
【００７４】
マルチフレーム同期検出／ライト生成部７０は、従来技術の範囲内であり、フリップフロップやカウンタ等の論理回路で構成される。なおシグナリングＴＳ有効タイミング信号ＲＳＴＳＴ３０−１は、パス１からパス３０に対応して、ＲＳＴＳＴ１からＲＳＴＳＴ３０が供給されるものであり、有効なパスに応じた１つがアクティブとなる信号である。
【００７５】
シグナリングデータ保持部８０は、ライト制御部８１、ローテートシフタ８２、及び３０個のＤ−ＦＦ８３を含む。各Ｄ−ＦＦ８３は１ビットのデータを格納し、全体で３０ビットのデータを格納する。ライト制御部８１は、ライト信号Ｗｍ−ｎを受け取りライト信号ＷＡ３０−１を生成して、３０個のＤ−ＦＦ８３にライトイネーブル信号として供給する。また同期信号ＳＹＮＣｍを受け取り、同期確立信号ｓｘ３０−１を供給して、３０個のＤ−ＦＦ８３に対して同期が確立された時のみデータ書き込みを可能にする。Ｄ−ＦＦ８３が格納するデータは、ローテートシフタ８２を介して供給される入力通信データＨＷＲＤ７−３（３ビット目から７ビット目）である。Ｄ−ＦＦ８３が格納するデータは、端末出力タイムスロットに割り当てられたシグナリング多重信号ＳＩＧＡ３０−１として出力される。
【００７６】
図１１は、ローテートシフタ８２及び３０個のＤ−ＦＦ８３の関係を示す図である。ローテートシフタ８２は、入力通信データＨＷＲＤ７−０の３ビット目から７ビット目であるＨＷＲＤ３乃至ＨＷＲＤ７（即ち図９のビットｂ３からビットｂ７に対応するデータ）を受け取り、適宜ローテートシフトして、Ｄ−ＦＦ８３に出力する。ローテートシフタ８２の出力線Ｓ３は、ＳＩＧＡ１に対応する１番目のＤ−ＦＦ８３、ＳＩＧＡ６に対応する６番目のＤ−ＦＦ８３、ＳＩＧＡ１１に対応する１１番目のＤ−ＦＦ８３、ＳＩＧＡ１６に対応する１６番目のＤ−ＦＦ８３、ＳＩＧＡ２１に対応する２１番目のＤ−ＦＦ８３、及びＳＩＧＡ２６に対応する２６番目のＤ−ＦＦ８３に並列に接続される。同様に、出力線Ｓ４乃至Ｓ７の各々は、図１１に示されるように、縦一列に配置されるＤ−ＦＦ８３に並列に接続される。
【００７７】
図１２は、図１０のシグナリングデータ保持部８０の動作を説明するための図である。図１２は、パス１が通信データレートｒａｔｅが４、パス５が通信データレートｒａｔｅが１０、パス１５が通信データレートｒａｔｅが８、パス２８が通信データレートｒａｔｅが３であり、その他のパスの通信データレートは０である場合の一例を示す。図１２に於て、Ａｍ−ｎは、パスｍのシグナリング信号Ａｎを示す。
【００７８】
図１２に示されるように、パス１のシグナリング信号Ａ１乃至Ａ４が、１番目のＤ−ＦＦ８３乃至４番目のＤ−ＦＦ８３に、ＳＩＧＡ１乃至ＳＩＧＡ４として格納される。またパス５のシグナリング信号Ａ１乃至Ａ１０が、５番目のＤ−ＦＦ８３乃至１４番目のＤ−ＦＦ８３に、ＳＩＧＡ５乃至ＳＩＧＡ１４として格納される。更に、パス１５のシグナリング信号Ａ１乃至Ａ８が、１５番目のＤ−ＦＦ８３乃至２２番目のＤ−ＦＦ８３に、ＳＩＧＡ１５乃至ＳＩＧＡ２２として格納される。パス２８のシグナリング信号Ａ１乃至Ａ３は、２８番目のＤ−ＦＦ８３乃至３０番目のＤ−ＦＦ８３に、ＳＩＧＡ２８乃至ＳＩＧＡ３０として格納される。なおこの場合、ＳＩＧＡ２３乃至ＳＩＧＡ２７は未使用であるが、パス１５のシグナリング信号Ａ９乃至Ａ１３が書き込まれる。この未使用部分は、データイネーブル信号によってマスクされるので問題はない。
【００７９】
図１２の例を図１１に対応付けて考えると、パス１のＡ１乃至Ａ５（ビットｂ３乃至ｂ７）は、ローテートシフト無しで出力線Ｓ３乃至Ｓ７に出力して、１番目から４番目までのＤ−ＦＦ８３に書き込めばよい。またパス５のＡ１乃至Ａ１０のうちの第１番目のフレームのシグナリング信号であるＡ１乃至Ａ５（ビット３乃至ｂ７）は、右に４ビットローテートシフトして、Ａ１が出力線Ｓ７に供給され、Ａ２乃至Ａ５が出力線Ｓ３乃至Ｓ６に供給されるようにして、５番目から９番目までのＤ−ＦＦ８３に書き込めばよい。またパス５のＡ１乃至Ａ１０のうちの第２番目のフレームのシグナリング信号であるＡ６乃至Ａ１０（ビットｂ３乃至ｂ７）についても、同様に右に４ビットローテートシフトして、１０番目から１４番目までのＤ−ＦＦ８３に書き込めばよい。更に、パス１５については右に４ビットローテートシフト、パス２８については、右に２ビットローテートシフトすればよい。
【００８０】
一般的には、パスｎについては、（ｎ−１）％５のローテートシフトをすればよい（ｘ％ｙは、ｘをｙで割った余りを示す）。
【００８１】
これを実現するために、図１１に示すようにＯＲ回路８４−１乃至８４−５を設けて、パス番号に応じて必要なビット数だけ右にローテトシフトするように構成する。ＯＲ回路８４−ｎには、（ｎ＋（５の倍数））番目のシグナリングＴＳ有効タイミング信号ＲＳＴＳＴｎ、ＲＳＴＳＴｎ＋５、ＲＳＴＳＴｎ＋１０、ＲＳＴＳＴｎ＋１５、ＲＳＴＳＴｎ＋２０、及びＲＳＴＳＴｎ＋２５が入力される。あるパスが有効な場合、ＯＲ回路８４−１乃至８４−５のうちで、有効なパスに対応するシグナリングＴＳ有効タイミング信号を入力とする一つのＯＲ回路が、出力をアクティブにする。ＯＲ回路８４−１乃至８４−５の出力は、ローテートシフタ８２の動作を制御して、夫々、右へ０ビット乃至４ビットのローテートシフトを行わせる。この構成によって、例えば、パス１についてはローテートシフト無し、パス５及びパス１５については右に４ビットローテートシフト、更にパス２８については右に２ビットローテートシフトさせて、図１２の配置を実現することが出来る。
【００８２】
ローテートシフタ８２からの出力をＤ−ＦＦ８３に書き込むためには、Ｄ−ＦＦ８３にイネーブル信号を供給する。前述のように、パスｍのｎ番目のフレームに対するシグナリング信号は、ライト信号Ｗｍ−ｎで書き込まれる。従って、ライト信号Ｗｍ−ｎを、適切なＤ−ＦＦ８３にイネーブル信号として供給する必要がある。この制御は、ライト制御部８１によって行われる。
【００８３】
図１３は、ライト制御部８１の回路構成を示す構成図である。
【００８４】
図１３のライト制御部８１は、セレクタ９０−１乃至９０ー３０を含む。セレクタ９０−１乃至９０−３０は、前段の出力を次段の入力の一つとする直列接続のチェーン構造となっている。セレクタ９０−１乃至９０−３０の各々は、前段の出力以外に、一つ或いは複数のライト信号Ｗｍ−ｎ（パスｍのｎ番目のフレームに対応するライト信号）を受け取る。
【００８５】
セレクタ９０−１乃至９０−３０の各々に供給される選択制御のための信号は、アクティブ信号ＰＡＣＴ３０−１のうちの１つ或いは複数のビットである。セレクタ９０−１乃至９０−３０の各々は、入力されるアクティブ信号ＰＡＣＴ３０−１の一つ或いは複数のビットが全てゼロの場合には、前段のセレクタの出力を選択する。またあるビットが１の場合には、そのビットに対応するライト信号入力がある場合には、そのライト信号を選択する。１であるビットに対応するライト信号がない場合には、前段のセレクタの出力を選択する。セレクタ９０−１乃至９０−３０の出力ＷＡ１乃至ＷＡ３０は夫々、１番目乃至３０番目のＤ−ＦＦ８３にデータを書き込むためのイネーブル信号として供給される。
【００８６】
１５番目のセレクタ９０−１５を例にとって説明する。セレクタ９０−１５には前段のセレクタ９０−１４の出力と、ライト信号Ｗ１５−１、Ｗ１０−２、及びＷ５−３とが入力される。また選択制御信号としては、アクティブ信号ＰＡＣＴ１５−５（５番目のＰＡＣＴ５から１５番目のＰＡＣＴ１５まで）が供給される。
【００８７】
ＰＡＣＴ５からＰＡＣＴ１５までの全ビットが０の場合、前段のセレクタ９０−１４の出力が選択される。
【００８８】
ＰＡＣＴ１５が１の場合、ライト信号Ｗ１５−１が選択される。
【００８９】
ＰＡＣＴ１４乃至ＰＡＣＴ１１の何れか一つが１の場合、前段のセレクタ９０−１４の出力が選択される。
【００９０】
ＰＡＣＴ１０が１の場合、ライト信号Ｗ１０−２が選択される。
【００９１】
ＰＡＣＴ９乃至ＰＡＣＴ６の何れか一つが１の場合、前段のセレクタ９０−１４の出力が選択される。
【００９２】
ＰＡＣＴ５が１の場合、ライト信号Ｗ５−３が選択される。
【００９３】
このように、ＰＡＣＴｎが１の場合には、ライト信号Ｗｎ−ｘ（ｘは１乃至６の何れか）を選択する。
【００９４】
このようにして選択を行う理由は以下の通りである。図１２の例において、１５番目のＤ−ＦＦ８３に格納されるシグナリング信号は、パス１５の１番目のシグナリング信号Ａ１５−１である。しかしながら、図１２の例とはパスの構成が異なる場合を考えると、１５番目のＤ−ＦＦ８３に格納される可能性のあるシグナリング信号はＡ１５−１だけではない。例えば、パス１４が存在するとすると、パス１４の２番目のシグナリング信号Ａ１４−２が格納される可能性がある。同様に、パス１３が存在する場合、Ａ１３−３が格納される可能性がある。或いはパス１のＡ１−１５が格納される可能性もある。このように１５番目のＤ−ＦＦ８３に格納される可能性のあるシグナリング信号は、パス１５からパス１までの何れの場合もあり得る。
【００９５】
パス１５のシグナリング信号Ａ１５−１が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１５が１であるので、ライト信号Ｗ１５−１が選択されて、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２は右に４ビットローテートシフトするので、パス１５のシグナリング信号Ａ１５−１（ビットｂ３）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９６】
パス１４のシグナリング信号Ａ１４−２が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１４が１であるので、前段のセレクタ９０−１４の出力が選択される。前段のセレクタ９０−１４に於ては、ＰＡＣＴ１４によってＷ１４−１が選択される。従ってセレクタ９０−１５は、前段からのライト信号Ｗ１４−１を選択して、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２は右に３ビットローテートシフトするので、パス１４のシグナリング信号Ａ１４−２（ビットｂ４）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９７】
パス１のシグナリング信号Ａ１−１５が格納される場合を考える。この場合、アクティブ信号ＰＡＣＴ１が１である。セレクタ９０−１５に於て、アクティブ信号ＰＡＣＴ１５−５は全ビット０であるので、前段のセレクタ９０−１４の出力が選択される。前段のセレクタ９０−１４に於ても、アクティブ信号ＰＡＣＴ１４−４は全て０であるので、前段のセレクタ９０−１３の出力が選択される。ＰＡＣＴ１による選択が行われるのは、セレクタ９０−１１であって、ＰＡＣＴ１によってライト信号Ｗ１−３が選択される。このライト信号Ｗ１−３は、パス１の３番目のフレームに対するライト信号であるが、これは、Ａ１−１５が３番目のフレームに存在することに対応する。
【００９８】
従ってセレクタ９０−１５は、セレクタ９０−１１から伝播されたライト信号Ｗ１−３を出力することになる。このライト信号Ｗ１−３によって、１５番目のＤ−ＦＦ８３をライトイネーブルにする。図１１のローテートシフタ８２はビットシフトを行わないので、パス１のシグナリング信号Ａ１−１５（ビットｂ７）は出力線Ｓ７を介して、１５番目のＤ−ＦＦ８３に格納される。
【００９９】
このようにして、図１１のローテートシフタ８２からの出力を、図１３のライト制御部８１が生成するライト信号ＷＡ１乃至ＷＡ３０によって、３０個のＤ−ＦＦ８３に書き込むことで、シグナリング多重モードの場合のシグナリング信号を端末側出力タイムスロットに割り当てて、シグナリング多重信号ＳＩＧＡ３０−１を生成することが出来る。
【０１００】
なおここで一般に、パスｎ（ｎ番目の端末側タイムスロット）に対するライト信号ＷＡｎは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋２｝個の入力を有するセレクタによって生成される。図１３の例の場合、１フレームのシグナリング数は、ビットｂ３乃至ｂ７の５個であるので、例えばＷＡ１５を出力するセレクタ９０−１５は、｛（１５−１）／５＋２｝即ち４個の入力を有する。
【０１０１】
図１４は、図１３のセレクタの構成を示すブロック図である。図１４は、一例として、セレクタ９０−２０の構成を示す。
【０１０２】
図１４のセレクタ９０−２０は、２入力セレクタ１０１と、３入力セレクタ１０２−１乃至１０２−３を含む。２入力セレクタ１０１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、アクティブ信号ＰＡＣＴ５が入力される。図１４に示されるように、アクティブ信号ＰＡＣＴ５の値に応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１０３】
３入力セレクタ１０２−１乃至１０２−３は、図１３のセレクタ９０−１９の出力ＷＡ１９と、図１４の前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。図１４に示されるように、対応するアクティブ信号ＰＡＣＴのビットパターンに応じて、３つの入力のうちの一つを選択する。
【０１０４】
図１５は、図１３のセレクタの構成を一般化して示すブロック図である。
【０１０５】
図１５に示されるように、セレクタ９０−ｎは、ｉ個のセレクタ１１０−１乃至１１０−ｉを含む。ここでセレクタの段数ｉは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋１｝である。ｉ段のセレクタのうちで、一番左側のセレクタ１１０−ｉだけが２入力セレクタであり、他のセレクタは３入力セレクタである。例えば、セレクタ９０−２０の場合を考えると、｛（２０−１）／５＋１）｝即ち４個のセレクタで構成することが出来る。
【０１０６】
図１５のような構成を用いることで、図１３のセレクタ９０−１乃至９０−３０を、２入力セレクタ及び３入力セレクタで実現することが出来る。
【０１０７】
図１６は、図１３のセレクタの別の構成を示すブロック図である。図１６は、一例として、セレクタ９０−２０の構成を示す。
【０１０８】
図１４のセレクタ構造では、各段のセレクタに、前段のセレクタ９０−１９からのライト信号ＷＡ１９が入力されているので無駄がある。図１６のセレクタ構造は、最左端のセレクタにのみ前段からのライト信号ＷＡ１９を入力する構成として、２入力セレクタだけで実現される。
【０１０９】
図１６のセレクタ９０−２０は、２入力セレクタ１２１乃至１２４を含む。最左端の２入力セレクタ１２１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、アクティブ信号ＰＡＣＴ２０−５が入力される。図１６に示されるように、アクティブ信号ＰＡＣＴ２０−５のビットパターンに応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１１０】
２入力セレクタ１２２乃至１２４は、前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。図１６に示されるように、対応するアクティブ信号ＰＡＣＴのビットパターンに応じて、２つの入力のうちの一つを選択する。
【０１１１】
図１７は、図１６のセレクタ９０−２０の変形例を示す図である。
【０１１２】
図１６の各セレクタ１２１乃至１２４は、対応するパスとそれ以降（番号が大きくなる方向）のパスのアクティブ信号によって、信号選択を行う。対応するパス以降のパスのアクティブ信号に関しては、全ビットが０であるか否かが問題となるだけであるので、対応するパス以降のパスのアクティブ信号を各段のセレクタに入力することには無駄がある。そこで図１７の構成ではアクティブ信号のゼロ判定を行う回路を設けることによって、構成をより明確なものとしている。
【０１１３】
図１７のセレクタ９０ー２０は、２入力セレクタ１３１乃至１３４、ゼロ判定回路１３５乃至１３８を含む。最左端の２入力セレクタ１３１は、図１３のセレクタ９０−１９の出力ＷＡ１９と、ライト信号Ｗ５−４とを入力とする。また選択制御信号としては、ゼロ判定回路１３５の出力が供給される。図１７に示されるように、アクティブ信号ＰＡＣＴ５と後段のゼロ判定回路１３６から受け取る信号ＺＩの組み合わせに応じて、ライト信号Ｗ５−４或いはＷＡ１９の何れかを選択する。
【０１１４】
２入力セレクタ１３２乃至１３４は、前段のセレクタの出力と、対応するライト信号Ｗ１０−３、Ｗ１５−２、及びＷ２０−１の何れか一つとを受け取る。また選択制御信号としては、夫々、ゼロ判定回路１３６乃至１３８からの信号を受け取る。図１７に示されるように、対応するアクティブ信号ＰＡＣＴの１ビットとゼロ判定回路へのＺＩ入力の組み合わせに応じて、２つの入力のうちの一つを選択する。なお２入力セレクタ１３４は、対応するアクティブ信号ＰＡＣＴ２０の１ビットの値のみで、入力選択が行われる。
【０１１５】
ゼロ判定回路１３８は、アクティブ信号ＰＡＣＴ２０−１６を受け取り、全ビットがゼロの場合に、前段のゼロ判定回路１３７に０を出力する。１ビットでも１であれば、前段のゼロ判定回路１３７に１を出力する。
【０１１６】
ゼロ判定回路１３６及び１３７は、夫々、対応するアクティブ信号ＰＡＣＴ１０−６及びＰＡＣＴ１５−１１を受け取る。対応するアクティブ信号の全ビットが０でありかつ後段のゼロ判定回路からの入力ＺＩとが０である場合に、前段のゼロ判定回路に０を出力する。１ビットでも１であれば、前段のゼロ判定回路に１を出力する。
【０１１７】
ゼロ判定回路１３５は、アクティブ信号ＰＡＣＴ５及び後段のゼロ判定回路１３６からの信号とを受け取り、これらの信号に基づいて、セレクタ１３１に選択制御信号を供給する。
【０１１８】
図１８は、図１３のセレクタの構成を一般化して示すブロック図である。
【０１１９】
図１８に示されるように、セレクタ９０−ｎは、ｉ個の２入力セレクタ１４０−１乃至１４０−ｉと、ｉ個のゼロ判定回路１５０−１乃至１５０−ｉを含む。ここで２入力セレクタ及びゼロ判定回路の段数ｉは、｛（ｎ−１）／（シグナリング用タイムスロットの１フレームのシグナリング信号数）＋１｝である。例えば、セレクタ９０−２０の場合を考えると、｛（２０−１）／５＋１）｝即ち４個の２入力セレクタと４個のゼロ判定回路とで構成することが出来る。
【０１２０】
図１８のような構成を用いることで、図１３のセレクタ９０−１乃至９０−３０を、２入力セレクタだけを用いて実現することが出来る。
【０１２１】
以上本発明は、実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【０１２２】
本明細書または図面に記載された発明を整理すると、
第１案では、通信回線上に自由な順番で配置されたパスを並べ替えて端末側に出力する装置であって、あるパスの第１番目のデータに対応してパス番号をカウント値として読み込み、第２番目以降のデータに対応して該カウント値をカウントアップするカウンタと、 該カウント値が指定する位置に該パスの実データを保持する格納部を含み、該格納部に格納される実データを該端末側に出力することを特徴とする装置を用いる。（１）
第２案では、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路はフレーム毎の初期状態に於て全ての位置にゼロを保持することを特徴とする第１案記載の装置を用いる。（２）
第３案では、前記データイネーブル回路の保持するデータを用いて前記端末側に出力される前記実データをマスクする回路を更に含むことを特徴とする第２案記載の装置を用いる。
【０１２３】
第４案では、前記パスに割り当てられる制御情報を受け取り、前記端末側に出力される前記実データに同期させて、該制御情報を該端末側に出力する制御情報割り当て回路を更に含むことを特徴とする第１案記載の装置を用いる。（３）
第５案では、前記制御情報割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第４案記載の装置を用いる。
【０１２４】
第６案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの制御情報かの何れか一つを選択することを特徴とする第５案の装置を用いる。
【０１２５】
第７案では、前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路はフレーム毎の初期状態に於て全ての位置にゼロを保持することを特徴とする第５案記載の装置を用いる。
【０１２６】
第８案では、前記データイネーブル回路の保持するデータを用いて前記端末側に出力される前記制御情報をマスクする回路を更に含むことを特徴とする第７案記載の装置を用いる。
第９案では、少なくとも前記実データを１フレーム期間保持するフレームバッファを更に含むことを特徴とする第１案記載の装置を用いる。（４）
第１０案では、前記フレームバッファの出力をパラレル・シリアル変換して前記端末側に出力する変換回路を更に含むことを特徴とする第９案記載の装置を用いる。
【０１２７】
第１１案では、通信回線上に自由な順番で配置されたパスを受け取り該パスのパス番号に対応する端末側の出力データ位置に該パスの実データを出力すると共に、該パスにマルチフレームの形式で含まれるシグナリング多重情報を該端末側に出力する装置であって、該マルチフレームの同期を検出してパス毎にライト信号を生成するライト信号生成回路と、該パス番号に応じて該マルチフレームの各フレームに含まれる所定個数のシグナリング信号をローテートシフトするローテートシフタと、 該パス番号に応じて該ライト信号から少なくとも一つを選択するライト信号制御回路と、 該ライト信号制御回路が選択したライト信号によって指定される位置に該ローテートシフタからの出力を格納する格納部を含むことを特徴とする装置を用いる。（５）
第１２案では、前記ローテートシフタは、｛（前記パス番号−１）％前記所定個数｝ビットだけ前記所定個数のシグナリング信号をローテトシフトすることを特徴とする第１１案記載の装置を用いる。（６）
第１３案では、前記ライト信号制御回路は前段の出力を後段の入力の一つとするように接続された複数のセレクタを含み、該セレクタの各々は、｛（対応するパス番号−１）／前記所定個数＋２｝入力のセレクタであることを特徴とする第１１案記載の装置を用いる。（７）
第１４案では、前記セレクタの各々は、｛（前記対応するパス番号−１）／前記所定個 数＋１｝段の２入力セレクタ及び３入力セレクタを含むことを特徴とする第１３案記載の装置を用いる。
【０１２８】
第１６案では、前記セレクタの各々は、｛（前記対応するパス番号−１）／前記所定個数＋１｝段の２入力セレクタを含むことを特徴とする第１４案記載の装置を用いる。（８）
第１６案では、シグナリング通常モードとシグナリング多重モードの何れかを示すモード情報を前記パス毎に設定するレジスタと、該シグナリング多重モードに対応する前記シグナリング信号を第１の入力とし、該シグナリング通常モードに対応する該パスに含まれる付加情報中のシグナリング信号を第２の入力として、該レジスタに設定される該モード情報に基づいて、該第１の入力と該第２の入力の何れか一方を選択するセレクタを更に含むことを特徴とする第１１案記載の装置を用いる。
【０１２９】
第１７案では、前記付加情報中のシグナリング信号を受け取り、前記端末側に出力される前記実データに同期させて、該付加情報中のシグナリング信号を該端末側に出力する信号割り当て回路を更に含むことを特徴とする第１６案記載の装置を用いる。
【０１３０】
第１８案では、前記信号割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第１７案記載の装置を用いる。
【０１３１】
第１９案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの該付加情報中のシグナリング信号かの何れか一つを選択することを特徴とする第１８案記載の装置を用いる。
【０１３２】
第２０案では、前記レジスタから前記モード情報を受け取り、前記端末側に出力される前記実データに同期させて、該モード情報を該端末側に出力するモード情報割り当て回路を更に含むことを特徴とする第１６案記載の装置を用いる。
【０１３３】
第２１案では、前記モード情報割り当て回路は、前段の出力を後段の入力の一つとするように接続された複数のセレクタを含むことを特徴とする第２０案記載の装置を用いる。
【０１３４】
第２２案では、該複数のセレクタの各々は、対応するパスの通信データレートが０であるか否かによって、前記前段の出力か対応するパスの該モード情報かの何れか一つを選択することを特徴とする第２１案記載の装置を用いる。
【発明の効果】
【０１３５】
請求項１の発明に於ては、パスの実データを書き込むアドレスをカウンタによって制御することで、パスｎの実データが端末側出力のｎ番目のタイムスロットから出力されるように、端末側出力を生成することが出来る。したがって、パス番号に基づいた単純な処理と単純な回路とによって、通信回線データを端末側データに並べ替えることが出来る。
【０１３６】
請求項２の発明に於ては、端末側に出力される実データに合わせてデータイネーブル回路に１を設定するので、端末側に出力される実データの各タイムスロットの有効／無効を示すデータを容易に生成することが出来る。
【０１３７】
請求項３の発明に於ては、データイネーブル回路によって、端末側に出力される実データの各タイムスロットの有効／無効を判断することが出来るので、無効データをマスクして出力されないように制御することが出来る。
【０１３８】
請求項４の発明に於ては、フレームバッファに１フレーム分の実データを格納することが出来る。
【０１３９】
請求項５の発明に於ては、シグナリング多重モードでシグナリング信号がマルチフレーム形式で転送される場合に、端末側に出力される各パスの実データの位置に合わせて、シグナリング信号を端末出力側に出力することが出来る。
【０１４０】
請求項６の発明に於ては、ローテトシフタで｛（パス番号−１）％（１フレームあたりのシグナリング信号の個数）｝ビットだけシグナリング信号をローテートシフトすることで、シグナリング信号を格納部の適切な位置に対応させることが出来る。
【０１４１】
請求項７の発明に於ては、前段の出力を後段の入力の一つとするように接続された複数のセレクタによってライト信号を選択することで、シグナリング信号を格納部の適切な位置に格納させることが出来る。
【０１４２】
請求項８の発明に於ては、各パス毎にシグナリング多重モード或いはシグナリング通常モードの何れかを指定可能であるように構成することで、シグナリング多重モード及びシグナリング通常モードの混在を許すことが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるパス割り当てを示す図である。
【図２】（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部の構成図であり、（Ｂ）は、ＨＷタイミング制御部からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部の構成図である。
【図３】ＨＷタイミング制御部及び実データＴＳＷ部の動作を示すタイミング図である。
【図４】データ・イネーブルバッファ部周辺の動作を説明するタイミング図である。
【図５】本発明の原理によるＨＷタイミング制御部及び実データＴＳＷ部を用いたＬＳＩの受信側回路の実施例を示すブロック図である。
【図６】制御／エラーＴＳＷ部及びシグナリングＴＳＷ部の構成を纏めて示す構成図である。
【図７】回線ＴＳ割り当て部の回路構成を示す回路図である。
【図８】図７の回線ＴＳ割り当て部の出力結果の一例を示す図である。
【図９】シグナリング・マルチフレームの構成を示す図である。
【図１０】図５のシグナリング分解部の構成を示す構成図である。
【図１１】ローテートシフタ及び３０個のＤ−ＦＦの関係を示す図である。
【図１２】図１０のシグナリングデータ保持部の動作を説明するための図である。
【図１３】ライト制御部の回路構成を示す構成図である。
【図１４】図１３のセレクタの構成を示すブロック図である。
【図１５】図１３のセレクタの構成を一般化して示すブロック図である。
【図１６】図１３のセレクタの別の構成を示すブロック図である。
【図１７】図１６のセレクタの変形例を示す図である。
【図１８】図１３のセレクタの構成を一般化して示すブロック図である。
【図１９】ＳＤＨリングシステムの一例を示す。
【符号の説明】
１０ ＨＷタイミング制御部
１１ デコーダ
１２ 一致検出回路
１３ エンコーダ
１４ ＯＲ回路
１５ ラッチ
１６ セレクタ
１７ ボーレートカウンタ
１８ タイミング生成回路
１９ ＨＷタイムスロットカウンタ
２０ 実データＴＳＷ部
２１ ラッチ
２２ ラッチ
２３ ライトアドレスカウンタ
２４ 実データバッファ部
２５ 立ち下がり検出回路
２６ データ・イネーブルバッファ部
２７ ラッチ
２８ セレクタ
２９−１、２９−２ Ｄ−ＦＦ
３０ シリアル・パラレル変換部
３１ 付加ＴＳ分離・エラー検出部
３２ シグナリング分解部
３３ 制御／エラーＴＳＷ部
３４ シグナリングＴＳＷ部
３５ レジスタ部
３６ デコーダ
３７ 受信ＥＳ部
３８ 有効ビット部
３９ 実データＰ／Ｓ部
４０ 制御ビット部
４１ シグナリング部
４２、４３、４４ マスク部
４５ 回線側タイミング制御部
５０、５１、５２ 回線ＴＳ割り当て部
５３ セレクタ
５４ ラッチ
５５、５６ セレクタ
５７、５８ Ｄ−ＦＦ
７０ マルチフレーム同期検出／ライト生成部
７１ マルチフレーム同期検出部
７２ ライト信号生成部
８０ シグナリングデータ保持部
８１ ライト制御部
８２ ローテートシフタ
８３ Ｄ−ＦＦ
５００通信回線（ＳＤＨリング）
５０１ ＬＳＩ
５０２ 端末
Claims (8)
- 通信回線上に自由な順番で配置されたパスを並べ替えて端末側に出力する装置であって、
あるパスの第１番目のデータに対応してパス番号をカウント値として読み込み、第２番目以降のデータに対応して該カウント値をカウントアップするカウンタと、
該カウント値が指定する位置に該パスの実データを保持する格納部
を含み、該格納部に格納される実データを該端末側に出力することを特徴とする装置。 - 前記格納部に於て前記カウント値が指定する位置に前記実データが書き込まれると、該カウント値が指定する対応する位置に１を保持するデータイネーブル回路を更に含み、該データイネーブル回路はフレーム毎の初期状態に於て全ての位置にゼロを保持することを特徴とする請求項１記載の装置。
- 前記パスに割り当てられる制御情報を受け取り、前記端末側に出力される前記実データに同期させて、該制御情報を該端末側に出力する制御情報割り当て回路を更に含むことを特徴とする請求項１記載の装置。
- 少なくとも前記実データを１フレーム期間保持するフレームバッファを更に含むことを特徴とする請求項１記載の装置。
- 通信回線上に自由な順番で配置されたパスを受け取り該パスのパス番号に対応する端末側の出力データ位置に該パスの実データを出力すると共に、該パスにマルチフレームの形式で含まれるシグナリング多重情報を該端末側に出力する装置であって、
該マルチフレームの同期を検出してパス毎にライト信号を生成するライト信号生成回路と、
該パス番号に応じて該マルチフレームの各フレームに含まれる所定個数のシグナリング信号をローテートシフトするローテートシフタと、
該パス番号に応じて該ライト信号から少なくとも一つを選択するライト信号制御回路と、
該ライト信号制御回路が選択したライト信号によって指定される位置に該ローテートシフタからの出力を格納する格納部
を含むことを特徴とする装置。 - 前記ローテートシフタは、｛（前記パス番号−１）％前記所定個数｝ビットだけ前記所定個数のシグナリング信号をローテトシフトすることを特徴とする請求項５記載の装置。
- 前記ライト信号制御回路は前段の出力を後段の入力の一つとするように接続された複数のセレクタを含み、該セレクタの各々は、｛（対応するパス番号−１）／前記所定個数＋２｝入力のセレクタであることを特徴とする請求項５記載の装置。
- シグナリング通常モードとシグナリング多重モードの何れかを示すモード情報を前記パス毎に設定するレジスタと、
該シグナリング多重モードに対応する前記シグナリング信号を第１の入力とし、該シグナリング通常モードに対応する該パスに含まれる付加情報中のシグナリング信号を第２の入力として、該レジスタに設定される該モード情報に基づいて、該第１の入力と該第２の入力の何れか一方を選択するセレクタ
を更に含むことを特徴とする請求項５記載の装置。
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