JP3035807B2 - 並列データ出力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを多重化して高
速伝送する伝送システムを測定するための測定装置内等
に用いられる並列データ出力装置に関する。

【０００２】

【従来の技術】電話回線の信号をディジタル化して伝送
する場合、伝送路を有効に利用するために多重化伝送シ
ステムが従来より利用されている。

【０００３】多重化伝送システムの信号形式には種々の
規格があるが、図８に示すように、２７０バイト×９バ
イトで１フレームが構成されるフォーマットのシステム
が多く用いられている。

【０００４】この図で、左側の９バイト×９バイトの領
域には、フレーム信号や回線情報等を伝送するためのＳ
ＯＨ領域（セクションオーバヘッド領域）と、多重化さ
れる低次群信号の先頭位置を示す情報を伝送するための
ＰＴＲ領域（ポインタ領域）が設けられ、残りの２６１
バイト×９バイトの領域は、多重化された情報（通話信
号データ等）を伝送するため情報領域として設けられて
いる。

【０００５】このようなフォーマットの信号伝送は、上
段の２７０バイトのデータを左から順に伝送してからそ
の下段の２７０バイトのデータを左から順に伝送すると
いう動作を繰り返して、２７０バイト×９バイトのデー
タを伝送した後、次のフレームの伝送を行なう。このフ
レーム全体の伝送速度は、例えば、ＳＤＨ（シンクロナ
ス・ディジタル・ハイアラーキ）のＳＴＭ−１という規
格では、１５６Ｍビット／ｓｅｃの高速伝送がなされ
る。

【０００６】ところで、このようなフレーム構造の多重
化伝送において様々な信号が多重化されるが、この時伝
送速度の整合をとるため、固定スタックビット等の信号
を挿入している。例えば、フレーム全体の伝送速度が１
５６Ｍビット／ｓｅｃで、通話信号データ等の情報が１
４０Ｍビット／ｓｅｃの伝送速度の信号で多重化される
場合には、２６１バイト×９バイト分の領域を１５６Ｍ
ビット／ｓｅｃの信号で伝送するのに要する時間内に、
１４０Ｍビット／ｓｅｃで多重化される情報量は２６１
バイト×９バイトより少なくなってしまう。

【０００７】このため、図９に２６１バイト分のフォー
マットを示すように、伝送速度差によるデータ欠落分を
補うための補充データＸ、Ｙ、Ｚを実際の情報Ｗ（イン
フォメーションビットをＩとすると「ＩＩＩＩＩＩＩ
Ｉ」の１バイトデータで表せられる）の間に挿入して、
フレーム全体の情報量がその伝送速度に対応するように
している。

【０００８】なお、ここで補充データＹは、「ＲＲＲＲ
ＲＲＲＲ」（Ｒは０又は１）で表せられる１バイトデー
タ、補充データＸは、「ＣＲＲＲＲＲＯＯ」（Ｃは多重
化される情報の位相揺らぎによる情報量の補正を行なう
ためのコントロールビット、Ｏはオーバヘッドビット）
で表せられる１バイトデータ、補充データＺは、「ＩＩ
ＩＩＩＩＳＲ」（Ｓは、補充データＸのコントロールビ
ットＣが例えば３回以上１になったとき「Ｉ」になり、
コントロールビットＣが１になった回数が３回より少な
いとき「Ｒ」になる可変ビット）で表せられる１バイト
データである。また、１バイトのＰＯＨ（パスオーバヘ
ッド）は、低次元の回線管理情報である。

【０００９】このように実際の情報の間に補充データを
挿入した信号を伝送する伝送系の誤り測定を行なう測定
装置には、図９に示した信号形式の情報Ｗおよび補充デ
ータＺの各インフォメーションビットＩの位置に、ある
決まった規則で連続性をもって発生する擬似ランダム信
号を挿入した１バイトの並列データを指定されたタイミ
ングに順次出力するための並列データ出力装置が設けら
れており、この種の測定装置では、並列データ出力装置
から出力されるデータに、前記補充データＸ、Ｙおよび
ＰＯＨ、ＳＯＨ、ＰＴＲの各情報を付加して１フレーム
分の信号を構成して、被測定伝送路等へ送出する。

【００１０】この種の測定装置に用いられる並列データ
出力装置では、連続性のある擬似ランダム信号を１バイ
ト単位で出力する場合の他に、補充データＺのように、
１バイト中の有効ビットとしてインフォメーションビッ
トＩが７個または６個挿入されたデータを出力する必要
があり、しかも、この補充データＺの次に出力される情
報Ｗの先頭ビットのデータは、その前に出力された補充
データＺの最終の有効ビット（補充データＺの先頭ビッ
トから７ビット目または６ビット目）のデータと連続し
ている必要がある。

【００１１】このため、この種の測定装置に用いられる
従来の並列データ出力装置では、擬似ランダム信号の出
力を１ビット単位にシリアル出力する連続データ出力回
路に対して、指定信号で指定され有効ビット数分のデー
タを出力させ、これを８ビット並列データに変換出力す
るようにしている。

【００１２】図１０は、従来の並列データ出力装置１０
の構成を示している。この図に示すように、従来の並列
データ出力装置１０は、この並列データ出力装置から出
力する並列データの種類（インフォメーションビットの
数）を指定するための指定信号（複数ビット並列の指定
信号）を外部の制御装置から受け、その指定信号をパラ
レル・シリアル変換して得たゲート信号を、フレーム全
体の伝送速度に対応した周波数１５６ＭＨｚのシリアル
クロックに同期して出力するゲート信号発生回路１１
と、そのシリアルクロックをゲート信号発生回路１１か
ら出力されるゲート信号の時間幅分だけ出力するゲート
回路１２と、ゲート回路１２から出力されるシリアルク
ロックに同期して、擬似ランダム信号を１ビットずつシ
リアル出力する連続データ出力回路１３と、連続データ
出力回路１３から出力される擬似ランダム信号を、１５
６ＭＨｚの１／８に相当する周波数１９．４４ＭＨｚの
バイトクロックに同期して８ビット並列のデータに変換
して出力するシリアル・パラレル変換器１４とで構成さ
れている。

【００１３】以下、この従来の並列データ出力装置１０
の動作を、図１１のタイミングチャートに基づいて説明
する。図１１の（ａ）に示すバイトクロックに同期し
て、例えばＰＯＨを指定する指定信号が図１１の（ｂ）
に示すように入力されると、ゲート信号発生回路１１
は、図１１の（ｃ）に示すように、バイトクロック１周
期分の間ゲート信号を出力しない。そして、次のバイト
クロックに同期して情報Ｗを指定する指定信号が入力さ
れると、バイトクロック１周期分の幅のゲート信号をゲ
ート回路１２へ出力する。ゲート回路１２は、情報Ｗ中
のインフォメーションビットの数だけシリアルクロック
を連続データ出力回路１３へ出力する。

【００１４】このため、連続データ出力回路１３から
は、バイトクロックの１周期の間に、連続する擬似ラン
ダム信号Ｐ１〜Ｐ８が１ビットずつ出力され、シリアル
・パラレル変換器１４からは、図１１の（ｅ）に示すよ
うに、各ビットがＰ１〜Ｐ８の８ビット並列データが出
力される。

【００１５】また、補充データＸ（またはＹ）のよう
に、インフォメーションビットを含まない信号を指定す
る指定信号が入力されると、ゲート信号は出力されず、
シリアル・パラレル変換器１４からは、連続データ出力
回路１３が出力しているデータＰ８が８ビット連続した
無効データが出力される。

【００１６】以下、同様に情報Ｗを指定する信号が入力
される毎に、シリアルクロックが８回ずつ連続データ出
力回路１３に入力され、シリアル・パラレル変換器１４
からは、Ｐ９〜Ｐ１６、Ｐ１７〜Ｐ２４の８ビット並列
データが出力される。

【００１７】そして、例えば、インフォメーションビッ
トの数が６の補充データＺを指定する指定信号が入力さ
れると、連続データ出力回路１３には、シリアルクロッ
クが６回だけ入力され、シリアル・パラレル変換器１４
からは、Ｐ２５〜Ｐ３０の６ビットを有効データとし、
さらにＰ３０の２ビット分を無効データとする８ビット
並列データが出力され、その次のバイトクロックの入力
時に情報Ｗが指定されると、Ｐ３０のデータと連続する
Ｐ３１〜Ｐ３８の８ビット並列データが出力される。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の並列データ出力装置では、多重化された信
号の伝送速度に同期した極めて高い周波数（１５６ＭＨ
ｚ）のシリアルクロックを用いて連続データ出力回路か
ら１ビットずつデータを出力させるようにしているた
め、少なくともゲート回路１２および連続データ出力回
路１３を高価なＥＣＬ素子を用いて構成しなければなら
ず、装置の価格が高くなるという問題があった。

【００１９】また、シリアルクロックとバイトクロック
との間で位相ずれが発生しやすく、この位相ずれを補正
するための作業および回路が必要になるという問題があ
った。

【００２０】本発明は、この問題を解決し、高価なＥＣ
Ｌ素子を用いることなく、また、クロック同士の位相ず
れによる問題が発生しない並列データ出力装置を提供す
ることを目的としている。

【００２１】

【課題を解決するための手段】前記目的を達成するため
に、本発明の並列データ出力装置は、Ｍビット並列（Ｍ
は複数）のデータ中の有効ビットを指定する指定信号と
そのクロック信号を受けて、前記指定信号によって指定
された有効ビットに連続性を有するデータを挿入してＭ
ビット並列のデータを前記クロック信号に同期して出力
する並列データ出力装置において、前記指定信号により
指定される有効ビットに挿入するための前記連続性を有
するデータを前記クロック信号に同期して記憶する一時
記憶回路（２２）と、少なくとも前記一時記憶回路に記
憶され前記有効ビットに挿入されるべきデータの数より
前記指定信号により指定される有効ビット数が大のと
き、新たにＭビットの連続性を有するデータを出力する
連続データ出力回路（２１）と、前記一時記憶回路に記
憶され前記有効ビットに挿入されるべきデータの数と前
記指定信号により指定される有効ビット数とにより、前
記一時記憶回路に記憶されているデータ及び前記連続デ
ータ出力回路から出力されているデータから、前記有効
ビットに連続性を有するデータを含むＭビット並列のデ
ータを選択的に出力する出力選択回路（２４）と、前記
一時記憶回路に記憶され前記出力選択回路によって選択
されなかった残りのデータと前記連続データ出力回路か
ら新たに出力されるＭビットのデータとを受けて、所定
データを選択してそれらが連続性を有するようにして前
記一時記憶回路へ出力して記憶せしめる書込選択回路
（２３）と、前記指定信号とクロック信号を受けて、前
記一時記憶回路、連続データ出力回路、出力選択回路お
よび書込選択回路を制御する制御部（２５）とを備えて
いる。

【００２２】

【作用】このように構成したため、本発明の並列データ
出力装置では、少なくとも一時記憶回路に記憶され有効
ビットに挿入されるべきデータの数より指定信号により
指定される有効ビット数が大のとき、連続データ出力回
路から新たなＭビットの連続性を有するデータが出力さ
れ、出力選択回路は、一時記憶回路に記憶され有効ビッ
トに挿入されるべきデータの数と指定信号により指定さ
れる有効ビット数とにより、一時記憶回路に記憶されて
いるデータ及び連続データ出力回路の出力データから、
有効ビットに連続性を有するデータを含むＭビット並列
のデータを選択的に出力する。また、書込選択回路は、
一時記憶回路に記憶され出力選択回路によって選択され
なかった残りのデータと連続データ出力回路から新たに
出力されるＭビットのデータを受けて、所定データを連
続性を有するように一時記憶回路に記憶させる。

【００２３】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、前記した多重化伝送システムの誤り測
定を行なう装置内に設けられた一実施例の並列データ出
力装置２０の構成を示している。

【００２４】この並列データ出力装置２０には、一連の
擬似ランダム信号を、後述する制御部２５からのデータ
要求クロックを受ける毎に８ビット（Ｍ＝８）単位に並
列出力する連続データ出力回路２１が設けられている。

【００２５】この連続データ出力回路２１は、内部で擬
似ランダム信号をデータ要求クロックに同期して生成出
力する回路に限定されず、一連の伝送信号が予めＦＩＦ
Ｏメモリ等に８ビット単位に記憶されている回路からデ
ータ要求クロックに同期してデータを読み出すように構
成したものであってもよい。

【００２６】連続データ出力回路２１から出力された８
ビット連続データは、書込選択回路２３を介して一時記
憶回路２２に一時記憶され、また、その８ビット連続デ
ータの一部は、一時記憶回路２２に記憶されているデー
タとともに出力選択回路２４を介して出力される。

【００２７】一時記憶回路２２は、アドレス指定型の大
容量メモリではなく、例えば、高速動作が可能なデータ
ラッチ型のフリップフロップからなる１２ビットの一時
記憶回路であり、その内部は４ビットずつ上位領域２２
ａ、中位領域２２ｂ、下位領域２２ｃに分かれており、
書込選択回路２３が選択したデータをバイトクロック
（周波数１９．４４ＭＨｚ）が入力されるタイミングで
一時記憶する。

【００２８】この一時記憶回路２２の容量は、一時記憶
回路２２自身の回路規模だけでなく、後述する書込選択
回路２３および出力選択回路２４の回路規模の大小に大
きな影響を与える。

【００２９】つまり、一時記憶回路２２の容量を大きく
すればするほど、データ線の数が増すため、これを切り
換える書込選択回路２３と出力選択回路２４の構成が大
きくなってしまい、逆に一時記憶回路２２の容量を少な
くすると、書込選択回路２３と出力選択回路２４の制御
が複雑になる。したがって、この実施例では、一時記憶
回路２２の容量を、一時記憶回路２２自身、書込選択回
路２３および出力選択回路２４の回路規模が大きくなら
ず、しかもその制御が複雑にならないように１２ビット
にしている。

【００３０】書込選択回路２３はマルチプレクサ回路等
で構成され、連続データ出力回路２１から出力される８
ビット連続データあるいは一時記憶回路２２に記憶され
ているデータを、４ビット単位で後述する制御部２５か
らの第１の制御信号に応じて一時記憶回路２３の領域に
並列に且つ選択的に出力して、バイトクロックに同期し
たタイミングに記憶させる。なお、この書込選択回路２
３は、指定信号によって指定される有効ビットに挿入す
ることができる有効データが所定ビット数Ｋ（ここでは
Ｋ＝５）以上一時記憶回路２２に記憶された状態を維持
するように制御される。

【００３１】出力選択回路２４はマルチプレクサ回路に
よって構成され、後述する制御部２５からの第２の制御
信号に応じて、一時記憶回路２２に記憶されているデー
タと連続データ出力回路２１から出力される８ビット連
続データの一部のなかから、指定信号によって指定され
た有効ビット位置に連続性のあるデータが挿入された８
ビット並列のデータを選択的に出力する。

【００３２】この出力選択回路２４は、指定信号によっ
て指定された有効ビット数が一時記憶回路２２に有効デ
ータとして記憶されているデータ数以下の場合には、一
時記憶回路２２に記憶されているデータから指定された
有効ビット数分のデータを選択出力し、指定信号によっ
て指定された有効ビット数が一時記憶回路２２に有効デ
ータとして記憶されているデータ数より大きい場合に
は、その不足ビット分のデータを、連続データ出力回路
２１から新たに出力された８ビット連続データから取り
出して、これを一時記憶回路２２に記憶されている有効
データに付加して、指定された有効ビット数分のデータ
を選択出力するように制御される。

【００３３】なお、前記したように、一時記憶回路２２
に有効データとして記憶されているデータのビット数の
最小は５ビットで、出力選択回路２４から有効なデータ
として選択出力されるビット数の最大は８ビットなの
で、出力選択回路２４は、連続データ出力回路２１から
出力されている８ビット連続データの先頭ビットから最
大で３ビット目までのデータを有効なデータとして選択
することになる。

【００３４】制御部２５は、バイトクロックに同期して
外部の制御装置から入力される指定信号に対応した８ビ
ット（Ｍビット）並列データを、少ない容量の一時記憶
回路２２を用いて順次出力するために、連続データ出力
回路２１、書込選択回路２３および出力選択回路２４を
制御する。

【００３５】なお、ここで、指定信号は出力選択回路２
４から出力される８ビットデータ中の有効ビット位置を
示す信号であるが、この場合有効ビット位置の先頭ビッ
トは、前記従来技術の項で説明したように通話情報が１
４０Ｍビット／ｓｅｃの場合、常に８ビット中の第１ビ
ット目であり、しかも、その有効ビット位置は、８ビッ
ト連続、７ビット連続、あるいは６ビット連続の場合し
かないので、この有効ビット位置を指定する信号は、８
ビット中の有効ビット数Ａを指定する信号でもある。

【００３６】したがって、ここでは、８ビット全てがイ
ンフォメーションビットである情報Ｗに対してＡ＝８、
８ビット全てがインフォメーションビットでない補充デ
ータＸ、Ｙに対してＡ＝０、８ビット中６ビットまたは
７ビットがインフォメーションビットである補充データ
Ｚに対してＡ＝６またはＡ＝７とし、有効ビット数Ａが
６の補充データＺを補充データＺ１、有効ビット数が７
の補充データＺを補充データＺ２と区別する。

【００３７】制御部２５は、指定信号が入力される毎
に、その指定信号で指定された有効ビット数の擬似ラン
ダム信号が先頭ビットから連続性をもって挿入された並
列データを出力選択回路２４を介して出力させるよう
に、連続データ出力回路２１、出力選択回路２４を制御
する。

【００３８】また、制御部２５は、図２に示すように、
有効データとして出力可能なデータが常に５ビット（Ｋ
ビット）以上一時記憶回路２２に記憶され、且つその先
頭ビットが上位領域２２ａ内に位置するような８つの状
態Ｊ（５）〜Ｊ（１２）のいずれかとなるように、書込
選択回路２３を制御する。

【００３９】この制御部２５は、図１に示しているよう
に、残りビット数保持回路２６、連続データ要求回路２
７、出力制御回路２８、書込制御回路２９によって構成
されている。

【００４０】残りビット数保持回路２６は、指定信号を
受けて、一時記憶回路２２に記憶され有効データとして
出力できるデータの残りビット数Ｂをバイトクロック毎
に更新し保持する。この残りビット数Ｂは、図２に示し
た一時記憶回路２２の８つの状態Ｊ（５）〜Ｊ（１２）
にそれぞれ対応して５〜１２の範囲のいずれかとなる。

【００４１】連続データ要求回路２７は、入力される指
定信号が指定する０以外の有効ビット数Ａを、残りビッ
ト数保持回路２６に保持されている現段階の残りビット
数Ｂから減じた値（Ｂ−Ａ）が５ビットより小さい場合
のみ、連続データ出力回路２１にデータ要求クロックを
出力して、連続データ出力回路２１から新たな８ビット
連続データを並列出力させる。

【００４２】出力制御回路２８は、残りビット数保持回
路２６に保持されている残りビット数Ｂと指定信号で指
定された有効ビット数Ａとの比較結果に応じた第２の制
御信号を出力選択回路２４に出力する。

【００４３】以下、出力制御回路２８による出力選択回
路２４の選択動作を図３にしたがって説明する。

【００４４】（１）Ａ＝０の場合 入力された指定信号の有効ビット数Ａが０の場合には、
その前段階と同一選択状態を維持する。

【００４５】（２）Ｂ−Ａ≧０の場合 現段階の残りビット数Ｂから有効ビット数Ａを減じた値
（Ｂ−Ａ）が０以上となる指定信号が入力された場合、
例えば、Ｊ（７）（Ｂ＝７）の状態で有効ビット数Ａ＝
６が指定された場合には、図３の（ａ）に示すように、
一時記憶回路２２の上位領域２２ａに記憶されている残
りデータの先頭ビット（この場合、一時記憶回路２２の
上位領域２２ａの上から２ビット目）から６ビット連続
するデータを有効データとし、また、これに続く２ビッ
ト（中位領域２２ｂの上から４ビット目と下位領域２２
ｃの上から１ビット目）のデータを無効データとして、
選択して８ビット並列に出力させる。なお、２ビット分
の無効データとして、連続データ出力回路２１から出力
された８ビット連続データの第１、第２ビットのデータ
を選択してもよい。

【００４６】（３）Ｂ−Ａ＜０の場合 現段階の残りビット数Ｂから有効ビット数Ａを減じた値
（Ｂ−Ａ）が負となるのは、Ｊ（５）の状態で有効ビッ
ト数Ａ＝６〜８が指定されたときか、Ｊ（６）の状態で
有効ビット数Ａ＝７、８が指定されたときか、Ｊ（７）
の状態で有効ビット数Ａ＝８が指定されたときかのいず
れがである。これらの場合には、一時記憶回路２２に記
憶されている全ての残りデータの末尾に、連続データ出
力回路２１から新たに出力された８ビット連続データの
先頭ビットから有効ビット数Ａと残りビット数Ｂとの差
（Ａ−Ｂ）に等しいビット数分連続するデータを付加し
たデータを、有効データとして選択出力させる。

【００４７】例えば、Ｊ（６）の状態で有効ビット数Ａ
＝７が指定された場合には、図３の（ｂ）に示すよう
に、一時記憶回路２２の上位領域２２ａの上から４ビッ
ト目に先頭ビットがある６ビットの残りデータと、連続
データ出力回路２１から新たに出力された８ビット連続
データの先頭ビットのデータとで構成される７ビットの
データを有効データとし、連続データ出力回路２１から
出力された８ビット連続データの第２ビット目のデータ
を無効データとして選択して、８ビット並列のデータを
出力させる。

【００４８】一方、書込制御回路２９は、出力制御回路
２８と同様に、残りビット数保持回路２６に保持されて
いる現段階の残りビット数Ｂと指定信号で指定された有
効ビット数Ａとの比較結果に応じた第１の制御信号を書
込選択回路２３に出力する。以下、書込制御回路２９に
よる書込選択回路２３の選択動作を図４および図５にし
たがって説明する。なお、図４は書込選択回路２３の選
択動作、図５は、現段階の一時記憶回路２２の状態が指
定信号によって指定される有効ビット数Ａを含む８ビッ
ト並列データを選択出力した後にどのように遷移するか
をまとめた図である。

【００４９】（１）Ａ＝０の場合 入力された指定信号の有効ビット数Ａが０の場合には、
一時記憶回路２２に記憶されているデータを次の指定信
号に対して出力できるようにするため、図４の（ａ）に
示すように、一時記憶回路２２の１２ビット分の記憶デ
ータを、その記憶領域を変えることなくそのまま選択し
て、次のバイトクロック入力時に一時記憶回路２２へ再
記憶させ、次のバイトクロック入力時に一時記憶回路２
２の状態を前の状態と同一状態に維持させる。

【００５０】（２）Ｂ−Ａ≦０の場合 入力された指定信号の有効ビット数Ａが現段階の残りビ
ット数Ｂ以上になるのは、一時記憶回路２２がＪ（５）
の状態で有効ビット数Ａ＝５〜８の指定信号が入力され
たときか、Ｊ（６）の状態で有効ビット数Ａ＝６〜８の
指定信号が入力されたときか、Ｊ（７）の状態で有効ビ
ット数Ａ＝７、８の指定信号が入力されたときか、Ｊ
（８）の状態で有効ビット数Ａ＝８の指定信号が入力さ
れたときのいずれかである。これらの場合には、一時記
憶回路２２の残りデータは、全て有効データとして一時
記憶回路２２から選択出力されてしまうので、図４の
（ｂ）に示すように、連続データ出力回路２１から新た
に出力された８ビット連続データの先頭ビットから４ビ
ット分を一時記憶回路２２の上位領域２２ａに選択出力
し、５ビット目から８ビット目まで中位領域２２ｂに選
択出力させ、次のバイトクロック入力時には、図５に示
すように、Ｊ（５）、Ｊ（６）、Ｊ（７）、Ｊ（８）の
いずれかの状態にする。

【００５１】（３）Ｂが８以下で、０＜Ｂ−Ａ＜Ｋ（＝
５）の場合 現段階の残りビット数Ｂが８以下で、入力された指定信
号の有効ビット数Ａを残りビット数Ｂから減じた値が０
より大で所定数Ｋ（＝５）より小となるのは、状態Ｊ
（８）で有効ビット数Ａ＝７、６が指定されたときか、
状態Ｊ（７）で有効ビット数Ａ＝６が指定されたときの
いずれかであり、これらの場合には、次に有効データと
して出力できるデータが中位領域２２ｂに１ビットまた
は２ビット残る。したがって、図４の（ｃ）に示すよう
に、この中位領域２２ｂの４ビットデータを一時記憶回
路２２の上位領域２２ａに選択出力するとともに、連続
データ出力回路２１から新たに出力される８ビット連続
データの先頭ビットから４ビットまでを中位領域２２ｂ
へ、また５ビット目から８ビットまでを下位領域２２ｃ
へ選択出力して、次のバイトクロック入力時には図５に
示すように、Ｊ（９）またはＪ（１０）のいずれかの状
態にする。

【００５２】（４）Ｂが９以上で、０＜Ｂ−Ａ＜Ｋ（＝
５）の場合 現段階の残りビット数Ｂが９以上で、入力された指定信
号の有効ビット数Ａを残りビット数Ｂから減じた値が０
より大で所定数Ｋ（＝５）より小となるのは、Ｊ
（９）、Ｊ（１０）の状態で有効ビット数Ａ＝８〜６が
指定されたときか、Ｊ（１１）の状態で有効ビット数Ａ
＝７、８が指定されたときか、Ｊ（１２）の状態で有効
ビット数Ａ＝８が指定されたときのいずれかである。こ
れらの場合には、次に有効データとして出力できるデー
タが下位領域２２ｃに１〜４ビット残る。したがって、
図４の（ｄ）に示すように、この下位領域２２ｃの４ビ
ットデータを一時記憶回路２２の上位領域２２ａに選択
出力するとともに、この４ビットデータと連続データ出
力回路２１から新たに出力される８ビット連続データと
が連続するように、８ビット連続データの先頭ビットか
ら４ビットまでを中位領域２２ｂへ、また５ビット目か
ら８ビットまでを下位領域２２ｃへ選択出力して、次の
バイトクロック入力時に、図５に示すように、Ｊ
（９）、Ｊ（１０）、Ｊ（１１）、Ｊ（１２）の状態に
する。

【００５３】（５）Ｂ−Ａ≧Ｋ（＝５）の場合 入力された指定信号の有効ビット数Ａを、現段階の残り
ビット数Ｂから減じた値が所定数Ｋ（＝５）以上となる
のは、Ｊ（１１）の状態で有効ビット数Ａ＝６が指定さ
れたときか、Ｊ（１２）の状態で有効ビット数Ａ＝６、
７が指定されたときである。これらの場合には、次に有
効データとして出力できるデータが中位領域２２ｂと下
位領域２２ｃの２つの領域にまたがって５ビットまたは
６ビット残る。したがって、図４の（ｅ）に示すよう
に、中位領域２２ｂの４ビットデータを一時記憶回路２
２の上位領域２２ａに選択出力するとともに、下位領域
２２ｃの４ビットデータを中位領域２２ｂへ選択出力し
て、次のバイトクロック入力時に、図５のように、Ｊ
（５）、Ｊ（６）の状態にする。

【００５４】このように、書込制御回路２９は、有効デ
ータとして出力できるデータの先頭が常に一時記憶回路
２２の上位領域２２ａに記憶されるように書込選択回路
２３を制御しているので、出力制御回路２８が一時記憶
回路２２から有効ビットに挿入するためのデータを読み
出す場合、この上位領域２２ａの４ビットのいずれかを
先頭データとして選択すればよく、他の領域に先頭デー
タがある場合に比べて出力選択制御が容易になる。ま
た、一時記憶回路２２にデータを記憶する場合、連続デ
ータ出力回路２１から出力される８ビット連続データお
よび一時記憶回路２２に記憶されているデータを４ビッ
ト単位に選択して、一時記憶回路２２へ記憶すればよい
ので、書込選択回路２３の構成もその制御も容易にな
る。

【００５５】図６は、指定信号に対する各部のデータの
遷移を、一時記憶回路２２がＪ（１２）の状態から示し
たタイミングチャートである。以下、この図に基づい
て、一実施例の並列データ出力装置２０の動作を説明す
る。

【００５６】一時記憶回路２２がＪ（１２）の状態で、
図６の（ａ）に示すように、バイトクロックが立ち上が
ったｔ１時に、一時記憶回路２２には、図６の（ｅ）に
示すように有効データとして出力可能なＰ１〜Ｐ１２ま
での１２ビットのデータが記憶される。

【００５７】このｔ１時に、図６の（ｂ）のように、情
報Ｗを指定する指定信号（Ａ＝８）が入力されると、制
御部２５の連続データ要求回路２７からは、その前の状
態Ｊ（１２）と指定された有効ビット数Ａ＝８とによっ
て、図６の（ｃ）に示すようにバイトクロックとほぼ同
期して立ち上がるデータ要求クロックが出力され、出力
制御回路２８からは出力選択回路２４が一時記憶回路２
２の第１ビット目から８ビット目までのデータを選択出
力するための第２の制御信号が出力される。

【００５８】このため、連続データ出力回路２１から
は、図６の（ｄ）に示すように、Ｐ１３〜Ｐ２０までの
新たな８ビット連続データが出力され、出力選択回路２
４からは、図６の（ｆ）に示すように、一時記憶回路２
２のＰ１〜Ｐ８までのデータが、有効データとして選択
されて並列出力される。

【００５９】また、ｔ１時から次のバイトクロックの立
ち上がるｔ２時までの間に、制御部２５の書込制御回路
２９は、書込選択回路２３が、一時記憶回路２２の下位
領域２２ｃのデータＰ９〜Ｐ１２を上位領域２２ａへ選
択出力し、連続データ出力回路２１から新たに出力され
た８ビット連続データＰ１３〜Ｐ２０を中位領域２２ｂ
と下位領域２２ｃへ選択出力するための第１の制御信号
を出力する。

【００６０】したがって、次のバイトクロックが立ち上
がるｔ２時には、有効データとして出力できるＰ９〜Ｐ
２０までの１２ビットデータが一時記憶回路２２に記憶
されることになる。このｔ２時に再び情報Ｗを指定する
指定信号が入力されると、前記同様に、連続データ出力
回路２１からはＰ２１〜Ｐ２８までの８ビット連続デー
タが出力され、出力選択回路２４からは、一時記憶回路
２２のＰ９〜Ｐ１６までの８ビットデータが有効データ
として並列出力され、次のバイトクロックの入力時ｔ３
には、一時記憶回路２２の下位領域２２ｃのデータＰ１
７〜Ｐ２０が上位領域２２ａへ記憶され、また、連続デ
ータ出力回路２１から新たに出力された８ビット連続デ
ータＰ２１〜Ｐ２８が、中位領域２２ｂと下位領域２２
ｃへ記憶される。

【００６１】このｔ１時およびｔ２時の動作は、Ｊ（１
２）の状態で有効ビット数Ａ＝８の情報Ｗを指定する指
定信号が入力される場合であり、この場合には、図５に
示したように必ずＪ（１２）の状態に戻る。したがっ
て、情報Ｗが続けて指定されている間は、上記の動作が
繰り返されることになる。

【００６２】図６の（ｂ）に示しているように、ｔ３時
に補充データＸ（または補充データＹ）を指定する指定
信号が入力されると、データ要求クロックは出力され
ず、また、出力選択回路２４の選択状態が維持されるの
で、出力選択回路２４からは、一時記憶回路２２のＰ１
７〜Ｐ２４までの８ビットデータが全ビット無効なデー
タとして選択出力される。なお、この選択出力された８
ビット並列の無効データの位置には、前述した補充デー
タＸあるいは補充データＹが、図示しないデータ挿入回
路によって挿入される。

【００６３】そして、次のバイトクロックが立ち上がる
ｔ４時には、一時記憶回路２２に記憶されていた１２ビ
ットのデータＰ１７〜Ｐ２８が再記憶される。

【００６４】ｔ４時に情報Ｗを指定する指定信号が再び
入力されると、前記ｔ１、ｔ２時と同様に、連続データ
出力回路２１から新たな８ビット連続データＰ２９〜Ｐ
３６が出力し、一時記憶回路２２のＰ１７〜Ｐ２４まで
の８ビットデータが有効データとして出力し、次のバイ
トクロックの立ち上がるｔ５時に、Ｐ２５〜Ｐ３６まで
の１２ビットデータが一時記憶回路２２に記憶される。

【００６５】ｔ５時に情報Ｗを指定する指定信号が入力
されると、連続データ出力回路２１から新たな８ビット
連続データＰ３７〜Ｐ４４が出力し、一時記憶回路２２
のＰ２５〜Ｐ３２までの８ビットデータが有効データと
して出力し、次のバイトクロックの立ち上がるｔ６時
に、Ｐ３３〜Ｐ４４までの１２ビットデータが一時記憶
回路２２に記憶される。

【００６６】ｔ６時に有効ビット数Ａ＝６の補充データ
Ｚ１を指定する指定信号が入力されると、データ要求ク
ロックは出力されず、一時記憶回路２２のＰ３３〜Ｐ３
８までの６ビットデータが有効データとして、また、そ
れに続くＰ３９、Ｐ４０の２ビットデータが無効ビット
として選択出力される。

【００６７】そして、次のバイトクロックが立ち上がる
ｔ７時より前に、一時記憶回路２２の上位領域２２ａに
は、データＰ３９を含む中位領域２２ｂの４ビットデー
タＰ３７〜Ｐ４０が選択出力され、中位領域２２ｂに
は、下位領域２２ｃの４ビットデータＰ４１〜Ｐ４４が
選択出力され、ｔ７時にＰ３７〜Ｐ４４のデータが記憶
される。

【００６８】このｔ７時の一時記憶回路２２の状態は、
上位領域２２ａの第３ビット目から中位領域２２ｂの第
４ビット目までの６ビットに、有効データとして出力で
きる残りデータが記憶されたＪ（６）状態となる。

【００６９】そして、ｔ７時に情報Ｗを指定する指定信
号が入力されると、連続データ出力回路２１から新たな
８ビット連続データＰ４５〜Ｐ５２が出力し、一時記憶
回路２２の６ビットの残りデータＰ３９〜Ｐ４４の末尾
に、Ｐ４５、Ｐ４６を付加した８ビットデータが有効デ
ータとして出力される。

【００７０】そして、次のバイトクロックの入力時ｔ８
までに、連続データ出力回路２１から出力された８ビッ
トデータＰ４５〜Ｐ５２を一時記憶回路２２の上位領域
２２ａと中位領域２２ｂに対して選択出力して、ｔ８時
に一時記憶回路２２に記憶させる。なお、データＰ４
５、Ｐ４６は、既に有効データとして出力選択回路２４
から選択出力されているので、ｔ８時に一時記憶回路２
２に記憶されたＰ４５、Ｐ４６の２ビットデータは無効
データとなり、この時の一時記憶回路２２の状態もＪ
（６）の状態となる。

【００７１】したがって、ｔ８時に情報Ｗを指定する指
定信号が入力された場合にも、ｔ７時と同様の動作がな
され、連続データ出力回路２１からはＰ５３〜Ｐ６０ま
での８ビット連続データが出力され、出力選択回路２４
からは、Ｐ４７〜Ｐ５４までの８ビットデータが有効デ
ータとして出力される。

【００７２】そして、ｔ９時に有効ビット数Ａ＝７の補
充データＺ２を指定する指定信号が入力されると、連続
データ出力回路２１からＰ６１〜Ｐ６８までの８ビット
連続データが出力し、一時記憶回路２２のＰ５５〜Ｐ６
０の６ビットデータの末尾にデータＰ６１を付加した７
ビットの有効データに、データＰ６２の無効データが付
加された、８ビットのデータが並列出力される。

【００７３】したがって、次のバイトクロック入力時ｔ
１０に一時記憶回路２２には、Ｐ６１〜Ｐ６８までのデ
ータが記憶されるが、そのうち、データＰ６１は、既に
有効データとして出力済みの無効データであるから、一
時記憶回路２２は、Ｐ６２〜Ｐ６８の７ビットのデータ
が有効データとして残るＪ（７）の状態となる。

【００７４】このように、有効ビット数Ａ＝８を指定す
る指定信号の間に、有効ビット数Ａ＝７、６を指定する
指定信号が入力された場合でも、連続データ出力回路２
１から並列出力された一連の擬似ランダム信号が、指定
された有効ビット位置に連続性をもって挿入された並列
データが、バイトクロックに同期して出力されることに
なる。

【００７５】この並列データ出力装置２０では、連続デ
ータ出力回路２１から並列出力されるデータを並列デー
タのまま書込および選択処理して、指定信号に応じた８
ビット並列データを出力しているので、シリアル処理に
必要なクロック信号の１／Ｍの低速なクロック信号に対
応した動作速度の回路で、安価に構成することができ
る。

【００７６】また、高速なシリアルクロックを用いない
ので、クロック間の位相ずれによる動作の不安定さがな
く、位相ずれの補正作業が不要になる。

【００７７】また、この実施例の並列データ出力装置で
は、指定信号が入力される毎に一時記憶回路の残りデー
タの入れ換え制御を４ビット単位で行なっているので、
書込選択回路２３および出力選択回路２４の規模を小さ
くする効果がある。

【００７８】

【他の実施例】なお、前記実施例は、並列出力するデー
タのビット数（Ｍ）が８ビット、所定値Ｋが５、一時記
憶回路２２の記憶容量が１２ビットの例であったが、こ
れらの値は、本発明を限定するものでなく、種々の組合
せが可能である。

【００７９】例えば、並列出力するデータのビット数
（Ｍ）を８ビット、一時記憶回路の記憶容量Ｎを１０ビ
ットにする場合、一時記憶回路の内部を２ビット単位に
分け、所定値Ｋを３（Ｎ−Ｍ＋１＝３）にすればよく、
この場合、一時記憶回路の残りデータの最小ビット数は
３ビットとなるので、連続データ出力回路２１から出力
される８ビット連続データのうち、最大で５ビット（Ｍ
−Ｋ＝５）分を、一時記憶回路２２のデータに付加して
出力する。

【００８０】また、上記数値例は、前述した多重化伝送
システムの誤り測定を行なう装置に用いる並列データ出
力装置を前提にしたものであるが、本発明の並列データ
出力装置は、Ｍビット中の指定された有効ビット位置に
一連のデータが連続性をもって挿入されたＭビット並列
データを必要とする種々の装置に適用でき、その装置の
並列出力するデータのビット数Ｍに応じて、他の数値
Ｎ、Ｋを変更すればよい。

【００８１】また、前記実施例では、有効データに続く
データを無効データとして用いていたが、有効データの
末尾のデータを無効データとして用いてもよい。

【００８２】また、前記実施例では、Ｍビット中の有効
ビット位置が、そのＭビットデータの先頭ビットから連
続している場合について説明したが、Ｍビット中の有効
ビットの位置が無効ビットをはさむ位置にある場合、例
えば、図７に示すように、一時記憶回路２２にＰ１〜Ｐ
１２までのデータがあるときに、８ビット中第１〜４ビ
ットまでと、第６〜８ビットまでが有効ビット位置で指
定された場合には、出力選択回路２４が、Ｐ１〜Ｐ４ま
でのデータを、第１〜４ビットの有効ビットとして出力
し、Ｐ４のデータを第５ビットの無効データとして出力
し、Ｐ５〜Ｐ７までのデータを、第６〜８ビットの有効
データとして出力するように制御すればよい。

【００８３】

【発明の効果】以上説明したように、本発明の並列デー
タ出力装置は、クロック信号に同期して入力される指定
信号を受け、その指定信号で指定された有効ビットに挿
入するための有効データとして出力できるデータを、一
時記憶回路へ連続した状態で記憶させるとともに、指定
信号で指定された有効ビット数が、一時記憶回路のデー
タの残りビット数以下の場合には、その残りデータから
指定された有効ビット分連続したデータを選択して、こ
れを有効ビットに挿入した並列データを出力し、指定信
号で指定された有効ビットが一時記憶回路のデータの残
りビット数より大きい場合には、一時記憶回路の残りデ
ータおよび連続データ出力回路から新たに出力されたデ
ータから、指定された有効ビット分連続した所定データ
を選択して、これを有効ビットに挿入した並列データを
出力するように構成されている。

【００８４】即ち、本発明の並列データ出力装置は、連
続データ出力回路から並列出力されるＭビット連続デー
タを並列データのまま書込選択処理および出力選択処理
して、指定信号に応じたＭビット並列データを出力して
いるので、シリアル処理に必要なクロック信号の１／Ｍ
の低速なクロック信号に対応した動作速度の回路で、且
つ安価に構成することができる。

【００８５】また、高速のシリアルクロックを用いない
ので、クロック間の位相ずれによる動作の不安定さがな
く、位相ずれの補正作業が不要になる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図

【図２】一時記憶回路の残りデータの格納状態を示す図

【図３】一実施例の書込選択回路の動作説明図

【図４】一実施例の出力選択回路の動作説明図

【図５】一実施例の指定信号に対する一時記憶回路の状
態遷移図

【図６】一実施例の動作を説明するためのタイミングチ
ャート

【図７】一実施例の他の実施例の出力選択回路の動作説
明図

【図８】多重化伝送システムの信号のフォーマットを示
す図

【図９】図８の情報領域のデータを示す図

【図１０】従来装置の構成を示すブロック図

【図１１】従来装置の動作を説明するためのタイミング
チャート

【符号の説明】

２０ 並列データ出力装置 ２１ 連続データ出力回路 ２２ 一時記憶回路 ２３ 書込選択回路 ２４ 出力選択回路 ２５ 制御部 ２６ 残りビット数保持回路 ２７ 連続データ要求回路 ２８ 出力制御回路 ２９ 書込制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 H04L 29/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】Ｍビット並列（Ｍは複数）のデータ中の有
   効ビットを指定する指定信号とそのクロック信号を受け
   て、前記指定信号によって指定された有効ビットに連続
   性を有するデータを挿入してＭビット並列のデータを前
   記クロック信号に同期して出力する並列データ出力装置
   において、 前記指定信号により指定される有効ビットに挿入するた
   めの前記連続性を有するデータを前記クロック信号に同
   期して記憶する一時記憶回路（２２）と、 少なくとも前記一時記憶回路に記憶され前記有効ビット
   に挿入されるべきデータの数より前記指定信号により指
   定される有効ビット数が大のとき、新たにＭビットの連
   続性を有するデータを出力する連続データ出力回路（２
   １）と、 前記一時記憶回路に記憶され前記有効ビットに挿入され
   るべきデータの数と前記指定信号により指定される有効
   ビット数とにより、前記一時記憶回路に記憶されている
   データ及び前記連続データ出力回路から出力されている
   データから、前記有効ビットに連続性を有するデータを
   含むＭビット並列のデータを選択的に出力する出力選択
   回路（２４）と、 前記一時記憶回路に記憶され前記出力選択回路によって
   選択されなかった残りのデータと前記連続データ出力回
   路から新たに出力されるＭビットのデータとを受けて、
   所定データを選択してそれらが連続性を有するようにし
   て前記一時記憶回路へ出力して記憶せしめる書込選択回
   路（２３）と、 前記指定信号とクロック信号を受けて、前記一時記憶回
   路、連続データ出力回路、出力選択回路および書込選択
   回路を制御する制御部（２５）とを備えたことを特徴と
   する並列データ出力装置。