JPH03183226A - ソネット送信信号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電話機信号送信、特に各データチャンネル用
の信号ビットが互いにおよびそれらの対応したデータと
関連するタイプの、ソネットフォーマット信号にチャン
ネル関連信号を変換する装置に関する。

［従来技術］ 米国のナショナルスタンダードインスティチュート（Ａ
ＮＳＩ）のＴ１．１０５　　（１９１ｉ８年）には、遠
隔通信装置用の同期光学回路網（ソネット）プロトコー
ルが記載されている。この標準はここで参照文献として
引用する。ソネットプロトコールは特に光送信に適用さ
れ、種々の送信レベルがＭビット／秒の限定されたライ
ン率で標準化されている。第１のレベルである光搬送波
レベル１すなわちＱＣ−１は５１．８４　Ｍビット／秒
の率でデータを送信する。この搬送波レベルは、同期送
信信号レベル１すなわち５ＴＳ−１と呼ぶ対応した電気
レベルを有する。

［発明の解決すべき課題〕 この高周波搬送波レベルにアクセスするためにアクセス
プロダクトは、低い帯域幅のキャリアが５ＴＳ−１送信
レベルに導かれるか、またはそれから抽出されることが
できるように要求される。

これらのアクセスプロダクトは、５ＴＳ−１信号の成分
が主信号に付加されるか、或はそれから取出されること
ができるノードをソネット回路に与える。抽出された成
分は、現在使用されている電話機標準方式と両立する信
号フォーマットを形成するように再構成されなければな
らない。同様にして、付加された成分はソネットフォー
マット中への挿入のために再構成されたそれらの信号を
有していなければならない。典型的な５ＴＳ−１信号の
補成分は１．５４４　Ｍビット／秒のビット率を有する
ＤＳＩ信号である。２８個のＤＳＩ信号は５ＴＳ−１キ
ヤリアによって支持されることができる。ＤＳＩ信号フ
ォーマット内において、付加的な２４のＤＳＯ６４にビ
ット／秒信号が支持されることができる。

ソネット送信は直列であり、合計８１０バイトで構成さ
れている。５ＴＳ−１のフレーム構造は第１図に示され
ている。フレームは１バイト当り８ビットづつの９０列
×９行のバイトを含む。バイトの送信のシーケンスは左
から右への行から行である。フレームは、第１の３つの
列に含まれるセクションおよびラインオーバーヘッド、
ならびに８７の残りの列において見られ、９個の行と接
続して７８３バイトを含む同期負荷エンベロープＳＰＥ
を形成する負荷に３つの部分に分割されることができる
。ＳＰＥバイトのうち９個は、バスオーバーヘッドに割
当てられる。ＳＰＥは任意の８７×９バイトエンベロー
プ内で始まることができる。典型的に、ＳＰＥは１つソ
ネットフレーム中で始まり、別のものの中で終わる。オ
ーバーヘッドバイトＨ１およびＨ２に設けられた負荷ポ
インタは、第１図においてＰ−０として示されたＳＰＥ
が始まるバイトを指す。ＳＰＥ内の情報は、実質的支流
すなわちＶＴと呼ばれるサブ５ＴＳ−１負荷において送
信される。ＶＴには複数のレベルがあるが、しかしなが
ら、本発明を説明するためにＶＴを１，５として扱うこ
とのみが必要である。５ＴＳ−１負荷が２８個のＤＳＩ
サービスを支持する場合、１．５レベルにおける１つの
ＶＴは各ＤＳＩサービスに与えられる。

第２図は、ＤＳＩ中へのソネットバイトの負荷マツピン
グを示す。

ＳＰＥは、それぞれ第２図に示されているようにＤＳＩ
負荷を搬送する２８個の支流に属した７８３バイトから
なる。ＤＳＩ負荷は２７バイトを有し、そのうちの２４
バイトはＤＳＯチャンネルを搬送する。第１のバイトは
ＶＴポインタすなわちアドレスを搬送し、第２のバイト
は使用されず、第３のバイトはＤＳＩ負荷用の信号デー
タを搬送する。

全てのチャンネルは、電話技術の分野で良く知られてい
るように４つの信号ビットすなわちＡ、Ｂ。

Ｃ，Ｄを有する。したがって、２４個のチャンネルのＤ
ＳＬ負荷に対して合計９６個の信号ビットが必要とされ
る。４つの信号ビットだけが各ソネット信号バイトにお
いて搬送され、１つの支流またはＤＳＩに１つの信号バ
イトだけが存在するため、合計２４個のソネットフレー
ムが９６個の要求された信号ビットを送信するために必
要である。

第３図は、２４個のソネットフレームのＳＰＥ内に含ま
れる負荷の送信順位を示す。簡単にするために、ＳＰＨ
のバイト数を第３図に示す。これらのバイトは、第２図
に示されるように２８個の支流のそれぞれのバイト１お
よび２を含む各ＳＰＨの第１の２つの行、９個のパスオ
ーバーヘッドバイトおよび付加的な“固定されたスタッ
フ”バイトを含む。さらに、ＳＰＥは完全に１つのソネ
ットフレ・−ム内に位置しているように示されている。

これは、各ＳＰＥバイトにおいて与えられる信号ビット
の第３図における説明を容易にする。したがって、第３
図に示された各フレームの第１の行は信号片であり、各
支流に対してバイト数３を含む。送信順位はフレームの
それぞれの下位の行において左から右へ進む。したがっ
て、支流０乃至２７に対する４つの信号ビットを含むバ
イトは連続的に送信され、その後各支流に対するチャン
ネル０用のデータが送信され、チャンネル２３用のデー
タの送信までその他のチャンネル用のデータによって後
続される。

９個のオーバーヘッドバイト（示されていない）がある
ために、各支流のバイト１および２並びにＳＰＥ中の付
加的な使用されない“固定スタッフ“バイトは、ＳＰＥ
バイト６ｏによりスタートし、バイト８７まで連続する
。各ソネット信号バイトの内容は以下の通りである。

（ＭＳＢ）　　　　　　　　　　　　　　　　　　　（
ＬＳＢ）バイト番号　７６５４３２１０ バイト同期　ＲＲＳｔ　　ｓ２　　Ｓ３　　Ｓ４　　Ｆ
　　Ｒビット同期　１０ＲＲＲＲＦＲ Ｒビットは使用されない 上記において、Ｓｌ、Ｓ２．Ｓ３およびＳ４は、第３図
において信号バイトで示された４つのビットのセットに
対応した信号ビットである。したがって、連続したフレ
ームのソネット信号行において送信された信号ビットは
全てＡビット、全てＢビット、全てＣビットおよび全て
Ｄビットの順で送信され、そのビットはそれらの対応し
たチャンネルデータとは関連しておらず、チャンネルか
らのＡ％ＢＳＣおよびＤビットは互いに関連していない
。

一般に使用される電話機信号システムは、チャンネルデ
ータ内のインバンドで信号ビットが送信されるシステム
を含み、別のシステムは分離した信号チャンネルにおい
て信号ビットを送信する。

しかしながら、はとんどの場合、チャンネル用の信号ビ
ットは互いに関連しているか、或はチャンネルデータと
関連されて送信される。したがって、低レベルの電話送
信ラインから信号情報を取出し、第３図に示されたソネ
ットフォーマットへのビットの挿入を容易にするフォー
マットに信号ビットを再構成することができるシステム
が要求されていた。合計２．６８８個の信号ビットはソ
ネット５ＴＳ−１キャリアで送信されなければならず、
これらのビットは５ＴＳ−１送信レベルによって支持さ
れた２８個のＤＳＩキャリアの２４個のチャンネルのそ
れぞれから累積されなければならず、各チャンネルはＡ
ＳＢ、ＣおよびＤの信号ビットを有する。標準方式の信
号フォーマットからソネットフォーマットに信号データ
を変換する問題に対する解決方法は知られていない。

本発明が構成されたシステムにおいて、１６ビットの内
部バイトが各チャンネルに対して使用され、各ビットは
並列バイスの分離ライン上で与えられた。このようにし
て、各クロックパルスに対してチャンネル情報の完全な
バイトが得られた。１８ビットバイトに対する内部信号
フォーマ・ソト１ま以下のようにソネットデータノくイ
トに比較される。

Ｄ１５ １Ｍｓｓ　　　　Ｄａｔａ　　Ｆｉｅｌｄ　　　　　Ｌ
ｉ１ＢＩ　　Ｓｉｇｎａｌ　　ＦｉｅｌｄＩＭＳＢ　　
　　　　　　　　ＬＳＢＩソネットｌ　Ｄ７１　Ｄ６１
　ｏｓ　Ｉ　Ｄ４１　Ｄ３１　Ｄ２１　Ｄｉ　ｌ　Ｄｏ
　１バイト 内部バイトは、ビットが直接ソネットデータノくイトに
変換されることができるデータの８ビ・ソト全てを含ん
でいることに留意すべきである。信号ビットＡＳＢ、Ｃ
およびＤはデータノくンドからはずされて位置され、し
たがって送信データを劣化しない。

５ＴＳ−１ソネツトフオーマツトは８７２個のデータチ
ャンネルを扱い、それぞれ合計２．８８８個の信号ビッ
トに対してＡＢＣＤ信号を有する。これらのビットは内
部１２５μ／秒フレーム時間ごとに利用でき、４つのア
ウトパントビ・ソト位置にお（１て与えられる。内部デ
ータと同じバイトで与えられたこれらの信号ビットは内
部バイトから取出され、ソネットフォーマットへの挿入
のために再構成されなければならない。

５ＴＳ−１送信レベルに対する補成分を取出して付加す
るために使用されるアクセスプロダクトは付加・ドロッ
プマルチプレクサおよび終端マルチプレクサの両方を含
む。終端マルチプレクサは５ＴＳ−１から全てのデータ
を受信して取出し、復帰バスにおいて新しいデータを挿
入する。

しかしながら、付加ドロップマルチプレクサは５ＴＳ−
１ラインで運ばれた任意の数のチャンネルの取出しおよ
び、または付加を促進するため特殊な問題をもたらす。

したがって、いくつかのチャンネルは直接的に付加・ド
ロップマルチプレクサを通過し、一方いくつかのチャン
ネルは取出され、その他のチャンネルは付加される。受
信されたチャンネル信号は全て内部フォーマットに変換
される。したがって、通過チャンネルは、内部フォーマ
ットにおいて与えられたアウトバンド信号からソネット
信号フォーマットを再構成することによって付加チャン
ネルと同様に処理されることができる。しかしながら、
これは信号がアクセスプロダクトによって処理されたと
きに通過チャンネル不要な遅延を引起こす。この遅延は
各支流信号バイトにマルチプレクサを通過させ、付加さ
れる信号ビットを重ねて書込むことによって防止されな
ければならない。

本発明の主要な目的は、ソネット５ＴＳ−１送信インタ
ーフェイスに信号変換装置を提供することである。

本発明の別の目的は、ソネットフレームへの挿入用のソ
ネットフォーマットにチャンネル関連信号を再構成する
装置を提供することである。

本発明の別の目的は、ソネット信号にプロダクトを通過
させ、一方アクセスプロダクトにより付加されたチャン
ネルに関する信号送信の際にマルチプレクスするソネッ
トアクセスプロダクトを提供することである。

本発明の別の目的は、付加・ドロップマルチプレクサお
よび終端マルチプレクサの両アクセスプロダクトで使用
できる信号変換装置を提供することである。

本発明の別の目的は、選択されたチャンネル用の信号に
変換装置を通過させ、一方別のチャンネルに対する信号
送信の際にマルチプレクスするプロセッサによって提供
されることができる信号変換装置を提供することである
。

本発明の別の目的は、通過チャンネルの信号にアクセス
プロダクトを遅延せずに通過させる信号変換装置を提供
することである。

［課題解決のための手段］ 本発明は、８ビットソネツトバイトで使用するためにチ
ャンネル関連信号として供給された電話信号を信号フォ
ーマットに変換する信号変換装置に関する。内部１６ビ
ットのバイトフォーマットは各チャンネル（ＤＳＯ）時
間スロットで利用できる４つの信号ビットを形成する。

内部１２５μ／秒フレームの全てにおいて、２．６８８
個の信号ビットが利用することができるが、１１２個だ
けがソネットフレーム中への挿入に必要とされる。

終端マルチプレクサ適用において、信号ビ・ソトはソネ
ットフレームの各信号バイトに与えられる。

付加・ドロップマルチプレクサにおいて、ソネット送信
ラインに付加されたチャンネル用の信号ビットだけが挿
入され、一方他のチャンネル用の信号ビットはマルチプ
レクサを通過させられる。したがって、通過チャンネル
用の信号ビ・ソトは変換装置を通過するだけであり、一
方付加チヤンネル用の信号ビットはソネットフレームに
信号ビットを供給するように通過チャンネルにより多重
化される。

回路網制御プロセッサによって与えられたメモリは、チ
ャンネルが付加チャンネルまたは通過チャンネルかを示
すように各チャンネルに１ビットづつ蓄積する。このメ
モリは、通過チャンネルに対する信号または付加チャン
ネルに対する信号を選択するマルチプレクサを制御する
ためにアドレスされる。

各フレーム期間において、選択されたアウトバンド信号
ビットはソネットフォーマットにおいて４つの出力ビッ
トを供給するために４つのシフトレジスタにシフトされ
る。これらの出力ビットは、適切なソネット信号バイト
への挿入のために出力を供給するようにソネットバイト
の通過信号ビットにより多重化される。

［実施例コ 第４図は付加・ドロップマルチプレクサｌＯの機能を示
し、５ＴＳ−ルベルの送信がソネットフォーマット中の
入力１２で受信され、一方そこに含まれる補成分はＤＳ
Ｉ／ＤＳＯインターフェイス回路への接続のために出力
１４において与えられる。

５ＴＳ−１ソネツト送信に付加されるチャンネルは、Ｄ
ＳＩ／ＤＳＯフォーマット中の入力１６において与えら
れる。ソネットフレームは付加・ドロップマルチプレク
サを通って出力１８に通過させられ、入力１６で与えら
れた付加チャンネルは付加チャンネルが受信されたソネ
ットフォーマットのチャンネルと置換するようにソネッ
トチャンネルによりマルチプレクサされる。終端マルチ
プレクサにおいて、全てのチャンネルが出力１４に与え
られ、また全チャンネルが入力１６に与えられ、入力１
２から出力１８に通過するチャンネルはない。

第５図は、入力１２で受信されたソネットフレームの信
号に第４図の入力１６で付加されたチャンネルに含まれ
る信号をマツピングするための信号変換装置のブロック
図を示す。５ＴＳ−１送信は第１図に示されたフレーム
中でフォーマットされる。

ソネットフレームのＳＰＥは第３図に示されたような部
分で構成される。第４図の入力１６で与えられた付加チ
ャンネルは１６ビットワードとしてフォーマットされる
。

終端マルチプレクサにおいて、全チャンネルは入力１６
で与えられ、したがって１２５μ／秒の信号内部フレー
ム期間に２．６８８の信号バイトが利用されることがで
き、そのうち１１２が出力１８で出力されたソネットフ
ォーマットの各信号層に挿入されるために選択される。

第５図に示された信号変換装置は、２５ＢＸ４ビットメ
モリとして構成されたランダムアクセスメモリ（ＲＡＭ
）２０を含み、そのうちの１９２の位置が５ＴＳ−ルベ
ルで送信された各チャンネルに対して１ビットづつデー
タの６７２ビットを蓄積するために使用される。ＲＡＭ
２０はアドレスバス２２に接続された８つのアドレス入
力、書込みエネーブル入力２４、データバス２Ｂに接続
された４つのデータ入力および出力バス２８に接続され
た４つのデータ出力を含む。ＲＡＭ２０の内容は表１に
示されており、１６８個のＲＡＭアドレスが合計６７２
ビットを各チャンネルに１つづつ蓄積するためにどのよ
うに使用されるかを示す。任意のビットの論理レベルは
チャンネルが付加されるか、或は通過させられるかを示
す。

表１＝チャンネルＭＡＰ Ｒ ＡＭ形態 １ａ１１１−１ｒ５ ｎｏヒ　ｕｓｅｄ ＲＡＭ２０は、どのチャンネルがマルチプレクサ１０に
より付加されるかを指示するシステム構造に応じて回路
網制御プロセッサ（示されていない）から負荷される。

ＲＡＭはパワーアップ後に終端マルチプレクサ（全ての
チャンネルが付加される）用に構成されるように初期化
される。メモリ中に書込まれるデータは入力３０で供給
され、４つの反転されたビットすなわち回路制御プロセ
ッサ供給回路網から得られるデータの１３個のビット並
列バスのビット４−７を含む。インバータ３２は、反転
されないビットがメモリに書込まれるように受信された
各ビットを反転するために入力３ｏとバス２６との間に
接続されている。メモリと回路網制御プロセッサとの間
のデータバス制限のために、メモリマツプは１フレーム
当り４つのビットによってのみ更新されることができる
。

ＲＡＭ制御回路３４は端子３Ｂから回路制御プロセッサ
からの制御情報の１３個の反転ビットを受信する。ＲＡ
Ｍ制御回路３４への別の入力は３つの最小桁の反転ビッ
トすなわちＨ４ソネットパスオーバ−ヘッドバイトのビ
ット０，４および５を含み、そのビットは端子３８上で
与えられる。５つの反転アドレスビットは端子４０上で
与えられる。これらのビットは、現在送信されているＳ
ＰＨのバイト数を表す１０ビットアドレスのビット５−
９である。

アドレスビットは、第１のＳＰＥバイトを識別する負荷
ポインタに対して同期される。リセット信号は端子４２
上で供給される。端子４４および４８はｔ６ＭＨｚおよ
び８ＭＨｚのクロック信号をそれぞれ受信する。ＲＡＭ
制御回路３４の入力５０および５２はフリップフロップ
５４の出力に接続され、端子４４および４８にそれぞれ
接続された１８ＭＨｚおよび８ＭＨｚのクロックを受信
するように接続されている。フリップフロップ５４はま
たソネットフレーム中の２つの連続したオーバーヘッド
バイトから得られた書込みエネーブル信号（ＬＥ）を端
子５６から受信する。ＲＡＭ制御回路３４は、ＲＡ　Ｍ
　２０に接続されたバス２２に８つのアドレスビットを
供給スるアドレス出力５８を有する。ＲＡＭ制御回路３
４の出力６０は、ＲＡＭ２０の入力２４に接続される書
込みエネーブル信号を供給する。

信号メモリ６２は、ソネットフォーマットに蓄積された
ビットを多重化する前に信号ビットを蓄積するために設
けられる。信号メモリ６２は、信号ビットがチャンネル
データと同じバイト中にある内部１６ビットバイトから
４つの並列ライン上でＡ。

Ｂ、ＣおよびＤ信号ビットを受信するように接続された
入力６４を有する。信号ビットはビット８−１１であり
、上記には内部バイト中に示されている。入力６６は、
Ｈ４バスオーバーヘッドバイトの２つの最大桁ビットす
なわちビット６および７を受信するように接続されてい
る。入力８Ｂは４つの時間を定められた書込みエネーブ
ル信号を受信し、−万入力７０は同じ４つの書込みエネ
ーブル信号の反転したものを受信する。入カフ２はイン
バータ７４を介して反転した８　Ｍ　Ｈｚクロック信号
を受信し、−万入力７６は反転した１６ＭＨｚクロック
信号を受信する。信号メモリ６２は４ビットバスに出カ
フ８で４ビット出力を供給する。

信号メモリデコーダ８０は、制御信号が出力８２および
８４上で与えられる信号メモリ６２用の制御信号を発生
するために設けられる。出力８２は４つの時間を定めら
れた書込みエネーブル信号を供給し、−刃出力８４は出
力８２で供給された信号の反転したものを供給する。信
号メモリデコーダは端子４４から１８ＭＨｚのクロック
信号を、また入力４８がら８　Ｍ　Ｈｚのクロック信号
を受信する。入力８６はＳＰＨの荷重バイトアドレスに
対応した１０個のアドレスビットを受信する。端子４ｏ
上の反転したアドレスビットはこれらのアドレスビット
のビット５−９から得られる。入力８８は、ＳＰＥ期間
中高レベルに維持されている単一のバイトである荷重イ
ンジケータ信号を受信する。入力９ｏはバイトが０．４
および５を付されたバスオーバーヘッドのＨ４バイトの
最小桁のビットに対応した３つのビットを受信する。

出力マルチプレクサ９２は、付加・ドロップマルチプレ
クサを通過するソネットチャンネルの信号ビットと共に
信号メモリ６２に蓄積された信号ビットを多重化するた
めに設けられている。入力９４は、第３図に示されたソ
ネットフレームのソネット信号バイトの４つの信号ビッ
トすなわちビット２−５を受信するように接続されてい
る。入力９Ｂは、蓄積された信号ビットを受信するため
に信号メモリの出カフ８に接続されている。入力９８は
、出力マルチプレクサ９２用の制御信号を受信するため
にＲＡＭ２０の出力においてバス２８に接続されている
。出力マルチプレクサ９２は、第３図に示されているよ
うにＳＰＨの信号長へ挿入するために４つの並列信号ビ
ットを供給する出力１口０を有する。

第６図を参照すると、ＲＡＭ制御回路３４の概略図が示
されている。入力１０２は、所望のシステム形、Ｈ３に
しかって付加・ドロップマルチプレクサによって付加さ
れるべきチャンネルのアドレスをビットが識別する回路
網制御プロセッサからビット０−１１を受信するために
第５図に示された端子３６に接続されている。受信され
たビットは３つの最大桁ビットすなわちビット９．１０
および１１がマルチプレクサとして機能するゲート構造
１０４に向けられるように分配される。４つの最小桁ビ
ットすなわち０．１．２および３およびビット８は、マ
ルチプレクサとして機能するゲート構造１０６の入力に
向けられる。これらの信号はＲＡＭ２０に書込みアドレ
スを供給する。入力３８において供給された信号は、Ｒ
ＡＭ２０に供給される最大桁アドレスビット用の読取リ
アドレス信号として機能する。これらのアドレス信号は
、書込まれるべき５ＴＳ−１送信のフレームを識別する
。

入力４０はマルチプレクサ１０Ｂに読取りアドレスビッ
トを供給し、このビットはＳＰＥ中の特定の荷重列に応
答する。入力５０および５２は、何時書込みおよび読取
り機能がＲＡＭ２０において行われるべきかを示すため
に制御ビットを供給する。これらのビットに応答して、
マルチプレクサ１０４および１０６はアドレス用の最大
桁および最小桁のビットをそれぞれＲＡＭ２０に供給す
る出力端子１０８および１ｌｆｌに書込みまたは読取り
アドレスビットのいずれかを出力する。出力１０８およ
び１１０は第５図に示された出力５８に接続されている
。入力１１２はビットがＲＡＭ２０への書込みを制御す
るために付加的な書込み信号を供給する回路網制御プロ
セッサからビット１２を受信するために第５図に示され
た端子３Ｇに接続されている。この書込み信号は、付加
・ドロップマルチプレクサ用の新しい付加チャンネルの
ＲＡＭ２０への書込みをエネーブルするために出力６０
での書込みストローブを行うフリップフロップ１１４を
介してクロックされる。ＳＰＨの信号行中、読取リアド
レスは、適切なデータが出力マルチプレクサ９２を制御
してソネット信号に付加チャンネル用の信号を付加する
ようにＲＡＭ２Ｄから読取られるようにマルチプレクサ
１０４および１０６によって供給される。

したがって、ＲＡＭ２０内のデータは、ＲＡＭ制御装置
３４から受信されたアドレス信号および端子５６からの
フレームアドレスカウンタから受信された書込みエネー
ブル信号ＬＥにしたがって特定の書込み期間中１フレー
ム当り４ビットづつ更新される。アドレスマルチプレク
サｌ口４および１０Ｂは、４クロック期間中に書込みア
ドレスを出力し、方書込みストローブが４クロック期間
のうち第３の期間に発生される。読取リアドレスは、Ｓ
ＰＥの信号層が送信されたとき出力される。

第７図を参照すると、信号メモリ回路６２が概略的に示
されている。信号メモリ回路６２は、マルチプレクサ１
１５および２８個の支流用の信号にそれぞれ対応した２
８個の信号ビットを蓄積するための４つの２８ビットシ
フトレジスタＨ６を具備している。

第８図はシフトレジスタ１１Ｂの概略図であり、２８個
のフリップフロップが２８個の信号ビットを蓄積してシ
フトするために使用される。第１１図には、第８図に示
された各フリップフロップの構造が示されている。

第７図において、端子１１８は第５図に示された信号メ
モリ回路６２の入力６８に接続され、各シフトレジスタ
１１Ｇの入力ＳＩ用のシフト信号を受信する。同様に、
端子１２０は第５図に示された人カフ０に接続され、各
シフトレジスタ１１Ｇの入力ＳＩ＊用の反転されたシフ
ト信号を受信する。

４つの２８ビットシフトレジスタ１１６は、ソネットフ
レームのＳＰＥにおいて送信されるべき信号情報の１１
２ビットを蓄積する。各シフトレジスタは２８個の支流
すなわち特定のソネットフレームに対して同じチャンネ
ル信号ビットを蓄積し、１つのレジスタはチャンネルＯ
に対して全てのＡビットを蓄積する。出カフＢにおいて
供給された４つのレジスタ出力は、ソネット信号バイト
の８１乃至８４ビットに、また第３図に示された信号ビ
ットにも応答する。マルチプレクサ１１５は、入力６６
で供給されたビットにしたがってその入力で供給された
Ａ、Ｂ、ＣおよびＤ信号ビットの１つを選択するために
使用され、２４フレームソネツトスーパーフレームのど
の相が送信されているのかを識別する。マルチプレクサ
１１５の設定は６つのソネットフレームに対するものと
同じである。表２において、シフトレジスタの負荷中に
生じるフレーム番号と信号ビットとの関係が示されてい
る。

選択された信号ビットは４つのシフトレジスタの全ての
入力に与えられるが、信号ビットは端子１１８からシフ
ト信号を受信するシフトレジスタの１つだけに負荷され
る。４つの連続したチャンネルに対する信号ビットが入
力６４で与えられると、選択されたビットはフレーム２
３の期間中チャンネル０−３に対するＡ信号ビットが表
２に示されるように連続的に各シフトレジスタ１１Ｂに
シフトされるように連続的にレジスタ１１Ｂにシフトさ
れる。

ソネット信号行中、４つのレジスタの全ては付勢されて
、信号ビットが連続的な各支流に対するソネットフレー
ム中に書込まれるようにシフトされる。レジスタからの
信号読取りシーケンスは表３に示されている。

表２： ＴＸ信号メモリ書込みシーケンス 表３： ＴＸＸ信号メモリ読取フシ−ケン ス９図を参照すると、信号メモリデコーダ回路８０が概
略的に示されており、シフトレジスタ用の負荷信号がチ
ャンネルおよび信号バイトアドレスに関連して発生され
る。データのシフトレジスタへのシフト期間中に、各シ
フトレジスタは表２に関して前に論じられたように４チ
ヤンネルシーケンスの異なるチャンネルから負荷されな
ければならない。レジスタは全てソネットフレームへの
データを読取るために信号行中にストローブされる。

信号メモリデコーダ回路８０は標準方式のｔｅＭＨｚお
よび８　Ｍ　Ｈｚクロック信号を受信するが、さらに入
力８ＢにおいてＳＰＥのバイトアドレスを表す１０個の
ビットを受信する。入力８８はソネットフレームの荷重
部分が送信されていることの表示を受信し、入力９０は
Ｈ４パスオーバーヘッドバイトのビット０，４および５
を受信し、そのデータは４つのチャンネルのどれが現在
レジスタにシフトされているかに関する表示を供給する
ことができる。これらの信号に応答して、４つのレジス
タシフト制御信号は第７図に示された信号メモリ回路６
２の入力１１８に接続される出力１２２で供給され一方
レジスタシフト制御信号の反転されたものは出力１２４
で供給され、第７図に示された入力１２０に接続される
。

第１０図を参照すると、入力９４で通過チャンネルのソ
ネット信号バイトから供給された４つのビットの１ビッ
トを１つの入力でそれぞれ受信する４つの２＝１マルチ
プレクサ１２Ｂを具備した出力マルチプレクサ９２が概
略的に示されている。各マルチプレクサの第２の入力は
、付加されたチャンネルに対する信号を表す信号メモリ
６２からの４つの信号ビットを受信する端子９６から信
号ビットを受信する。マルチプレクサ１２６は特定のチ
ャンネルが付加チャンネルまたは通過チャンネルのいず
れかを示すＲＡＭ２０から出力されたデータを受信する
ために入力９８に接続された制御入力をそれぞれ有する
。マルチプレクサ１２６は制御入力信号に応答して通過
信号ピッまたは付加信号ビットのいずれかを選択し、ソ
ネットフレーム中に挿入するために出力バス１００にそ
れらビットを出力する。

二のようにして、本発明はソネットフォーマットされた
信号にチャンネル関連信号ビットを変換するソネット送
信信号変換装置を提供するものである。変換装置は終端
マルチプレクサまたは付加・ドロップマルチプレクサの
いずれかにおける使用に対して適合可能であり、ソネッ
ト送信ラインのあるチャンネルだけが挿入される。ＲＡ
Ｍは、付加・ドロップマルチプレクサにより付加された
チャンネルを識別するように制御プロセッサによって設
けられ、ソネットフォーマットに信号を供給するために
付加チャンネルの信号と共に通過チャンネルの信号を多
重化する出力マルチプレクサを制御するために情報が使
用される。

【図面の簡単な説明】

第１図は、５ＴＳ−１ソネツトフレームのフォーマット
を示す。 第２図はＤＳＩ送信ラインの荷重マツピングを示す。 第３図はソネット同期荷重エンベロープ（Ｓ　Ｐ　Ｅ）
の部分および連続したソネットフォ−マットに対する信
号ビットの関係を示す。 第４図は付加・ドロップマルチプレクサの動作を概略的
に示す。 第５図は本発明の信号変換装置を示すブロック図である
。 第６図はランダムアクセスメモリ（ＲＡＭ）制御回路の
概略図である。 第７図は信号メモリ回路の概略図である。 第８図は第７図の信号メモリにおいて使用される２８ビ
ットシフトレジスタの概略図である。 第９図は信号メモリデコーダ回路の概略図である。 第１０図は出力マルチプレクサの概略図である。 第１１図は、第８図のシフトレジスタにおいて使用され
るフリップフロップの概略図である。

Claims (13)

【特許請求の範囲】
1. （１）支流と関連したチャンネルにおいて情報を送信す
   るタイプの、高周波ソネットフォーマットキャリアを低
   い帯域幅キャリアとインターフェイスする装置において
   、 ソネットフォーマット信号ビットに低レベル送信チャン
   ネルと関連した信号ビットを変換する手段を含む装置。
2. （２）変換手段は、低レベルの送信の連続したチャンネ
   ルから選択されたタイプの信号ビットを読出す手段と、 それぞれソネットフォーマットキャリアの各支流の予め
   定められたチャンネルに対して選択された信号ビットを
   蓄積する複数のシフトレジスタと、各予め定められたチ
   ャンネルを蓄積するためにシフトレジスタ中に連続的に
   選択された信号ビットを書込む手段と、 複数の並列出力と、 前記シフトレジスタから前記複数の並列出力に読出し、
   それによって各出力がソネットフォーマット信号ビット
   のフレームにおける送信のために各支流に対して１ビッ
   トづつ連続的に予め定められたチャンネルに対して選択
   されたタイプの信号ビットを供給する手段とを含む請求
   項１記載の装置。
3. （３）低レベルの送信は各チャンネルに４つの異なるタ
   イプの信号ビットを供給し、前記読出し手段は前記４つ
   のタイプの信号ビットの１つを選択し、４つのシフトレ
   ジスタは４つの連続したチャンネルに対して選択された
   タイプの信号ビットを蓄積するために設けられ、それに
   よって選択されたタイプの４つの信号ビットが同時に支
   流に対して出力され、各支流に対する信号ビットは連続
   的に供給される請求項２記載の装置。
4. （４）複数の並列入力と、 装置を通っているチャンネルのために前記高周波ソネッ
   トフォーマットキャリアからソネットフォーマット信号
   ビットを前記並列入力上で受信する手段と、 前記シフトレジスタに蓄積されたビットから選択された
   信号ビット、および前記並列入力上で受信されたビット
   を前記並列出力に選択的に供給し、それによって前記出
   力が前記装置を通るチャンネルに信号ビットを、また前
   記装置で付加されたチャンネルに信号ビットを選択的に
   供給する手段とを含む請求項２記載の装置。
5. （５）前記選択的に供給する手段は、前記シフトレジス
   タおよび前記受信手段からの信号ビットを受信する入力
   と、出力とを有するマルチプレクサと、 前記マルチプレクサを選択的に制御し、それによってマ
   ルチプレクサが選択された信号ビットを出力する手段と
   を含む請求項４記載の装置。
6. （６）前記選択的に前記マルチプレクサを制御する手段
   は、チャンネルが装置に付加されるか、或は通過させら
   れるかを示す各チャンネル用のデータを蓄積するメモリ
   手段を含む請求項５記載の装置。
7. （７）信号ビットがシフトレジスタにおいて蓄積される
   複数の予め定められた各チャンネル用のデータを出力す
   るように前記メモリ手段をアドレスする手段を含む請求
   項６記載の装置。
8. （８）制御されたマイクロプロセッサで構成され、前記
   メモリ手段にチャンネル状態を示すデータを書込む手段
   を含む請求項６記載の装置。
9. （９）支流と関連したチャンネルにおいて情報を送信す
   るタイプの、高周波ソネットフォーマットキャリアを低
   い帯域幅のキャリアとインターフェイスする装置におい
   て、 ソネットフォーマット信号ビットに低レベル送信チャン
   ネルと関連した信号ビットを変換する手段と、 前記高周波ソネットフォーマットキャリアからソネット
   フォーマット信号ビットを受信する手段と、 各チャンネルに対して前記変換手段および前記受信手段
   の１つからソネットフォーマット信号ビットを選択し、
   選択されたソネットフォーマット信号ビットを受信し、
   出力する手段とを含む装置。
10. （１０）選択手段は、前記変換手段および前記受信手段
    から信号ビットを受信する入力と、ソネットフォーマッ
    ト信号ビットを供給する出力と、制御入力とを有するマ
    ルチプレクサと、 マルチプレクサの制御入力に制御信号を供給し、マルチ
    プレクサが制御信号にしたがってソネットフォーマット
    信号ビットを出力する手段とを含む請求項９記載の装置
    。
11. （１１）制御信号を供給する手段はチャンネル中の情報
    が装置を通過させられるか、或は装置によって高周波ソ
    ネットフォーマットキャリアに付加されるかを示す各チ
    ャンネル用のデータを蓄積するメモリ手段を具備したマ
    イクロプロセッサを含む請求項１０記載の装置。
12. （１２）受信されたソネットチャンネルの選択されたも
    のがアクセスプロダクトを通過させられ、一方別のソネ
    ットチャンネルがアクセスプロダクトによって低レベル
    の送信システムから付加され、付加されたチャンネルの
    チャンネル関連信号がソネットフオーマット信号に再構
    成されるソネットアクセスプロダクトにおいて、 前記アクセスプロダクトに接続された全ての低レベル送
    信チャンネル用のソネットフオーマット信号にチャンネ
    ル関連信号を再構成する手段と、前記アクセスプロダク
    トによって受信された全てのソネットチャンネル用の全
    てのソネットフオーマット信号を受信する手段と、 ソネットフォーマット信号用の出力と、 前記再構成手段からソネットフォーマット信号を受信す
    るように接続され、またソネットフォーマット信号を受
    信し、制御信号に応答して各チャンネル用の前記ソネッ
    トフォーマット信号の選択された１つを出力に供給する
    前記手段からソネットフォーマット信号を受信するよう
    に接続されたマルチプレクス手段と、 各チャンネルのために前記マルチプレクス手段に対する
    制御信号を供給し、チャンネルが通過チャンネルか、ま
    たは付加チャンネルかを示す手段とを含むソネットアク
    セスプロダクト。
13. （１３）制御信号を供給する手段は、それが通過チャン
    ネルまたは付加チャンネルかのいずれかであるを示すよ
    うに各チャンネル用のデータの１つのビットを蓄積し、
    蓄積されたデータにしたがって各チャンネルのために前
    記マルチプレクサに対する前記制御信号を供給するチャ
    ンネルマップメモリを含む請求項１２記載のソネットア
    クセスプロダクト。