JP3429308B2 - ポインタを含むフレーム構造を分解及び組立する方法 - Google Patents
ポインタを含むフレーム構造を分解及び組立する方法Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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Description
【発明の詳細な説明】
発明の分野
本発明は、請求項１及び３の序文に記載したポインタ
を含むフレーム構造を分解及び組立する方法に係る。
を含むフレーム構造を分解及び組立する方法に係る。
先行技術
現在のデジタル送信ネットワークは、近同期式であ
り、即ち、例えば各2Mビット／秒の基本的なマルチプレ
クスシステムは、他のシステムとは独立した専用クロッ
クを有している。それ故、単一の2Mビット／秒の信号を
上位システムのビット流に配置することは不可能であ
り、高いレベルの信号は、各中間レベルを経て2Mビット
／秒レベルまでデマルチプレクスして、2Mビット／秒の
信号を抽出しなければならない。このため、特に、多数
のマルチプレクサ及びデマルチプレクサを必要とする分
岐接続の構造は、高価なものとなっている。近同期送信
ネットワークの別の欠点は、２つの異なる製造者からの
装置が通常は適合しないことである。
り、即ち、例えば各2Mビット／秒の基本的なマルチプレ
クスシステムは、他のシステムとは独立した専用クロッ
クを有している。それ故、単一の2Mビット／秒の信号を
上位システムのビット流に配置することは不可能であ
り、高いレベルの信号は、各中間レベルを経て2Mビット
／秒レベルまでデマルチプレクスして、2Mビット／秒の
信号を抽出しなければならない。このため、特に、多数
のマルチプレクサ及びデマルチプレクサを必要とする分
岐接続の構造は、高価なものとなっている。近同期送信
ネットワークの別の欠点は、２つの異なる製造者からの
装置が通常は適合しないことである。
他のものの中でもとりわけ上記の欠点から、例えば、
CCITT規格G.707、G708及びG.709に規定された新たな同
期デジタルハイアラーキSDHが導入されるに至った。同
期デジタルハイアラーキは、多数のハイアラーキレベル
Ｎ（Ｎ＝１、４、16・・・）に配置されたSTM−Ｎ転送
フレーム（同期搬送モジュール）をベースとするもので
ある。２、８及び32Mビット／秒システムのような既存
のPCMシステムは、SDHの最低レベル（Ｎ＝１）の同期的
155.520Mビット／秒フレームへとマルチプレクスされ
る。これにより、このフレームは、STM−１フレームと
称する。ハイアラーキのより高いレベルでは、ビットレ
ートが最低レベルのビットレートの倍数である。
CCITT規格G.707、G708及びG.709に規定された新たな同
期デジタルハイアラーキSDHが導入されるに至った。同
期デジタルハイアラーキは、多数のハイアラーキレベル
Ｎ（Ｎ＝１、４、16・・・）に配置されたSTM−Ｎ転送
フレーム（同期搬送モジュール）をベースとするもので
ある。２、８及び32Mビット／秒システムのような既存
のPCMシステムは、SDHの最低レベル（Ｎ＝１）の同期的
155.520Mビット／秒フレームへとマルチプレクスされ
る。これにより、このフレームは、STM−１フレームと
称する。ハイアラーキのより高いレベルでは、ビットレ
ートが最低レベルのビットレートの倍数である。
図１はSTM−Ｎの構造を示しており、そして図２は単
一のSTM−１フレームを示している。STM−Ｎフレーム
は、９行及びNx270列のマトリクスより成り、各行と列
との間の接合点に１バイトが存在する。最初のNx9列の
行１−３及び行５−９は、セクションオーバーヘッドSO
Hを含み、そして行４は、AUポインタを含む。このフレ
ーム構造の残り部分は、長さがNx261列のセクションで
構成され、STM−Ｎフレームのペイロードセクションを
含む。
一のSTM−１フレームを示している。STM−Ｎフレーム
は、９行及びNx270列のマトリクスより成り、各行と列
との間の接合点に１バイトが存在する。最初のNx9列の
行１−３及び行５−９は、セクションオーバーヘッドSO
Hを含み、そして行４は、AUポインタを含む。このフレ
ーム構造の残り部分は、長さがNx261列のセクションで
構成され、STM−Ｎフレームのペイロードセクションを
含む。
図２は、上記したように長さが270バイトの単一のSTM
−１フレームを示している。ペイロードセクションは、
１つ以上の管理ユニットAUを含む。図示された特定の場
合には、ペイロードセクションは、管理ユニットAU−４
より成り、これに仮想コンテナVC−４が挿入される。
（或いは又、STM−１転送フレームが多数の低レベル管
理ユニット（AU−３）を含んでいて、その各々がそれに
対応する低レベル仮想コンテナ（VC−３）を含んでもよ
い。）次いで、VC−４は、各行の始めに配置された長さ
１バイト（全部で９バイト）の経路オーバーヘッドPOH
と、マップされるべき情報信号のレートがその公称値か
らある程度ずれたときにインターフェイスの調整をマッ
プに関して行えるようにするバイトを含む低レベルフレ
ームが存在するペイロードセクションとで構成される。
情報信号をSTM−１フレームにマップすることは、例え
ば、特許出願AU−Ｂ−34689/89及びFI−914746に開示さ
れている。
−１フレームを示している。ペイロードセクションは、
１つ以上の管理ユニットAUを含む。図示された特定の場
合には、ペイロードセクションは、管理ユニットAU−４
より成り、これに仮想コンテナVC−４が挿入される。
（或いは又、STM−１転送フレームが多数の低レベル管
理ユニット（AU−３）を含んでいて、その各々がそれに
対応する低レベル仮想コンテナ（VC−３）を含んでもよ
い。）次いで、VC−４は、各行の始めに配置された長さ
１バイト（全部で９バイト）の経路オーバーヘッドPOH
と、マップされるべき情報信号のレートがその公称値か
らある程度ずれたときにインターフェイスの調整をマッ
プに関して行えるようにするバイトを含む低レベルフレ
ームが存在するペイロードセクションとで構成される。
情報信号をSTM−１フレームにマップすることは、例え
ば、特許出願AU−Ｂ−34689/89及びFI−914746に開示さ
れている。
AU−４ユニットの各バイトは、それ自身の位置番号を
有している。上記AUポインタは、AU−４ユニットにおけ
るVC−４コンテナの第１バイトの位置を含んでいる。こ
れらポインタは、SDHネットワークの種々の点において
正又は負のポインタ調整を行えるようにする。あるクロ
ック周波数を有する仮想コンテナが、該仮想コンテナの
クロック周波数より低いクロック周波数で動作するネッ
トワークノードに付与された場合には、データバッファ
がいっぱいになる。これは、負の調整を必要とし、即ち
受け取られた仮想コンテナからオーバーヘッドセクショ
ンへ１バイトが転送される一方、ポインタ値が１だけ減
少される。受け取られた仮想コンテナのレートがノード
のクロックレートより低い場合には、データバッファが
空になる傾向となり、これは正の調整を必要とする。即
ち、受け取られる仮想コンテナにスタフバイトが追加さ
れ、そしてポインタ値が１だけ増加される。
有している。上記AUポインタは、AU−４ユニットにおけ
るVC−４コンテナの第１バイトの位置を含んでいる。こ
れらポインタは、SDHネットワークの種々の点において
正又は負のポインタ調整を行えるようにする。あるクロ
ック周波数を有する仮想コンテナが、該仮想コンテナの
クロック周波数より低いクロック周波数で動作するネッ
トワークノードに付与された場合には、データバッファ
がいっぱいになる。これは、負の調整を必要とし、即ち
受け取られた仮想コンテナからオーバーヘッドセクショ
ンへ１バイトが転送される一方、ポインタ値が１だけ減
少される。受け取られた仮想コンテナのレートがノード
のクロックレートより低い場合には、データバッファが
空になる傾向となり、これは正の調整を必要とする。即
ち、受け取られる仮想コンテナにスタフバイトが追加さ
れ、そしてポインタ値が１だけ増加される。
図３は、STM−Ｎフレームを既存の非同期ビット流で
いかに形成できるかを示している。これらビット流（図
の右側に示された1.5、２、６、８、34、45又は140Mビ
ット／秒）は、第１の段において、CCITTで規定された
コンテナＣにパックされる。第２の段では、制御データ
を含むオーバーヘッドバイトがコンテナに挿入され、従
って、上記の仮想コンテナVC−11、VC−12、VC−２、VC
−３又はVC−４が得られる（省略形における第１のサフ
ィックスはハイアラーキのレベルを表し、そして第２の
サフィックスはビットレートを表す）。この仮想コンテ
ナは、同期ネットワークを経てその供給点まで送られる
間、そのままの状態に保たれる。ハイアラーキのレベル
に基づいて、仮想コンテナは、更に、従属ユニットTUへ
と形成されるか、又はポインタを設けることにより上記
のAUユニット（AU−３およびAU−４）へと形成される。
AUユニットは、STM−１フレームへと直接マップするこ
とができるが、TUユニットは、従属ユニットグループTU
G並びにVC−３及びVC−４ユニットを介してAUユニット
を形成するよう組み立て、これをSTM−１フレームへと
マップしなければならない。図３において、マッピング
は連続する細い線で示されており、整数は破線で示され
ており、そしてマルチプレクスは連続する太い線で示さ
れている。
いかに形成できるかを示している。これらビット流（図
の右側に示された1.5、２、６、８、34、45又は140Mビ
ット／秒）は、第１の段において、CCITTで規定された
コンテナＣにパックされる。第２の段では、制御データ
を含むオーバーヘッドバイトがコンテナに挿入され、従
って、上記の仮想コンテナVC−11、VC−12、VC−２、VC
−３又はVC−４が得られる（省略形における第１のサフ
ィックスはハイアラーキのレベルを表し、そして第２の
サフィックスはビットレートを表す）。この仮想コンテ
ナは、同期ネットワークを経てその供給点まで送られる
間、そのままの状態に保たれる。ハイアラーキのレベル
に基づいて、仮想コンテナは、更に、従属ユニットTUへ
と形成されるか、又はポインタを設けることにより上記
のAUユニット（AU−３およびAU−４）へと形成される。
AUユニットは、STM−１フレームへと直接マップするこ
とができるが、TUユニットは、従属ユニットグループTU
G並びにVC−３及びVC−４ユニットを介してAUユニット
を形成するよう組み立て、これをSTM−１フレームへと
マップしなければならない。図３において、マッピング
は連続する細い線で示されており、整数は破線で示され
ており、そしてマルチプレクスは連続する太い線で示さ
れている。
図３から明らかなように、STM−１フレームは多数の
別々の方法で組み立てることができ、そして例えば、最
大レベルの仮想コンテナVC−４の内容は、組み立てをス
タートしたレベル及び組み立てを行う方法に基づいて変
化する。従って、STM−１信号は、例えば、３個のTU−
３ユニット、21個のTU−２ユニット又は63個のTU−12ユ
ニットを含んでいる。高レベルユニットが多数の低レベ
ルユニットを含み、例えば、VC−４ユニットがTU−12ユ
ニットを含む（63個のこのようなユニットが単一のVC−
４ユニットにある；図３を参照）ときには、低レベルユ
ニットがインターリーブにより高レベルフレームへとマ
ップされ、従って、第１のバイトが最初に低レベルユニ
ットの各々から連続的に取り出され、次いで、第２のバ
イトが、等々となる。従って、VC−４信号が例えば上記
の63個のTU−12信号を含むときには、これら信号が図２
に示すようにVC−４フレームに配置され、即ち最初のTU
−12信号の第１バイトが最初に配置され、次いで、第２
のTU−12信号の第１バイトが、等々となる。最後の信
号、即ち63番目のTU−12信号の第１バイトの後に、最初
のTU−12信号の第２バイトが続き、等々となる。従っ
て、各TU−12信号の４つのバイトがSTM−１フレームの
各行に配置され、全STM−１フレームは4x9＝36バイトで
構成される。基本的な場合には、長さ500μｓの１つの
完全なTU−12フレームが４つの連続するSTM−１フレー
ムに分割される。TU−12フレームは４つのポインタバイ
トV1−V4を含み、TU−12フレームの第１の1/4ポインタ
バイトV1を含み、第２の1/4ポインタバイトV2を含み、
等々となる。最初の２バイトV1及びV2は、実際のTUポイ
ンタ値を形成し、バイトV3は調整に使用され、そしてバ
イトV4は他の目的に指定される。バイトV1及びV2より成
るTU−12ポインタは、VC−12ユニットの第１バイトを指
す。この第１バイトは、一般にレファレンスV5によって
指示される。TU−12フレームの構造は、図８及び13に明
確に示されており、これを参照して以下に詳細に述べ
る。
別々の方法で組み立てることができ、そして例えば、最
大レベルの仮想コンテナVC−４の内容は、組み立てをス
タートしたレベル及び組み立てを行う方法に基づいて変
化する。従って、STM−１信号は、例えば、３個のTU−
３ユニット、21個のTU−２ユニット又は63個のTU−12ユ
ニットを含んでいる。高レベルユニットが多数の低レベ
ルユニットを含み、例えば、VC−４ユニットがTU−12ユ
ニットを含む（63個のこのようなユニットが単一のVC−
４ユニットにある；図３を参照）ときには、低レベルユ
ニットがインターリーブにより高レベルフレームへとマ
ップされ、従って、第１のバイトが最初に低レベルユニ
ットの各々から連続的に取り出され、次いで、第２のバ
イトが、等々となる。従って、VC−４信号が例えば上記
の63個のTU−12信号を含むときには、これら信号が図２
に示すようにVC−４フレームに配置され、即ち最初のTU
−12信号の第１バイトが最初に配置され、次いで、第２
のTU−12信号の第１バイトが、等々となる。最後の信
号、即ち63番目のTU−12信号の第１バイトの後に、最初
のTU−12信号の第２バイトが続き、等々となる。従っ
て、各TU−12信号の４つのバイトがSTM−１フレームの
各行に配置され、全STM−１フレームは4x9＝36バイトで
構成される。基本的な場合には、長さ500μｓの１つの
完全なTU−12フレームが４つの連続するSTM−１フレー
ムに分割される。TU−12フレームは４つのポインタバイ
トV1−V4を含み、TU−12フレームの第１の1/4ポインタ
バイトV1を含み、第２の1/4ポインタバイトV2を含み、
等々となる。最初の２バイトV1及びV2は、実際のTUポイ
ンタ値を形成し、バイトV3は調整に使用され、そしてバ
イトV4は他の目的に指定される。バイトV1及びV2より成
るTU−12ポインタは、VC−12ユニットの第１バイトを指
す。この第１バイトは、一般にレファレンスV5によって
指示される。TU−12フレームの構造は、図８及び13に明
確に示されており、これを参照して以下に詳細に述べ
る。
上記のSDHフレーム構造及びこのような構造の組立
は、詳細な説明で参照する参考文献〔１〕及び〔２〕に
述べられている（これら参照文献は、本明細書の末尾に
リストする）。
は、詳細な説明で参照する参考文献〔１〕及び〔２〕に
述べられている（これら参照文献は、本明細書の末尾に
リストする）。
例えば、上記のTU−１、TU−２又はTU−３レベル信号
が、例えば図４に示すSDH交差接続装置41において切り
換えられるときには、その切り換えられるべきハイアラ
ーキの同じレベルの全ての信号が互いに完全に同期しな
ければならず、即ち同じクロック信号の縁によってクロ
ックされねばならない。更に、切り換えられるべき信号
のフレームは、位相が同じでなければならない。
が、例えば図４に示すSDH交差接続装置41において切り
換えられるときには、その切り換えられるべきハイアラ
ーキの同じレベルの全ての信号が互いに完全に同期しな
ければならず、即ち同じクロック信号の縁によってクロ
ックされねばならない。更に、切り換えられるべき信号
のフレームは、位相が同じでなければならない。
上記の同期は、各到来するラインの同期ユニット42に
おいて得られ、交差接続装置41へ到来する信号のペイロ
ードは、その到来信号から抽出されるクロック信号と同
期してエラスティックバッファに記憶され、そして交差
接続装置のクロック信号と同期してエラスティックバッ
ファから読み取られる。エラスティックバッファへ書き
込まれるべきペイロード及びそのペイロードの位相を決
定するために、高レベルフレームに含まれた制御デー
タ、例えば、ポインタを分解しなければならない。これ
に対応して、高レベルのSDHフレーム構造及びそれに関
連した制御データを、エラスティックバッファから読み
取られるべきペイロードに加えることができねばならな
い。
おいて得られ、交差接続装置41へ到来する信号のペイロ
ードは、その到来信号から抽出されるクロック信号と同
期してエラスティックバッファに記憶され、そして交差
接続装置のクロック信号と同期してエラスティックバッ
ファから読み取られる。エラスティックバッファへ書き
込まれるべきペイロード及びそのペイロードの位相を決
定するために、高レベルフレームに含まれた制御デー
タ、例えば、ポインタを分解しなければならない。これ
に対応して、高レベルのSDHフレーム構造及びそれに関
連した制御データを、エラスティックバッファから読み
取られるべきペイロードに加えることができねばならな
い。
SDHフレーム構造及びポインタ情報の組立及び分解
は、あるハイアラーキレベルの各信号ごとに個別に行わ
ねばならない複雑な動作である。例えば、単一のSTM−
１フレームに含まれた63個のVC−12信号が上記したよう
に同期されるときには、STM−１フレームに含まれるAU
−４レベルのポインタは、その目的のために設けられた
AU−４処理ユニットによって最初に処理されねばならな
いが、次いで、フレーム構造を分解し、そしてポインタ
情報を各TU−12チャンネル（全部で63個）において独立
して解読しなければならない。これに対応して、各TU−
12チャンネルのフレーム構造及びポインタ情報を独立し
て再組立しなければならない。
は、あるハイアラーキレベルの各信号ごとに個別に行わ
ねばならない複雑な動作である。例えば、単一のSTM−
１フレームに含まれた63個のVC−12信号が上記したよう
に同期されるときには、STM−１フレームに含まれるAU
−４レベルのポインタは、その目的のために設けられた
AU−４処理ユニットによって最初に処理されねばならな
いが、次いで、フレーム構造を分解し、そしてポインタ
情報を各TU−12チャンネル（全部で63個）において独立
して解読しなければならない。これに対応して、各TU−
12チャンネルのフレーム構造及びポインタ情報を独立し
て再組立しなければならない。
上記の分解及び組立動作は、所望のハイアラーキレベ
ルにおいてフレーム構造及び制御データを分解／組立す
る単一のユニットを構成することにより実現されてい
る。このユニットは、次いで、所要数で再現される。こ
の構成を示す概略ブロック図が図５に示されており、上
記と同様の例として63個のTU−12チャンネルより成るフ
レームの分解及び組立使用される。STM−１フレーム構
造をもつ信号は、最初に共通の解読ユニット51へ送ら
れ、該ユニットは、VC−４コンテナの経路オーバーヘッ
ド（OPH）におけるAUポインタデータ及びH4バイトを解
読して、そのフレーム構造に含まれたTU−12フレームを
位置決めする。次いで、解読ユニット51は、各TU12チャ
ンネルのバイトを専用の解読ユニット52へ送り、従っ
て、この特定の場合はそれが全部で63個になる。解読ユ
ニットは、各TU−12チャンネルのポインタを解読し、VC
−12信号の位相を決定する。フレーム構造ではTU−12ユ
ニットがインターリーブされるために、各解読ユニット
は、使用可能な時間の約1/63しか動作しない。各VC−12
信号は、専用のエラスティックバッファ53に記憶され
る。それに対応して、最高レベルのフレーム構造が再組
立されるときは、各新たなTU−12ユニットのポインタ情
報が専用のジェネレータユニット54において発生され、
その後、エラスティックバッファメモリからのペイロー
ドを新たなポインタ及び新たな制御データとを組み合わ
せることにより共通のジェネレータユニット55において
最終フレーム構造が組み立られる。各エラスティックバ
ッファ53の充填率は、専用のモニタユニット56によって
監視される。
ルにおいてフレーム構造及び制御データを分解／組立す
る単一のユニットを構成することにより実現されてい
る。このユニットは、次いで、所要数で再現される。こ
の構成を示す概略ブロック図が図５に示されており、上
記と同様の例として63個のTU−12チャンネルより成るフ
レームの分解及び組立使用される。STM−１フレーム構
造をもつ信号は、最初に共通の解読ユニット51へ送ら
れ、該ユニットは、VC−４コンテナの経路オーバーヘッ
ド（OPH）におけるAUポインタデータ及びH4バイトを解
読して、そのフレーム構造に含まれたTU−12フレームを
位置決めする。次いで、解読ユニット51は、各TU12チャ
ンネルのバイトを専用の解読ユニット52へ送り、従っ
て、この特定の場合はそれが全部で63個になる。解読ユ
ニットは、各TU−12チャンネルのポインタを解読し、VC
−12信号の位相を決定する。フレーム構造ではTU−12ユ
ニットがインターリーブされるために、各解読ユニット
は、使用可能な時間の約1/63しか動作しない。各VC−12
信号は、専用のエラスティックバッファ53に記憶され
る。それに対応して、最高レベルのフレーム構造が再組
立されるときは、各新たなTU−12ユニットのポインタ情
報が専用のジェネレータユニット54において発生され、
その後、エラスティックバッファメモリからのペイロー
ドを新たなポインタ及び新たな制御データとを組み合わ
せることにより共通のジェネレータユニット55において
最終フレーム構造が組み立られる。各エラスティックバ
ッファ53の充填率は、専用のモニタユニット56によって
監視される。
AU及びTUポインタ並びにそれらの発生及び解読は、参
照文献〔１〕に述べられており、詳細についてはこれを
参照されたい。
照文献〔１〕に述べられており、詳細についてはこれを
参照されたい。
実際には、上記の分解及び組立動作は、例えば、ASIC
回路（アプリケーション指向の集積回路）によって実現
される。しかしながら、これに伴う問題は、ハードウェ
アが著しく要求され、より詳細には、大きなシリコン領
域が要求されることであり、これは、多数の部品、大き
な集積回路板面積、及び多数のプラグインユニットを装
置に必要とすることになる。例えば、63個のTU−12チャ
ンネルでは、これは、単一のマイクロ回路で単一の分解
及び組立回路を実現することを不可能にする（現在の設
計方法及びマイクロ回路技術では制約が課せられるため
に）。公知の構成では、ポインタ処理の中間結果を記憶
するためのメモリ手段（例えば、Ｄ型フリップ−フロッ
プ、ラッチ等）は、ハードウェアを最も必要とするもの
である。近代的なマイクロ回路技術は、小さなスペース
に集積されたRAMメモリを使用できるようにするが、シ
リコン領域の節減が達せられるのは、100ビット以上の
サイズをもつメモリ手段を構成する場合だけである。RA
Mメモリの使用は公知構成においては利点を与えない。
というのは、必要なメモリ手段のサイズが100ビットよ
りかなり低いからである。
回路（アプリケーション指向の集積回路）によって実現
される。しかしながら、これに伴う問題は、ハードウェ
アが著しく要求され、より詳細には、大きなシリコン領
域が要求されることであり、これは、多数の部品、大き
な集積回路板面積、及び多数のプラグインユニットを装
置に必要とすることになる。例えば、63個のTU−12チャ
ンネルでは、これは、単一のマイクロ回路で単一の分解
及び組立回路を実現することを不可能にする（現在の設
計方法及びマイクロ回路技術では制約が課せられるため
に）。公知の構成では、ポインタ処理の中間結果を記憶
するためのメモリ手段（例えば、Ｄ型フリップ−フロッ
プ、ラッチ等）は、ハードウェアを最も必要とするもの
である。近代的なマイクロ回路技術は、小さなスペース
に集積されたRAMメモリを使用できるようにするが、シ
リコン領域の節減が達せられるのは、100ビット以上の
サイズをもつメモリ手段を構成する場合だけである。RA
Mメモリの使用は公知構成においては利点を与えない。
というのは、必要なメモリ手段のサイズが100ビットよ
りかなり低いからである。
発明の要旨
本発明の目的は、上記問題を解消し、ハードウェアの
要求を従来より少なくできると共に、RAMメモリブロッ
クを明らかに効果的な仕方で使用できるようにしてフレ
ーム構造を分解又は組立てることのできる方法を提供す
ることである。これは、分解については、請求項１の特
徴部分に規定し、そして組立については、請求項３の特
徴部分に規定した本発明の方法によって達成される。
要求を従来より少なくできると共に、RAMメモリブロッ
クを明らかに効果的な仕方で使用できるようにしてフレ
ーム構造を分解又は組立てることのできる方法を提供す
ることである。これは、分解については、請求項１の特
徴部分に規定し、そして組立については、請求項３の特
徴部分に規定した本発明の方法によって達成される。
本発明の基本的な考え方は、時分割アーキテクチャを
用いて、フレームの分解又は組立（或いはその両方）に
おいて、同じハイアラーキレベルの少なくとも２つの信
号のポインタの処理を、これら信号に共通の処理ユニッ
トにおいて時分割ベースで少なくとも１つの処理段で行
うことである。
用いて、フレームの分解又は組立（或いはその両方）に
おいて、同じハイアラーキレベルの少なくとも２つの信
号のポインタの処理を、これら信号に共通の処理ユニッ
トにおいて時分割ベースで少なくとも１つの処理段で行
うことである。
本発明による時分割処理を用いるときには、処理中に
得た中間結果を記憶するのに必要なメモリ手段だけを各
チャンネルごとに個別に実現すればよい。しかしなが
ら、今や、これら中間結果を記憶するのに小さなスペー
スに集積されたRAMメモリブロックを使用することがで
きる。というのは、所要メモリブロックのサイズが明ら
かに100ビット以上だからである。従って、必要なシリ
コン領域も相当に減少され、1/10にも減少される。シリ
コン領域の減少は、部品のサイズ、ひいては、装置全体
のサイズも減少し、他方、装置のサイズを不変に保ちな
がらその容量を増加することができる。
得た中間結果を記憶するのに必要なメモリ手段だけを各
チャンネルごとに個別に実現すればよい。しかしなが
ら、今や、これら中間結果を記憶するのに小さなスペー
スに集積されたRAMメモリブロックを使用することがで
きる。というのは、所要メモリブロックのサイズが明ら
かに100ビット以上だからである。従って、必要なシリ
コン領域も相当に減少され、1/10にも減少される。シリ
コン領域の減少は、部品のサイズ、ひいては、装置全体
のサイズも減少し、他方、装置のサイズを不変に保ちな
がらその容量を増加することができる。
以下、添付図面の図６ないし10を参照し、本発明を一
例として詳細に説明する。
例として詳細に説明する。
図面の簡単な説明
図１は、単一のSTM−Ｎフレームの基本的な構造を示
す図である。
す図である。
図２は、単一のSTM−１フレームの構造を示す図であ
る。
る。
図３は、既存のPCMシステムからSTM−Ｎフレームを組
み立てるところを示す図である。
み立てるところを示す図である。
図４は、本発明によるフレーム分解及び組立方法を用
いた同期ユニットを有するSDH交差接続装置を示すブロ
ック図である。
いた同期ユニットを有するSDH交差接続装置を示すブロ
ック図である。
図５は、公知のフレーム分解及び組立方法におけるポ
インタ処理の原理を示すブロック図である。
インタ処理の原理を示すブロック図である。
図６は、本発明によるフレーム分解及び組立方法を用
いた同期ユニットにおいてポインタ処理の原理を示すブ
ロック図である。
いた同期ユニットにおいてポインタ処理の原理を示すブ
ロック図である。
図７は、図６に示した同期ユニットの本発明の方法を
用いたフレーム分解ユニットを示す詳細な図である。
用いたフレーム分解ユニットを示す詳細な図である。
図８は、単一のTU−12信号の単一フレームに対する図
７の分解ユニットの動作を示す図である。
７の分解ユニットの動作を示す図である。
図９は、同期ユニットのエラスティックバッファ及び
該バッファの動作を詳細に示す図である。
該バッファの動作を詳細に示す図である。
図10は、エラスティックバッファの充填率の監視を示
す図である。
す図である。
図11は、エラスティックバッファの充填率を監視する
のに用いる差の値の変化の範囲を示す図である。
のに用いる差の値の変化の範囲を示す図である。
図12は、図６に示す同期ユニットの本発明の方法を用
いた組立ユニットを詳細に示す図である。
いた組立ユニットを詳細に示す図である。
図13は、単一のTU−12信号の単一フレームに対する図
12の組立ユニットの動作を示す図である。
12の組立ユニットの動作を示す図である。
好ましい実施例の詳細な説明
図６は、本発明によるポインタ処理原理を用いた単一
の時分割同期ユニットを示す図である。この時分割の原
理は、エラスティックバッファ作用、及び同期ユニット
42において行われるバッファメモリの充填率の監視にも
適用され、これらは、別の並列な特許出願の要旨であ
る。同期ユニット42は、TU−12チャンネルに対して順次
に構成された分解及び組立ユニット61及び62を備えてい
る。全てのTU−12チャンネルに共通のエラスティックバ
ッファメモリ63がこれら分解ユニットと組立ユニットと
の間に設けられ、そしてバッファメモリの充填率が共通
のモニタユニット64によって監視される。同期ユニット
42は、到来するAU−４信号を別のAU−４レベルクロック
と同期させる。STM−１信号は先ず共通のAU解読ユニッ
ト51に送られ、該ユニットは、AU−４ポインタデータを
既知のやり方（参照文献〔１〕のCCITT使用に合致す
る）で解読し、AU−４フレームからTU−12信号を抽出
し、そしてそのTU−12信号を分解ユニット61へ送って更
に処理する。分解ユニット61は、TU−12ポインタを解読
し、そしてTU−12フレーム構造体からVC−12データを抽
出する。本発明によれば、これらポインタは、時分割ベ
ースで１つ以上の処理段において処理され、即ち同じハ
イアラーキレベルにおける少なくとも２つの信号の処理
が、例えば、銅線導体の如き１本の同じ物理ラインを経
て実行される。従って、分解ユニット61は、少なくとも
１つのサブプロセッサ65及び一時メモリ66で形成された
サブ処理ユニット67を備えている。このサブ処理ユニッ
トは、同じハイアラーキレベルにある少なくとも２つの
信号のフレーム構造のポインタを時分割ベースにて処理
する。ここに述べる例では、63個のTU−12チャンネル全
部が同じ分解ユニットで処理されるが、これは必要では
ない。というのは、多数の分解ユニットを並列に又は順
次に配置できるからである。
の時分割同期ユニットを示す図である。この時分割の原
理は、エラスティックバッファ作用、及び同期ユニット
42において行われるバッファメモリの充填率の監視にも
適用され、これらは、別の並列な特許出願の要旨であ
る。同期ユニット42は、TU−12チャンネルに対して順次
に構成された分解及び組立ユニット61及び62を備えてい
る。全てのTU−12チャンネルに共通のエラスティックバ
ッファメモリ63がこれら分解ユニットと組立ユニットと
の間に設けられ、そしてバッファメモリの充填率が共通
のモニタユニット64によって監視される。同期ユニット
42は、到来するAU−４信号を別のAU−４レベルクロック
と同期させる。STM−１信号は先ず共通のAU解読ユニッ
ト51に送られ、該ユニットは、AU−４ポインタデータを
既知のやり方（参照文献〔１〕のCCITT使用に合致す
る）で解読し、AU−４フレームからTU−12信号を抽出
し、そしてそのTU−12信号を分解ユニット61へ送って更
に処理する。分解ユニット61は、TU−12ポインタを解読
し、そしてTU−12フレーム構造体からVC−12データを抽
出する。本発明によれば、これらポインタは、時分割ベ
ースで１つ以上の処理段において処理され、即ち同じハ
イアラーキレベルにおける少なくとも２つの信号の処理
が、例えば、銅線導体の如き１本の同じ物理ラインを経
て実行される。従って、分解ユニット61は、少なくとも
１つのサブプロセッサ65及び一時メモリ66で形成された
サブ処理ユニット67を備えている。このサブ処理ユニッ
トは、同じハイアラーキレベルにある少なくとも２つの
信号のフレーム構造のポインタを時分割ベースにて処理
する。ここに述べる例では、63個のTU−12チャンネル全
部が同じ分解ユニットで処理されるが、これは必要では
ない。というのは、多数の分解ユニットを並列に又は順
次に配置できるからである。
TU分解ユニット61に到来するVC−12ペイロードは、該
ユニットを経て不変のまま伝播され、そして共通のバッ
ファメモリ63に記憶される。バッファメモリ63の充填率
は、共通のモニタユニット64によって監視される。TU−
12ポインタ及びフレームの再組立は、組立ユニット62の
１つ以上の処理段において時分割ベースで行われ、即ち
少なくとも２つのチャンネルの信号が、例えば、銅線導
体の如き１本の同じ物理ラインを経て処理される。同様
に、TU組立ユニット62は、少なくとも１つのサブプロセ
ッサ65及び一時メモリ66より成るサブ処理ユニット67を
備えている。該サブ処理ユニット67は、同じハイアラー
キレベルにある少なくとも２つの信号のフレーム構造の
ポインタを処理する。ここに示す例では、全部で63個の
チャンネルが同じ組立ユニットにおいて処理されるが、
これは必要ではない。というのは、多数の組立ユニット
を並列又は順次に配置することが等しく可能であるから
である。
ユニットを経て不変のまま伝播され、そして共通のバッ
ファメモリ63に記憶される。バッファメモリ63の充填率
は、共通のモニタユニット64によって監視される。TU−
12ポインタ及びフレームの再組立は、組立ユニット62の
１つ以上の処理段において時分割ベースで行われ、即ち
少なくとも２つのチャンネルの信号が、例えば、銅線導
体の如き１本の同じ物理ラインを経て処理される。同様
に、TU組立ユニット62は、少なくとも１つのサブプロセ
ッサ65及び一時メモリ66より成るサブ処理ユニット67を
備えている。該サブ処理ユニット67は、同じハイアラー
キレベルにある少なくとも２つの信号のフレーム構造の
ポインタを処理する。ここに示す例では、全部で63個の
チャンネルが同じ組立ユニットにおいて処理されるが、
これは必要ではない。というのは、多数の組立ユニット
を並列又は順次に配置することが等しく可能であるから
である。
図７は、単一の分解ユニット61を詳細に示しており、
該ユニットは、V1メモリ71と、TU−12状態メモリ73及び
ポインタ読み取りユニット72で形成されたサブ処理ユニ
ットと、V5位置メモリ74とを備えている。以下の説明に
おいて、分解ユニットの動作は、図８を参照しながら単
一のTU−12信号の単一フレームについて述べる。図８に
は、単一のTU−12フレームが左側の欄に示されており、
それ自体良く知られたように、TU−12フレームは、140
個のデータバイト（フレームの横に番号付けされてい
る）と、４つのポインタバイトV1−V4とを備えている。
１つのTU−12フレームの長さは500μｓであり、従っ
て、基本的な場合に、４つのSTM−１フレームにおいて
送信される。図８の他の欄は、V1メモリ71、TU−12状態
メモリ73及びV5位置メモリ74に関連した読み取り及び書
き込み事象を示している。この手順は、他のいずれのTU
−12信号についても同様であり、２つの連続する信号を
処理する際には、信号間の時間ドメインにおいて１クロ
ック周期のシフトがあるだけである（これは、以下に述
べるTU組立ユニットにも適用する）。
該ユニットは、V1メモリ71と、TU−12状態メモリ73及び
ポインタ読み取りユニット72で形成されたサブ処理ユニ
ットと、V5位置メモリ74とを備えている。以下の説明に
おいて、分解ユニットの動作は、図８を参照しながら単
一のTU−12信号の単一フレームについて述べる。図８に
は、単一のTU−12フレームが左側の欄に示されており、
それ自体良く知られたように、TU−12フレームは、140
個のデータバイト（フレームの横に番号付けされてい
る）と、４つのポインタバイトV1−V4とを備えている。
１つのTU−12フレームの長さは500μｓであり、従っ
て、基本的な場合に、４つのSTM−１フレームにおいて
送信される。図８の他の欄は、V1メモリ71、TU−12状態
メモリ73及びV5位置メモリ74に関連した読み取り及び書
き込み事象を示している。この手順は、他のいずれのTU
−12信号についても同様であり、２つの連続する信号を
処理する際には、信号間の時間ドメインにおいて１クロ
ック周期のシフトがあるだけである（これは、以下に述
べるTU組立ユニットにも適用する）。
TU分解ユニットに送られるTU−12フレームの第１バイ
ト、即ちV1バイトは、最初にV1メモリ71に記憶される。
V1バイトの後に到来するデータバイトは、他の全てのデ
ータバイトと同様に、バッファメモリ63に記憶される。
図８において、VC−12データがバッファメモリに記憶さ
れる周期が矢印Ａで示されている。TU−12フレームの第
２の1/4がV2バイトから始まるときには、V1バイトがメ
モリから読み取られ、そしてV1及びV2バイトの結合によ
って新たなポインタワードがポインタ読み取りユニット
72に対して発生される。新たなポインタワードが発生さ
れる僅かに前に、ポインタの古い状態が状態メモリ73か
ら読み取りユニットへ読み取られる。古い状態は、手前
の（有効）ポインタの値に基づくデータより成る。ポイ
ンタ読み取りユニット72は、これが受け取ったデータを
処理し、その結果、新たな状態データが発生されて状態
メモリ73に記憶される。更に、その新たな状態によって
決定されたアドレスに対し、V5フラグ（１ビット）がV5
位置メモリ74に同時に書き込まれる。位置メモリ74は、
長さが１ビットの63x140メモリ位置を備え、即ち各チャ
ンネルは、TU−12フレームの各データバイトごとにメモ
リ位置を有する。新たなポインタが指すデータバイトに
対応するアドレスにはV5フラグ、即ち論理１が書き込ま
れる。他の139個のメモリ位置は、論理０を含む。V5位
置メモリは、TU−12フレームのデータバイト中に読み取
られ、ある点においてゼロからずれる値が得られる（V5
バイトの位置を示す）。V5バイトの位置に関する情報
（V5 loc.信号、図７）がバッファメモリに記憶され
る。
ト、即ちV1バイトは、最初にV1メモリ71に記憶される。
V1バイトの後に到来するデータバイトは、他の全てのデ
ータバイトと同様に、バッファメモリ63に記憶される。
図８において、VC−12データがバッファメモリに記憶さ
れる周期が矢印Ａで示されている。TU−12フレームの第
２の1/4がV2バイトから始まるときには、V1バイトがメ
モリから読み取られ、そしてV1及びV2バイトの結合によ
って新たなポインタワードがポインタ読み取りユニット
72に対して発生される。新たなポインタワードが発生さ
れる僅かに前に、ポインタの古い状態が状態メモリ73か
ら読み取りユニットへ読み取られる。古い状態は、手前
の（有効）ポインタの値に基づくデータより成る。ポイ
ンタ読み取りユニット72は、これが受け取ったデータを
処理し、その結果、新たな状態データが発生されて状態
メモリ73に記憶される。更に、その新たな状態によって
決定されたアドレスに対し、V5フラグ（１ビット）がV5
位置メモリ74に同時に書き込まれる。位置メモリ74は、
長さが１ビットの63x140メモリ位置を備え、即ち各チャ
ンネルは、TU−12フレームの各データバイトごとにメモ
リ位置を有する。新たなポインタが指すデータバイトに
対応するアドレスにはV5フラグ、即ち論理１が書き込ま
れる。他の139個のメモリ位置は、論理０を含む。V5位
置メモリは、TU−12フレームのデータバイト中に読み取
られ、ある点においてゼロからずれる値が得られる（V5
バイトの位置を示す）。V5バイトの位置に関する情報
（V5 loc.信号、図７）がバッファメモリに記憶され
る。
到来するV1及びV2バイトは、上記のポインタ調整が必
要がどうかも指示する。負の調整では、V3バイトの内容
がバッファメモリに書き込まれ、正の調整では、V3バイ
トに続くデータバイトがバッファメモリに書き込まれな
い。
要がどうかも指示する。負の調整では、V3バイトの内容
がバッファメモリに書き込まれ、正の調整では、V3バイ
トに続くデータバイトがバッファメモリに書き込まれな
い。
図９は、例えば、VC−12データが記憶されるエラステ
ィックバッファ63を詳細に示している。このバッファ
は、バッファメモリ101それ自体と、該バッファメモリ
を制御するカウンタユニットとを備えている。これらカ
ウンタユニットは、その入力側において、第１チャンネ
ルカウンタ102及び第１アドレスカウンタユニット103を
備え、そしてその出力側では、第２チャンネルカウンタ
104及び第２アドレスカウンタユニット105を備えてい
る。入力側のユニットは、メモリへのデータの書き込み
を制御し、一方、出力側のユニットは、メモリからの読
み取りを制御する。入力側では、書き込みクロックcloc
k1及び同期信号sync1により同期され、そして出力側で
は、入力側の対応信号と独立したクロックclock2及び同
期信号cync2により同期される。バッファメモリ101は、
63個のメモリユニット106を備え（各チャンネルに１つ
づつ）、その各々は（この特定の場合は）、８ビットの
巾（即ち、１バイトの巾）の10個の連続するメモリ位置
106aを含む。（この特定の場合には、メモリ位置10個の
メモリスペースが各メモリユニットに指定されて、とり
わけ、SDHフレーム構造のギャップ及び種々の遅延を考
慮しているが、メモリ位置の数は、10ではなくて、例え
ば16でもよい。）アドレスカウンタユニット103は、63
個のアドレスカウンタを備え、その各々は１から10まで
をカウントし、１つのメモリユニットの対応するメモリ
位置をアドレスする。バッファの各チャンネルの充填率
が変化するので、各アドレスカウンタの位相は異なる。
第１チャンネルカウンタ102は、１から63まで連続的に
カウントし、同期信号sync1によって同期がとられる。
チャンネルカウンタ102は、時分割ベースで第１アドレ
スカウンタの１つを選択し、それに対応するバイトが、
各メモリユニットの選択されたアドレスカウンタによっ
てアドレスされたメモリ位置１ないし10に書き込まれ
る。
ィックバッファ63を詳細に示している。このバッファ
は、バッファメモリ101それ自体と、該バッファメモリ
を制御するカウンタユニットとを備えている。これらカ
ウンタユニットは、その入力側において、第１チャンネ
ルカウンタ102及び第１アドレスカウンタユニット103を
備え、そしてその出力側では、第２チャンネルカウンタ
104及び第２アドレスカウンタユニット105を備えてい
る。入力側のユニットは、メモリへのデータの書き込み
を制御し、一方、出力側のユニットは、メモリからの読
み取りを制御する。入力側では、書き込みクロックcloc
k1及び同期信号sync1により同期され、そして出力側で
は、入力側の対応信号と独立したクロックclock2及び同
期信号cync2により同期される。バッファメモリ101は、
63個のメモリユニット106を備え（各チャンネルに１つ
づつ）、その各々は（この特定の場合は）、８ビットの
巾（即ち、１バイトの巾）の10個の連続するメモリ位置
106aを含む。（この特定の場合には、メモリ位置10個の
メモリスペースが各メモリユニットに指定されて、とり
わけ、SDHフレーム構造のギャップ及び種々の遅延を考
慮しているが、メモリ位置の数は、10ではなくて、例え
ば16でもよい。）アドレスカウンタユニット103は、63
個のアドレスカウンタを備え、その各々は１から10まで
をカウントし、１つのメモリユニットの対応するメモリ
位置をアドレスする。バッファの各チャンネルの充填率
が変化するので、各アドレスカウンタの位相は異なる。
第１チャンネルカウンタ102は、１から63まで連続的に
カウントし、同期信号sync1によって同期がとられる。
チャンネルカウンタ102は、時分割ベースで第１アドレ
スカウンタの１つを選択し、それに対応するバイトが、
各メモリユニットの選択されたアドレスカウンタによっ
てアドレスされたメモリ位置１ないし10に書き込まれ
る。
出力側では、読み取られるべきバイトのアドレスが、
第２チャンネルカウンタ104及び第２アドレスカウンタ
ユニット105によって対応的に発生され、チャンネルカ
ウンタ104は、第２のアドレスカウンタの１つを選択
し、そしてその選択されたアドレスカウンタによりアド
レスされたメモリ位置（１−10）からバッファメモリの
出力107へバイトが読み取られる。
第２チャンネルカウンタ104及び第２アドレスカウンタ
ユニット105によって対応的に発生され、チャンネルカ
ウンタ104は、第２のアドレスカウンタの１つを選択
し、そしてその選択されたアドレスカウンタによりアド
レスされたメモリ位置（１−10）からバッファメモリの
出力107へバイトが読み取られる。
図10及び11は、共通のモニタユニット64により実行さ
れるエラスティックバッファの充填率の監視を示す詳細
な図である。各メモリユニット106（即ち、各TU−12チ
ャンネルの）充填率は、各チャンネルごとに別々にモニ
タユニット64の入力に第１及び第２のアドレスカウンタ
（読み取り及び書き込みカウンタ）の値を与えることに
よって監視される。モニタユニットは、読み取りカウン
タの値から書き込みカウンタの値を減算し、そしてそれ
により生じた差の値Ｅを、図11の場合は例えば２及び８
である所定の限界値と比較する。理想的な状態において
は、差の値Ｅは、約５（中間値）である。
れるエラスティックバッファの充填率の監視を示す詳細
な図である。各メモリユニット106（即ち、各TU−12チ
ャンネルの）充填率は、各チャンネルごとに別々にモニ
タユニット64の入力に第１及び第２のアドレスカウンタ
（読み取り及び書き込みカウンタ）の値を与えることに
よって監視される。モニタユニットは、読み取りカウン
タの値から書き込みカウンタの値を減算し、そしてそれ
により生じた差の値Ｅを、図11の場合は例えば２及び８
である所定の限界値と比較する。理想的な状態において
は、差の値Ｅは、約５（中間値）である。
充填率の監視は、出力側（読み取り側）と同期して行
われる。モニタユニット64が同じチャンネルの値を互い
に比較できるようにするためには、書き込みカウンタ10
3から得たアドレスデータが、読み取りカウンタ105から
のアドレスデータと同相でなければならず、即ちカウン
タは同じチャンネルに対応しなければならない（書き込
み側において選択されるべきチャンネルは、データが書
き込まれているチャンネルではない）。
われる。モニタユニット64が同じチャンネルの値を互い
に比較できるようにするためには、書き込みカウンタ10
3から得たアドレスデータが、読み取りカウンタ105から
のアドレスデータと同相でなければならず、即ちカウン
タは同じチャンネルに対応しなければならない（書き込
み側において選択されるべきチャンネルは、データが書
き込まれているチャンネルではない）。
差の値に基づいて、充填率モニタユニットは、２ビッ
トで示される３つの異なる状態（いっぱい／空／適度）
を用いることにより各チャンネルの充填率に関するデー
タを出力し、データはTU組立ユニットへ送られる。
トで示される３つの異なる状態（いっぱい／空／適度）
を用いることにより各チャンネルの充填率に関するデー
タを出力し、データはTU組立ユニットへ送られる。
図12及び13は、図７及び８に示された分解ユニットの
動作と同様に、同期ユニット42のTU組立ユニット62の構
造及び動作を示している。組立ユニット62は、上記のＶ
バイトを発生し、調整が必要かどうかを判断する。フレ
ーム構造体の組立側における唯一の相違は、TU−12ポイ
ンタである。フレームが組み立てられるときには、上記
のV5バイトがTU−12フレームのいずれかの位置にあり、
この位置を、V1及びV2バイトによって指示しなければな
らない（バッファメモリから得たV5フラグの時間をポイ
ンタ数に変換しなければならない）。組立側（図９）に
対するクロックclock2及び同期信号sync2は、分解ユニ
ットの各信号とは独立しているが、バッファの読み取り
側で使用されるものに等しい。
動作と同様に、同期ユニット42のTU組立ユニット62の構
造及び動作を示している。組立ユニット62は、上記のＶ
バイトを発生し、調整が必要かどうかを判断する。フレ
ーム構造体の組立側における唯一の相違は、TU−12ポイ
ンタである。フレームが組み立てられるときには、上記
のV5バイトがTU−12フレームのいずれかの位置にあり、
この位置を、V1及びV2バイトによって指示しなければな
らない（バッファメモリから得たV5フラグの時間をポイ
ンタ数に変換しなければならない）。組立側（図９）に
対するクロックclock2及び同期信号sync2は、分解ユニ
ットの各信号とは独立しているが、バッファの読み取り
側で使用されるものに等しい。
レファレンスカウンタ92及びこれに接続されたバッフ
ァ状態メモリ91が組立ユニットの入力に設けられてい
る。バッファ状態メモリ91は、次いで、TU−12ポインタ
ジェネレータ93に接続され、該ジェネレータは、出力の
状態メモリ94と共にそれ自身のサブ処理ユニット67を構
成する。状態メモリの出力は、マルチプレクサ95に接続
され、その別の入力には、バッファメモリ63からのデー
タバイトが直接接続される。
ァ状態メモリ91が組立ユニットの入力に設けられてい
る。バッファ状態メモリ91は、次いで、TU−12ポインタ
ジェネレータ93に接続され、該ジェネレータは、出力の
状態メモリ94と共にそれ自身のサブ処理ユニット67を構
成する。状態メモリの出力は、マルチプレクサ95に接続
され、その別の入力には、バッファメモリ63からのデー
タバイトが直接接続される。
レファレンスカウンタ92は、VC−12フレームのバイト
０−139をカウントする（図13の左側の欄）。V5位置デ
ータ信号（V5 loc.）は組立ユニットの入力に送られ
る。この信号は、分解ユニットで発生された信号に対応
する。V5フラグを受け取ったときには、レファレンスカ
ウンタの現在値がバッファの状態メモリ91に記憶され
る。ポインタバイトを送信する前の所定の時間に（V4バ
イトにおいて）、TU−12ポインタジェネレータ93が処理
を実行する。処理のために、バッファの状態メモリ91か
らのレファレンスカウンタの値と、出力の状態メモリ94
からのTU−12ポインタの古い状態データがポインタジェ
ネレータに読み込まれる。この処理により、例えば、V1
及びV2バイトの値を含む新たなポインタ状態データが発
生される。この新たな状態データは出力の状態メモリに
古いデータに代わって記憶される。ポインタの状態デー
タとバッファメモリからのデータは、マルチプレクサ95
において結合され、再組み立てされたTU−12チャンネル
が出力される。
０−139をカウントする（図13の左側の欄）。V5位置デ
ータ信号（V5 loc.）は組立ユニットの入力に送られ
る。この信号は、分解ユニットで発生された信号に対応
する。V5フラグを受け取ったときには、レファレンスカ
ウンタの現在値がバッファの状態メモリ91に記憶され
る。ポインタバイトを送信する前の所定の時間に（V4バ
イトにおいて）、TU−12ポインタジェネレータ93が処理
を実行する。処理のために、バッファの状態メモリ91か
らのレファレンスカウンタの値と、出力の状態メモリ94
からのTU−12ポインタの古い状態データがポインタジェ
ネレータに読み込まれる。この処理により、例えば、V1
及びV2バイトの値を含む新たなポインタ状態データが発
生される。この新たな状態データは出力の状態メモリに
古いデータに代わって記憶される。ポインタの状態デー
タとバッファメモリからのデータは、マルチプレクサ95
において結合され、再組み立てされたTU−12チャンネル
が出力される。
ポインタ調整は、バッファの充填率に関するデータを
モニタ64からTU−12ポインタジェネレータ93へ送ること
により組立ユニットにおいて行われる。３つの考えられ
る状態（上記したようにいっぱい、空、適当）の１つを
指示するデータが２つのビットで表される。ポインタジ
ェネレータ93は、充填率を解読し、調整が必要かどうか
判断する。
モニタ64からTU−12ポインタジェネレータ93へ送ること
により組立ユニットにおいて行われる。３つの考えられ
る状態（上記したようにいっぱい、空、適当）の１つを
指示するデータが２つのビットで表される。ポインタジ
ェネレータ93は、充填率を解読し、調整が必要かどうか
判断する。
TU組立ユニットの出力に得られた信号は、上記AUジェ
ネレータユニット55（図５及び６）へ送られ、そこで最
終的なAU−４信号が良く知られた方法で発生される。
ネレータユニット55（図５及び６）へ送られ、そこで最
終的なAU−４信号が良く知られた方法で発生される。
添付画面に示された幾つかの例を参照して本発明を説
明したが、本発明は、もちろん、これらに限定されるも
のではなく、上記及び請求の範囲に開示した本発明の考
え方において種々のやり方で変更できる。SDHに特定の
用語を一例として上記で使用したが、本発明は、それに
対応するアメリカンSONETシステムにも等しく適用でき
るし、又はフレーム構造体が固定長さの所定数のバイト
と、フレーム構造体内のペイロードの位相を指示するポ
インタとを備えた他の同様のシステムにも等しく適用で
きる。同様に、本発明は、上記システムの異なるハイア
ラーキレベルでのフレーム分解及び組立にも適用でき
る。上記のTU−12フレームに加えて、TU−11、TU−21、
TU−22、TU−31、TU−32、TUG−21、TUG−22、TUG−3
1、TUG−32、AU−３及びAU−４のようなフレームをSDH
システムにおいて分解及び組立することができるととも
に、VT−1.5、VT−２、VT−３、VT−４、VT−６又はAU
−３のようなフレームをSONETシステムにおいて分解及
び組立することができる。エラスティックバッファ作用
及びバッファメモリの充填率の監視は、必ずしも上記し
たように時分割でなくてもよく、例えば、図５に示す公
知技術によって実施してもよい。
明したが、本発明は、もちろん、これらに限定されるも
のではなく、上記及び請求の範囲に開示した本発明の考
え方において種々のやり方で変更できる。SDHに特定の
用語を一例として上記で使用したが、本発明は、それに
対応するアメリカンSONETシステムにも等しく適用でき
るし、又はフレーム構造体が固定長さの所定数のバイト
と、フレーム構造体内のペイロードの位相を指示するポ
インタとを備えた他の同様のシステムにも等しく適用で
きる。同様に、本発明は、上記システムの異なるハイア
ラーキレベルでのフレーム分解及び組立にも適用でき
る。上記のTU−12フレームに加えて、TU−11、TU−21、
TU−22、TU−31、TU−32、TUG−21、TUG−22、TUG−3
1、TUG−32、AU−３及びAU−４のようなフレームをSDH
システムにおいて分解及び組立することができるととも
に、VT−1.5、VT−２、VT−３、VT−４、VT−６又はAU
−３のようなフレームをSONETシステムにおいて分解及
び組立することができる。エラスティックバッファ作用
及びバッファメモリの充填率の監視は、必ずしも上記し
たように時分割でなくてもよく、例えば、図５に示す公
知技術によって実施してもよい。
参照文献
〔１〕CCITTブルーブック、推奨規格G.709:「同期マル
チプレクス構造（Synchronous Multiplexing Structur
e）」、1990年５月 〔２〕SDH−Ny digital hierark、TELE2/90
チプレクス構造（Synchronous Multiplexing Structur
e）」、1990年５月 〔２〕SDH−Ny digital hierark、TELE2/90
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴィターネン エサ
フィンランド エフイーエン‐02210
エスプー イレポルッティ １ エー
28
(72)発明者 アラタロ ハンヌ
フィンランド エフイーエン‐90120
オウル キルッコカテュ 79―81 アー
９
(56)参考文献 特開 平４−211535（ＪＰ，Ａ)
独国特許出願公開4018536（ＤＥ，Ａ
１)
独国特許発明4018687（ＤＥ，Ｃ２)
国際公開91／18457（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00 - 3/26
H04L 5/22 - 5/26
Claims (4)
- 【請求項１】SDH又はSONETシステムのような同期デジタ
ルデータ通信システムで指定されたフレーム構造を分解
する方法であって、上記フレーム構造は、固定長さの所
定数のバイトを備え、あるバイトは、上記フレーム構造
内の対応するペイロード信号の位相を指示するポインタ
を形成し、受け取られるべきフレーム構造に含まれたポ
インタデータを解読するような方法において、同じハイ
アラーキレベルの少なくとも２つの信号のポインタの解
読プロセスは、上記信号に共通の分解ユニット（61）に
おいて、上記信号の各々に、別々の時間セグメントにお
いて同じ１本の物理ラインを経て同じ解読プロセス段階
を受けさせることにより時分割ベースで行われることを
特徴とする方法。 - 【請求項２】同じハイアラーキレベルの全ての信号のポ
インタの解読プロセスを、上記信号に共通の分解ユニッ
ト（61）において時分割ベースで実行する請求項１に記
載の方法。 - 【請求項３】SDH又はSONETシステムのような同期デジタ
ルデータ通信システムで指定されたフレーム構造を組立
する方法であって、上記フレーム構造は、固定長さの所
定数のバイトを備え、あるバイトは、上記フレーム構造
内の対応するペイロード信号の位相を指示するポインタ
を形成し、ペイロードと結合されるポインタバイトを発
生するような方法において、同じハイアラーキレベルの
少なくとも２つの信号のポインタ発生プロセスは、上記
信号に共通の組立ユニット（62）において、上記信号の
各々に、別々の時間セグメントにおいて同じ１本の物理
ラインを経て同じ発生プロセス段階を受けさせることに
より時分割ベースで行われることを特徴とする方法。 - 【請求項４】同じハイアラーキレベルの全ての信号のポ
インタ発生プロセスを、上記信号に共通の組立ユニット
（62）において時分割ベースで実行する請求項３に記載
の方法。
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|---|---|---|---|
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| FI922568 | 1992-06-03 | ||
| PCT/FI1993/000237 WO1993025030A1 (en) | 1992-06-03 | 1993-06-01 | Method for disassembling and assembling frame structures containing pointers |
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| Publication Number | Publication Date |
|---|---|
| JPH07507425A JPH07507425A (ja) | 1995-08-10 |
| JP3429308B2 true JP3429308B2 (ja) | 2003-07-22 |
Family
ID=8535414
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| Application Number | Title | Priority Date | Filing Date |
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| AU (1) | AU671278B2 (ja) |
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| FI (1) | FI90485C (ja) |
| HK (1) | HK1002380A1 (ja) |
| NZ (1) | NZ252189A (ja) |
| PT (1) | PT788695E (ja) |
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|---|---|---|---|---|
| US5923653A (en) * | 1995-04-21 | 1999-07-13 | Tektronix, Inc. | SONET/SDH receiver processor |
| GB9509216D0 (en) * | 1995-05-05 | 1995-06-28 | Plessey Telecomm | Retiming arrangement for SDH data transmission system |
| IT1275266B (it) * | 1995-05-29 | 1997-08-05 | Alcatel Italia | Metodo e circuiti per la interpretazione del puntatore in dispositivi della gerarchia numerica sincrona sdh |
| DE19545675A1 (de) * | 1995-12-07 | 1997-06-12 | Sel Alcatel Ag | Synchrones digitales Übertragungssystem |
| US5898688A (en) * | 1996-05-24 | 1999-04-27 | Cisco Technology, Inc. | ATM switch with integrated system bus |
| US5884064A (en) * | 1996-09-04 | 1999-03-16 | Lucent Technologies Inc. | System for emulating a virtual path in an ATM network |
| JP2001504288A (ja) * | 1996-11-08 | 2001-03-27 | シーメンス アクチエンゲゼルシヤフト | 多数のデジタルデータ流を１つのデジタル全体データ流にマルチプレクスする方法および装置、並びに１つのデジタル全体データ流を多数のデジタルデータ流にデマルチプレクスする方法および装置 |
| JP3415378B2 (ja) | 1996-11-15 | 2003-06-09 | 富士通株式会社 | フレーム同期パターン処理装置並びにフレーム同期パターン検出装置及びフレーム同期パターン検出方法 |
| JP3425046B2 (ja) * | 1996-11-29 | 2003-07-07 | 富士通株式会社 | 受信ポインタ処理装置 |
| EP0887959B1 (en) | 1997-06-27 | 2005-08-31 | STMicroelectronics S.r.l. | Circuit architecture for processing multichannel frames of synchronous digital signals with a broadband, particularly for a SONET/SDH standard |
| US6917630B1 (en) | 1998-10-06 | 2005-07-12 | Nortel Networks Limited | Concatenation of containers in synchronous digital hierarchy network |
| US6603776B1 (en) * | 1999-04-05 | 2003-08-05 | Lucent Technologies, Inc. & Pmc-Sierra, Inc. | System for efficient broadband data payload conversion |
| FR2792483B1 (fr) * | 1999-04-14 | 2001-06-01 | France Telecom | Systeme d'acces a un reseau synchrone du type qui comprend un equipement emetteur et un equipement recepteur |
| GB2349310B (en) * | 1999-04-22 | 2001-04-11 | Marconi Comm Ltd | Communications system |
| US6891862B1 (en) * | 1999-04-26 | 2005-05-10 | Nortel Networks Limited | Multiplex hierarchy for high capacity transport systems |
| US6771663B1 (en) | 2000-02-23 | 2004-08-03 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| US6999479B1 (en) | 2000-02-23 | 2006-02-14 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| US6847644B1 (en) | 2000-02-23 | 2005-01-25 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| US6973084B1 (en) | 2000-02-23 | 2005-12-06 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| US7006525B1 (en) * | 2000-02-23 | 2006-02-28 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| US6778561B1 (en) | 2000-02-23 | 2004-08-17 | Cypress Semiconductor Corp. | Hybrid data transport scheme over optical networks |
| ATE341918T1 (de) * | 2000-03-22 | 2006-10-15 | Cit Alcatel | Verfahren und vorrichtung zur wiederzusammensetzung von rahmen |
| US6628651B1 (en) * | 2000-04-03 | 2003-09-30 | Tellabs Operations, Inc. | Communication switching techniques with improved frame format |
| US6870860B1 (en) * | 2000-04-19 | 2005-03-22 | Ciena Corporation | Semi-transparent time division multiplexer/demultiplexer |
| DE50004325D1 (de) * | 2000-05-26 | 2003-12-11 | Alcatel Sa | Verfahren zum Übertragen von synchronen Transportmodulen über ein synchrones Transportnetz |
| WO2002019582A2 (en) * | 2000-08-30 | 2002-03-07 | Ciena Corporation | Techniques and architectures for implementing a data skew equalizer |
| US6781984B1 (en) | 2000-08-30 | 2004-08-24 | Ciena Corporation | Techniques and architectures for implementing a data skew equalizer for data alignment in a distributed system |
| US7016378B1 (en) | 2001-01-26 | 2006-03-21 | Ciena Corporation | Method and system for automatically provisioning an overhead byte |
| KR100396620B1 (ko) * | 2001-05-31 | 2003-09-02 | 이스텔시스템즈 주식회사 | 동기 디지털 계층화 장치의 동기 전송 모듈 프레임 생성장치 및 방법 |
| US20020191621A1 (en) * | 2001-06-14 | 2002-12-19 | Cypress Semiconductor Corp. | Programmable protocol processing engine for network packet devices |
| US20020194363A1 (en) * | 2001-06-14 | 2002-12-19 | Cypress Semiconductor Corp. | Programmable protocol processing engine for network packet devices |
| JP3818884B2 (ja) * | 2001-09-19 | 2006-09-06 | 富士通株式会社 | 伝送装置 |
| US7292607B2 (en) * | 2002-02-04 | 2007-11-06 | Sartre Satire Llc | Method and circuit for processing data in communication networks |
| CN1534906B (zh) * | 2003-04-02 | 2010-04-28 | 华为技术有限公司 | 一种帧对齐方法及电路 |
| US8135285B2 (en) * | 2005-12-22 | 2012-03-13 | Ntt Electronics Corporation | Optical transmission system and method |
| US8644349B2 (en) * | 2009-06-23 | 2014-02-04 | Telefonaktiebolaget L M Ericsson (Publ) | Clock recovery in a system which transports TDM data over a packet-switched network |
| CA2804418C (en) * | 2010-08-10 | 2016-05-31 | Huawei Technologies Co., Ltd. | Method, system and device for transmitting synchronous digital hierarchy signals through microwave |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214643A (en) * | 1988-05-11 | 1993-05-25 | Siemens Aktiengesellschaft | Method for inserting an asynchronous 139,264 kbit/s signal into a 155,520 kbit/s signal |
| CA1326719C (en) * | 1989-05-30 | 1994-02-01 | Thomas E. Moore | Ds3 to 28 vt1.5 sonet interface circuit |
| DE4018687A1 (de) * | 1989-07-18 | 1991-01-31 | Siemens Ag | Verfahren und anordnung zur uebertragung eines blocks aus vier verwaltungseinheiten au-31 oder aus drei verwaltungseinheiten au-32 in einem synchronen transport-modul stm-1 |
| US5204858A (en) * | 1989-08-23 | 1993-04-20 | Nec Corporation | Address setting and filtering system for terminal accommodating circuits in a packet switching system |
| DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
| FR2656479B1 (ja) * | 1989-12-27 | 1994-04-08 | Alcatel Cit | |
| US5111485A (en) * | 1990-05-18 | 1992-05-05 | Northern Telecom Limited | Method of and circuit for synchronizing data |
| DE4018536A1 (de) * | 1990-06-09 | 1991-12-19 | Ant Nachrichtentech | Verfahren und schaltungsanordnung zur taktanpassung |
| JPH0498943A (ja) * | 1990-08-17 | 1992-03-31 | Hitachi Ltd | 非同期転送モードを用いたバーチャルコンテナの伝送方法及び回路 |
| US5483539A (en) * | 1990-11-07 | 1996-01-09 | Loral Aerospace Corp. | Programmable PCM/TDM demultiplexer |
| US5229992A (en) * | 1991-03-28 | 1993-07-20 | Sprint International Communications Corp. | Fixed interval composite framing in integrated services networks |
| FI89757C (fi) * | 1991-10-08 | 1993-11-10 | Nokia Telecommunications Oy | Foerfarande foer att utfoera en anslutningsutjaemning |
-
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- 1992-06-03 FI FI922568A patent/FI90485C/fi active
-
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- 1998-02-12 HK HK98101127A patent/HK1002380A1/xx not_active IP Right Cessation
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