JPH07507425A - ポインタを含むフレーム構造を分解及び組立する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ポインタを含むフレーム構造を分解及び組立する方法発明の分野 本発明は、請求項１及び３の序文に記載したポインタを含むフレーム構造を分解 及び組立する方法に係る。

先行技術 現在のデジタル送信ネットワークは、近同期式であり、即ち、例えば各２Ｍビッ ト／秒の基本的なマルチブレクスシステムは、他のシステムとは独立した専用ク ロックを有している。それ故、単一の２Ｍビット／秒の信号を上位システムのビ ット流に配置することは不可能であり、高いレベルの信号は、各中間レベルを経 て２Ｍビット／秒レベルまでデマルチプレクスして、２Ｍビット／秒の信号を抽 出しなければならない。このため、特に、多数のマルチプレクサ及びデマルチプ レクサを必要とする分岐接続の構造は、高価なものとなっている。近同期送信ネ ットワークの別の欠点は、２つの異なる製造者からの装置が通常は適合しないこ とである。

他のものの中でもとりわけ上記の欠点から、例えば、ＣＣＩＴＴ規格Ｇ、７０７ 、Ｇ７０８及びＧ、７０９に規定された新たな同期デジタルハイアラーキＳＤＨ か導入されるに至った。同期デジタルハイアラーキは、多数のハイアラーキレベ ルＮ（Ｎ＝Ｌ４．１６・・・）に配置されたＳＴＭ−Ｎ転送フレーム（同期搬送 モジュール）をベースとするものである。２．８及び３２Ｍビット／秒システム のような既存のＰＣＭシステムは、ＳＤＲの最低レベル（Ｎ＝１）の同期的１５ ５．５２０Ｍビット／秒フレームへとマルチプレクサされる。これにより、この フレームは、ＳＴＭ−１フレームと称する。ハイアラーキのより高いレベルでは 、ビットレートが最低レベルのビットレートの倍数である。

図１はＳＴＭ−Ｎフレームの構造を示しており、そして図２は単一のＳＴＭ−■ フレームを示している。ＳＴＭ−Ｎフレームは、９行及びＮｘ２７０列のマトリ クスより成り、各行と列との間の接合点に１バイトが存在する。最初のＮｘ９列 の行１−３及び行５−９は、セクションオーバーヘッドＳＯＨを含み、そして行 ４は、ＡＵポインタを含む。このフレーム構造の残り部分は、長さがＮｘ２６１ 列のセクションで構成され、ＳＴＭ−Ｎフレームのペイロードセクションを含む 。

図２は、上記したように長さが２７０バイトの単一のＳＴＭ−１フレームを示し ている。ペイロードセクションは、１つ以上の管理ユニットＡＵを含む。図示さ れた特定の場合には、ペイロードセクションは、管理ユニットＡＵ−４より成り 、これに仮想コンテナＶＣ−４が挿入される。（或いは又、ＳＴＭ−１転送フレ ームが多数の低レベル管理ユニット（ＡＵ−３）を含んでいて、その各々がそれ に対応する低レベル仮想コンテナ（ＶＣ−３）を含んでもよい。）次いで、ＶＣ −４は、各行の始めに配置された長さ１バイト（全部で９バイト）の経路オーバ ーヘッドＰＯＨと、マツプされるべき情報信号のレートがその公称値からある程 度ずれたときにインターフェイスの調整をマツプに関して行えるようにするバイ トを含む低レベルフレームが存在するペイロードセクションとで構成される。

情報信号をＳＴＭ−１フレームにマツプすることは、例えば、特許出願へＵ−Ｂ −３４６８９／８９及びＦｌ−９１４７４６に開示されている。

ＡＵ−４ユニツトの各バイトは、それ自身の位置番号を有している。上記ＡＵポ インタは、ＡＵ−４ユニツトにおけるＶＣ−４コンテナの第１バイトの位置を含 んでいる。これらポインタは、ＳＤＨネットワークの種々の点において正又は負 のポインタ調整を行えるようにする。あるクロック周波数を有する仮想コンテナ が、該仮想コンテナのクロック周波数より低いクロック周波数で動作するネット ワークノードに付与された場合には、データバッファがいっばいになる。これは 、負の調整を必要とし、即ち受け取られた仮想コンテナからオーバーヘッドセク ションへ１バイトが転送される一方、ポインタ値が１だけ減少される。受は取ら れた仮想コンテナのレートがノードのクロックレートより低い場合には、データ バッファが空になる傾向となり、これは正の調整を必要とする。即ち、受は取ら れる仮想コンテナにスタフバイトが追加され、そしてポインタ値が１だけ増加さ れる。

図３は、ＳＴＭ−Ｎフレームを既存の非同期ビット流でいかに形成できるかを示 している。これらビット流（図の右側に示された１、５．２．６．８．３４．４ ５又は１４０Ｍビット／秒）は、第１の段において、ＣＣＩＴＴで規定されたコ ンテナＣにパックされる。第２の段では、制御データを含むオーバーヘッドバイ トがコンテナに挿入され、従って、上記の仮想コンテナＶＣ−Ｉ　Ｌ　ＶＣ−１ ２、ＶＣ−２、ＶＣ−３又はＶＣ−４が得られる（省略形における第１のサフィ ックスはハイアラーキのレベルを表し、そして第２のサフィックスはビットレー トを表す）。この仮想コンテナは、同期ネットワークを経てその供給点まで送ら れる間、そのままの状態に保たれる。ハイアラーキのレベルに基づいて、仮想コ ンテナは、更に、従属ユニットＴＵへと形成されるか、又はポインタを設けるこ とにより上記のＡＵユニット（八Ｕ−３及びＡＵ−４）へと形成される。ＡＵユ ニットは、ＳＴＭ−１フレームへと直接マツプすることができるが、ＴＵユニッ トは、従属ユニットグループＴＵＧ並びにＶＣ−３及びＶＣ−４ユニツトを介し てＡＵユニットを形成するよう組み立て、これをＳＴＭ−１フレームへとマツプ しなければならない。図３において、マツピングは連続する細い線で示されてお り、整列は破線で示されており、そしてマルチプレクサは連続する太い線で示さ れている。

図３から明らかなように、ＳＴＭ−１フレームは多数の別々の方法で組み立てる ことができ、そして例えば、最大レベルの仮想コンテナＶＣ−４の内容は、組み 立てをスタートしたレベル及び組み立てを行う方法に基づいて変化する。従って 、ＳＴＭ−１信号は、例えば、３個のＴＵ−３ユニツト、２１個のＴＵ−２ユニ ツト又は６３個のＴＵ−１２ユニツトを含んでいる。高レベルユニットが多数の 低レベルユニットを含み、例えば、ＶＣ−４ユニツトがＴＵ−１２ユニツトを含 む（６３個のこのようなユニットが単一のＶＣ−４ユニツトにある二図３を参照 ）ときには、低レベルユニットがインターリーブにより高レベルフレームへとマ ツプされ、従って、第１のバイトが最初に低レベルユニットの各々から連続的に 取り出され、次いで、第２のバイトが、等々となる。従って、ＶＣ−４信号が例 えば上記の６３個のＴＵ−１２信号を含むときには、これら信号か図２に示すよ うにＶＣ−４フレームに配置され、即ち最初のＴＵ−１２信号の第１バイトが最 初に配置され、次いで、第２のＴＵ−１２信号の第１バイトが、等々となる。

最後の信号、即ち６３番目のＴＵ−１２信号の第１バイトの後に、最初のＴＵ− １２信号の第２バイトか続き、等々となる。従って、各ＴＵ−１２信号の４つの バイトがＳＴＭ−１フレームの各行に配置され、全ＳＴＭ−１フレームは４ｘ９ ＝３６バイトで、構成される。基本的な場合には、長さ５００μｓの１つの完全 なＴＵ−１２フレームが４つの連続するＳＴＭ−１フレームに分割される。ＴＵ −１２フレームは４つのポインタバイトＶｌ−Ｖ４を含み、ＴＵ−１２フレーム の第１の１／４はポインタバイトＶｌを含み、第２の１／４はポインタバイトｖ ２を含み、等々となる。最初の２バイトｖ１及びｖ２は、実際のＴＵポインタ値 を形成し、バイトｖ３は調整に使用され、そしてバイトｖ４は他の目的に指定さ れる。バイトＶｌ及びｖ２より成るＴＵ−１２ポインタは、ＶＣ−１２ユニツト の第」バイトを指す。この第１バイトは、一般にレファレンスＶ５によって指示 される。ＴＵ−１２フレームの構造は、図８及び１３に明確に示されており、こ れを参照して以下に詳細に述べる。

上記のＳＤＨフレーム構造及びこのような構造の組立は、詳細な説明で参照する 参照文献（１）及び〔２〕に述べられている（これら参照文献は、本明細書の末 尾にリストする）。

例えば、上記のＴＵ−１，ＴＵ−２又はＴＵ−３レベル信号が、例えば図４に示 すＳＤＨ交差接続装置４１において切り換えられるときには、その切り換えられ るべきハイアラーキの同じレベルの全ての信号が互いに完全に同期しなければな らず、即ち同じクロック信号の縁によってクロックされねばならない。更に、切 り換えられるべき信号のフレームは、位相か同じでなければならない。

上記の同期は、各到来するラインの同期ユニット４２において得られ、交差接続 装置４１へ到来する信号のペイロードは、その到来信号から抽出されるクロック 信号と同期してエラスティックバッファに記憶され、そして交差接続装置のクロ ック信号と同期してエラスティックバッファから読み取られる。エラステインク バッファへ書き込まれるべきペイロード及びそのペイロードの位相を決定するた めに、高レベルフレームに含まれた制御データ、例えば、ポインタを分解しなけ ればならない。これに対応して、高レベルのＳＤＨフレー１４構造及びそれに関 連した制御データを、エラスティックバッファから読み取られるべきペイロード に加えることかできねばならない。

ＳＤＨフレーム構造及びポインタ情報の組立及び分解は、あるハイアラーキレベ ルの各信号ごとに個別に行わねばならない複雑な動作である。例えば、単一のＳ ＴＭ−１フレームに含まれた６３個のＶＣ−１２信号が上記したように同期され るときには、ＳＴＭ−１フレームに含まれるＡＵ−４レベルのポインタは、その 目的のために設けられたＡＵ−４処理ユニツトによって最初に処理されねばなら ないが、次いで、フレーム構造を分解し、そしてポインタ情報を各ＴＵ−１２チ ャンネル（全部で６３個）において独立して解読しなければならない。これに対 応して、各ＴＵ−１２チヤンネルのフレーム構造及びポインタ情報を独立して再 組立しなければならない。

上記の分解及び組立動作は、所望のハイアラーキレベルにおいてフレーム構造及 び制御データを分解／組立する単一のユニットを構成することにより実現されて いる。このユニットは、次いで、所要数で再現される。この構成を示す概略ブロ ック図か図５に示されており、上記と同様の例として６３個のＴＵ−１２チヤン ネルより成るフレームの分解及び組立使用される。ＳＴＭ−１フレーム構造をも つ信号は、最初に共通の解読ユニット５１へ送られ、該ユニットは、ＶＣ−４コ ンテナの経路オーバーヘッド（ＯＰＨ）におけるＡＵポインタデータ及びＨ４バ イトを解読して、そのフレーム構造に含まれたＴＵ−１２フレームを位置決めす る。次いで、解読ユニット５１は、各ＴＵ１２チャンネルのバイトを専用の解読 ユニット５２へ送り、従って、この特定の場合はそれが全部で６３個になる。

解読ユニットは、各ＴＵ−１２チヤンネルのポインタを解読し、ＶＣ−１２信号 の位相を決定する。フレーム構造ではＴＵ−１２ユニツトがインターリーブされ るために、各解読ユニットは、使用可能な時間の約１／６３Ｌか動作しない。各 ＶＣ−１２信号は、専用のエラスティックバッファ５３に記憶される。それに対 応して、最高レベルのフレーム構造が再組立されるときは、各折たなＴＵ−１２ ユニツトのポインタ情報か専用のジェネレータユニット５４において発生さね、 その後、エラスティックバッファメモリからのペイロードを新たなポインタ及び 新たな制御データと組み合わせることにより共通のジェネレ−タユニット５５に おいて最終フレーム構造が組み立てられる。各エラスティックバッファ５３の充 填率は、専用のモニタユニット５６によって監視される。

ＡＵ及びＴＵポインタ並びにそれらの発生及び解読は、参照文献〔１〕に述べら れており、詳細についてはこれを参照されたい。

実際には、上記の分解及び組立動作は、例えば、ＡＳＩＣ回路（アプリケーショ ン指向の集積回路）によって実現される。しかしながら、これに伴う問題は、ハ ードウェアか著しく要求され、より詳細には、大きなシリコン領域が要求される ことであり、これは、多数の部品、大きな集積回路板面積、及び多数のプラグイ ンユニットを装置に必要とすることになる。例えば、６３個のＴＵ−１２チヤン ネルでは、これは、単一のマイクロ回路で単一の分解及び組立回路を実現するこ とを不可能にする（現在の設計方法及びマイクロ回路技術では制約が課せられる ために）。公知の構成では、ポインタ処理の中間結果を記憶するためのメモリ手 段（例えば、Ｄ型フリップ−フロップ、ラッチ等）は、ハードウェアを最も必要 とするものである。近代的なマイクロ回路技術は、小さなスペースに集積された ＲＡＭメモリを使用できるようにするが、シリコン領域の節減が達せられるのは 、１００ビット以上のサイズをもつメモリ手段を構成する場合だけである。ＲＡ Ｍメモリの使用は公知構成においては利点を与えない。というのは、必要なメモ リ手段のサイズが１００ビツトよりかなり低いからである。

発明の要旨 本発明の目的は、上記問題を解消し、ハードウェアの要求を従来より少なくでき ると共に、ＲＡＭメモリブロックを明らかに効果的な仕方で使用できるようにし てフレーム構造を分解又は組立ることのできる方法を提供することである。これ は、分解については、請求項１の特徴部分に規定し、そして組立については、請 求項３の特徴部分に規定した本発明の方法によって達成される。

本発明の基本的な考え方は、時分割アーキテクチャを用いて、フレームの分解又 は組立（或いはその両方）において、同じハイアラーキレベルの少なくとも２つ の信号のポインタの処理を、これら信号に共通の処理ユニットにおいて時分割ベ ースで少なくとも１つの処理段で行うことである。

本発明による時分割処理を用いるときには、処理中に得た中間結果を記憶するの に必要なメモリ手段だけを各チャンネルごとに個別に実現すればよい。しかしな がら、今や、これら中間結果を記憶するのに小さなスペースに集積されたＲＡＭ メモリブロックを使用することができる。というのは、所要メモリブロックのサ イズか明らかに１００ビット以上だからである。従って、必要なシリコン領域も 相当に減少され、ｌ／１０にも減少される。シリコン領域の減少は、部品のサイ ズ、ひいては、装置全体のサイズも減少し、他方、装置のサイズを不変に保ちな がらその容量を増加することができる。

以下、添付図面の図６ないしｌＯを参照し、本発明を一例として詳細に説明する 。

図面の簡単な説明 図４は、単一のＳＴＭ−Ｎフレームの基本的な構造を示す図である。

図２は、単一のＳＴＭ−１フレームの構造を示す図である。

図３は、既存のＰＣＭＣメソムからＳＴＭ−Ｎフレームを組み立てるところを示 す図である。

図４は、本発明によるフレーム分解及び組立方法を用いた同期ユニットを育する ＳＤＲ交差接続装置を示すブロック図である。

図５は、公知のフレーム分解及び組立方法におけるポインタ処理の原理を示すブ ロック図である。

図６は、本発明によるフレーム分解及び組立方法を用いた同期ユニットにおいて ポインタ処理の原理を示すブロック図である。

図７は、図６に示した同期ユニットの本発明の方法を用いたフレーム分解ユニッ トを示す詳細な図である。

図８は、単一のＴＵ−１２信号の単一フレームに対する図７の分解ユニットの動 作を示す図である。

図９は、同期ユニットのエラスティックバッファ及び該バッファの動作を詳細に 示す図である。

図１Ｏは、エラスティックバッファの充填率の監視を示す図である。

図１１は、エラスティックバッファの充填率を監視するのに用いる差の値の変化 の範囲を示す図である。

図１２は、図６に示す同期ユニットの本発明の方法を用いた組立ユニ・ントを詳 細に示す図である。

図１３は、単一のＴＵ−１２信号の単一フレームに対する図１２の組立二二ツト の動作を示す図である。

好ましい実施例の詳細な説明 図６は、本発明によるポインタ処理原理を用いた単一の時分割同期ユニットを示 す図である。この時分割の原理は、エラスティックバッファ作用、及び同期ユニ ット４２において行われるバッファメモリの充填率の監視にも適用され、これら は、別の並列な特許出願の要旨である。同期ユニット４２は、ＴＵ−１２チヤン ネルに対して順次に構成された分解及び組立ユニット６１及び６２を備えている 。全てのＴＵ−１２チヤンネルに共通のエラスティックバッファメモリ６３がこ れら分解ユニットと組立ユニットとの間に設けられ、そしてバッファメモリの充 填率が共通のモニタユニット６４によって監視される。同期ユニット４２は、到 来するＡＵ−４信号を別のＡＵ−４レベルクロツクと同期させる。ＳＴＭ−１信 号は先ず共通のＡＵ解読ユニット５１に送られ、該ユニットは、ＡＵ−４ポイン タデータを既知のやり方（参照文献（１）のＣ（ｊＴＴ使用に合致する）で解読 し、ＡＵ−４フレームからＴＵ−１２信号を抽出し、そしてそのＴＵ−１２信号 を分解ユニット６１へ送って更に処理する。分解ユニット６１は、ＴＵ−１２ポ インタを解読し、そしてＴＵ−１２フレ一ム構造体からＶＣ−１２データを抽出 する。本発明によれば、これらポインタは、時分割ベースで１つ以上の処理段に おいて処理され、即ち同じハイアラーキレベルにおける少なくとも２つの信号の 処理が同じ物理ラインを経て実行される。従って、分解ユニット６１は、少なく とも１つのサブプロセッサ６５及び一時メモリ６６で形成されたサブ処理ユニッ ト６７を備えている。このサブ処理ユニットは、同じハイアラーキレベルにある 少なくとも２つの信号のフレーム構造のポインタを処理する。ここに述べる例で は、６３個のＴＵ−１２チャンネル全部が同じ分解ユニットで処理されるが、こ れは必要ではない。というのは、多数の分解ユニットを並列に又は順次に配置で きるからである。

ＴＵ分解ユニット６１に到来するＶＣ−１２ペイロードは、該ユニットを経て不 変のまま伝播され、そして共通のバッファメモリ６３に記憶される。バッファメ モリ６３の充填率は、共通のモニタユニット６４によって監視される。ＴＵ−１ ２ポインタ及びフレームの再組立は、組立ユニット６２の１つ以上の処理段にお いて時分割ベースで行われ、即ち少なくとも２つのチャンネルの信号が同じ物理 ラインを経て処理される。同様に、ＴＵ組立ユニット６２は、少なくとも１つの サブプロセッサ６５及び一時メモリ６６より成るサブ処理ユニット６７を備えて いる。該サブ処理ユニット６７は、同じハイアラーキレベルにある少な（とも２ つの信号のフレーム構造のポインタを処理する。ここに示す例では、全部で６３ 個のチャンネルが同じ組立ユニットにおいて処理されるが、これは必要ではない 。というのは、多数の組立ユニットを並列又は順次に配置することが等しく可能 であるからである。

図７は、単一の分解ユニット６１を詳細に示しており、該ユニットは、Ｖｔメモ リ７１と、ＴＵ−１２状態メモリ７３及びポインタ読み取りユニット７２で形成 されたサブ処理ユニットと、ｖ５位置メモリ７４とを備えている。以下の説明に おいて、分解ユニットの動作は、図８を参照しながら単一のＴＵ−１２信号の単 一フレームについて述べる。図８には、単一のＴＵ−１２フレームが左側の欄に 示されており、それ自体良く知られたように、ＴＵ−１２フレームは、１４０個 のデータバイト（フレームの横に番号付けされている）と、４つのポインタバイ トＶｌ−Ｖ４とを備えている。１つのＴＵ−１２フレームの長さは５００μｓで あり、従って、基本的な場合に、４つのＳＴＭ−１フレームにおいて送信される 。図８の他の欄は、Ｖｔメモリ７１．ＴＵ−１２状態メモリ７３及びｖ５位置メ モリ７４に関連した読み取り及び書き込み事象を示している。この手順は、他の いずれのＴＵ−１２信号についても同様であり、２つの連続する信号を処理する 際には、信号間の時間ドメインにおいてｌクロック周期のシフトがあるだけであ る（これは、以下に述べるＴＵ組立ユニットにも適用する）。

ＴＵ分解ユニットに送られるＴＵ−１２フレームの第４バイト、即ちＶｌバイト は、最初にｖｌメモリ７１に記憶される。Ｖｌバイトの後に到来するデータバイ トは、他の全てのデータバイトと同様に、バッファメモリ６３に記憶される。

図８において、ＶＣ−１２データがバッファメモリに記憶される周期が矢印Ａで 示されている。ＴＵ−１２フレームの第２の１／４がＶ２バイトから始まるとき には、■１バイトかメモリから読み取られ、そしてＶｌ及び■２バイトの結合に よって新たなポインタワードがポインタ読み取りユニット７２に対して発生され る。新たなポインタワードが発生される僅かに前に、ポインタの古い状態が状態 メモリ７３から読み取りユニットへ読み取られる。古い状態は、手前の（有効） ポインタの値に基づくデータより成る。ポインタ読み取りユニット７２は、これ が受け取ったデータを処理し、その結果、新たな状態データが発生されて状態メ モリ７３に記憶される。更に、その新たな状態によって決定されたアドレスに対 し、ｖ５フラグ（ｌビット）がｖ５位置メモリ７４に同時に書き込まれる。位置 メモリ７４は、長さが１ビツトの６３ｘ１４０メモリ位置を備え、即ち各チャン ネルは、ＴＵ−１２フレームの各データバイトごとにメモリ位置を存する。新た なポインタが指すデータバイトに対応するアドレスにはＶ５フラグ、即ち論理ｌ が書き込まれる。他の１３９個のメモリ位置は、論理０を含む。ｖ５位置メモリ は、ＴＵ−１２フレームのデータバイト中に読み取られ、ある点においてゼロか らずれる値が得られる（Ｖ５バイトの位置を示す）。■５バイトの位置に関する 情報（Ｖ５　１ｏｃ、信号、図７）がバッファメモリに記憶される。

到来するＶｌ及びＶ２バイトは、上記のポインタ調整が必要かどうかも指示する 。負の調整では、■３バイトの内容がバッファメモリに書き込まれ、正の調整で は、■３バイトに続くデータバイトがバッファメモリに書き込まれない。

図９は、例えば、ＶＣ−１２データが記憶されるエラスティックバッファ６３を 詳細に示している。このバッファは、バッファメモ１月０１それ自体と、該バッ ファメモリを制御するカウンタユニットとを備えている。これらカウンタユニッ トは、その入力側において、第１チヤンネルカウンタ１０２及び第１アドレスカ ウンタユニツト１０３を備え、そしてその出力側では、第２チヤンネルカウンタ １０４及び第２アドレスカウンタユニツト＋０５を備えている。入力側のユニッ トは、メモリへのデータの書き込みを制御し、一方、出力側のユニットは、メモ リからの読み取りを制御する。入力側では、書き込みがクロック及び同期信号ｃ ｌｏｃｋｌ及び５ｙｎｃｌにより同期され、モして出力側では、入力側の対応信 号と独立したクロック及び同期信号ｃｌｏｃｋ２及び５ｙｎｃ２により同期され る。バッファメモリ１０１は、６３個のメモリユニット＋０６を備え（各チャン ネルに１つづつ）、その各々は（この特定の場合は）、８ビツトの巾（即ち、１ バイトの巾）の１０個の連続するメモリ位置１０６ａを含む。（この特定の場合 には、メモリ位ｉｔｏ個のメモリスペースか各メモリユニットに指定されて、と りわけ、ＳＤＨフレーム構造のギャップ及び種々の遅延を考慮しているが、メモ リ位置の数は、ｌＯではなくて、例えば１６でもよい。）アドレスカウンタユニ ット１０３は、６３個のアドレスカウンタを備え、その各々は１からｌＯまでを カウントし、１つのメモリユニットの対応するメモリ位置をアドレスする。バッ ファの各チャンネルの充填率が変化するので、各アドレスカウンタの位相は異な る。第１チヤンネルカウンタ１０２は、ｌから６３まで連続的にカウントし、同 期信号５ｙｎｃｌによって同期がとられる。チャンネルカウンタ１０２は、時分 割ベースで第１アドレスカウンタの１つを選択し、それに対応するバイトが、各 メモリユニットの選択されたアドレスカウンタによってアドレスされたメモリ位 置ｌないし１０に書き込まれる。

出力側では、読み取られるべきバイトのアドレスが、！￥２チャンネルカウンタ １０４及び第２アト１／スカウンタユニツト１０５によって対応的に発生され、 チャンネルカウンタ１０４は、第２のアドレスカウンタの１つを選択し、そして その選択されたアドレスカウンタによりアドレスされたメモリ位置（１−１０） からバッファメモリの出力１０７ヘバイトが読み取られる。

図１Ｏ及び１１は、共通のモニタユニット６４により実行されるエラスティック バッファの充填率の監視を示す詳細な図である。各メモリユニット１０６（即ち 、各ＴＵ−１２チャンネルの）充填率は、各チャンネルごとに別々にモニタユニ ット６４の入力に第１及び第２のアドレスカウンタ（読み取り及び書き込みカウ ンタ）の値を与えることによって監視される。モニタユニットは、読み取りカウ ンタの値から書き込みカウンタの値を減算し、そしてそれにより生じた差の値Ｅ を、図１１の場合は例えば２及び８である所定の限界値と比較する。理想的な状 態においては、差の値Ｅは、約５（中間値）である。

充填率の監視は、出力側（読み取り側）と同期して行われる。モニタユニット６ ４か同じチャンネルの値を互いに比較できるようにするためには、書き込みカウ ンタ１０３から得たアドレスデータが、読み取りカウンタ１０５からのアドレス データと同相でなければならず、即ちカウンタは同じチャンネルに対応しなけれ ばならない（書き込み側において選択されるべきチャンネルは、データが書き込 まれているチャンネルではない）。

差の値に基づいて、充填率モニタユニットは、２ビツトで示される３つの異なる 状ｆｉ（いっばい／空／適度）を用いることにより各チャンネルの充填率に関す るデータを出力し、データはＴＵ組立ユニットへ送られる。

図１２及び１３は、図７及び８に示された分解ユニットの動作と同様に、同期ユ ニット４２のＴＵ組立ユニット６２の構造及び動作を示している。組立ユニット ６２は、上記のＶバイトを発生し、￥Ａ！１が必要かどうかを判断する。フレー ム構造体の組立側における唯一の相違は、ＴＵ−１２ポインタである。フレーム が組み立てられるときには、上記のｖ５バイトがＴＵ−１２フレームのいずれか の位置にあり、この位置を、ｖｌ及びｖ２バイトによって指示しなければならな い（バッファメモリから得たＶ５フラグの時間をポインタ数に変換しなければな らない）。組立側（図９）に対するクロック及び同期信号ｃｌｏｃｋ２及び５ｙ ｎｃ２は、分解ユニットの各信号とは独立しているが、バッファの読み取り側で 使用されるものに等しい。

レファレンスカウンタ９２及びこれに接続されたバッファ状態メモリ９１が組立 ユニットの入力に設けられている。バッファ状態メモリ９１は、次いで、ＴＵ− １２ポインタジエネレータ９３に接続され、該ジェネレータは、出力の状態メモ リ９４と共にそれ自身のサブ処理ユニット６７を構成する。状態メモリの出力は 、マルチプレクサ９５に接続され、その別の入力には、バッファメモリ６３から のデータバイトが直接接続される。

レファレンスカウンタ９２は、ＶＣ−１２フレームのバイト０−１３９をカウン トする（図１３の左側のｆｌｌ）。Ｖ５位置データ信号（Ｖ５　１ｏｃ、）は組 立ユニットの入力に送られる。この信号は、分解ユニットで発生された信号に対 応する。■５フラグを受け取ったときには、レファレンスカウンタの現在値がバ ッファの状態メモリ９１に記憶される。ポインタバイトを送信する前の所定の時 間に（Ｖ４バイトにおいて）、ＴＵ−１２ポインタジエネレータ９３が処理を実 行する。処理のために、バッファの状態メモリ９１からのレファレンスカウンタ の値と、出力の状態メモリ９４からのＴＵ−１２ポインタの古い状態データがポ インタジェネレータに読み込まれる。この処理により、例えば、Ｖｌ及びｖ２バ イトの値を含む新たなポインタ状態データが発生される。この新たな状態データ は出力の状態メモリに古いデータに代わって記憶される。ポインタの状態データ とバッファメモリからのデータは、マルチプレクサ９５において結合され、再組 み立てされたＴＵ−１２チヤンネルが出力される。

ポインタ調整は、バッファの充填率に関するデータをモニタ６４からＴＵ−１２ ポインタジエネレータ９３へ送ることにより組立ユニットにおいて行われる。

３つの考えられる状態（上記したようにいっばい、空、適当）の１つを指示する データが２つのビットで表される。ポインタジェネレータ９３は、充填率を解読 し、調整が必要かどうか判断する。

ＴＵ組立ユニットの出力に得られた信号は、上記ＡＵジェネレータユニット５５ （図５及び６）へ送られ、そこで最終的なＡＵ−４信号が良く知られた方法で発 生される。

添付図面に示された幾つかの例を参照して本発明を説明したが、本発明は、もち ろん、これらに限定されるものではなく、上記及び請求の範囲に開示した本発明 の考え方において種々のやり方で変更できる。ＳＤＲに特定の用語を一例として 上記で使用したが、本発明は、それに対応するアメリカン５ＯＮＥＴシステムに も等しく適用できるし、又はフレーム構造体が固定長さの所定数のバイトと、フ レーム構造体内のペイロードの位相を指示するポインタとを備えた池の同様のシ ステムにも等しく適用できる。同様に、本発明は、上記システムの異なるハイア ラーキレベルでのフレーム分解及び組立にも適用できる。上記のＴＵ−１２フレ ームに加えて、ＴＵ−１１，ＴＵ−２１，ＴＵ−２２、ＴＵ−３１％ＴＵ−３２ 、ＴＵＧ−２Ｌ　ＴＵＧ−２２、ＴＵＧ−３１、ＴＵＣ；−３２、ＡＵ−３及び ＡＵ−４のようなフレームをＳＤＨシステムにおいて分解及び組立することがで キルト共に、ＶＴ−１，５、ＶＴ−２、ＶＴ−３、ＶＴ−４、ＶＴ−６又はＡＵ −３のようなフレームを５ＯＮＥＴシステムにおいて分解及び組立することがで きる。エラスティックバッファ作用及びバッファメモリの充填率の監視は、必ず しも上記したように時分割でなくてもよく、例えば、図５に示す公知技術によっ て実施してもよい。

（１）ＣＣＩＴＴブルーブック、推奨規？３Ｇ、７０９　：　ｒ同期マルチプレ クス構造（Ｓｙｎｃｈｒｏｎｏｕｓ　ＵｕＬｔｉｐｌｅｙ：ｉｎｇ　５ｔｒｕｃ ｔｕｒｅ）Ｊ、１９９０年５月（２）　ＳＤＨ−Ｎｙ　ｄｉｇｉｔａｌ　ｈｉｅ ｒａｒｋＳ置Ｅ　２／　９０ＱｘＮ列　２６Ｉ　ｘ　Ｎ列 ＦＩＧ、　１ ＦＩＧ、　９ ＦＩＧ、１０ 平成　年　月　日

Claims (4)

【特許請求の範囲】
1. １．ＳＤＨ又はＳＯＮＥＴシステムのような同期デジタルデータ通信システムで 指定されたフレーム構造を分解する方法であって、上記フレーム構造は、固定長 さの所定数のバイトと、フレーム構造内のペイロードの位相を指示するポインタ とを備え、受け取られるべき上記フレーム構造に含まれたポインタデータを解読 するような方法において、同じハイアラーキレベルの少なくとも２つの信号のポ インタの解読プロセスを、上記信号に共通の分解ユニット（６１）において時分 割ベースで少なくとも１つの処理段で実行することを特徴とする方法。
2. ２．同じハイアラーキレベルの全ての信号のポインタの解読プロセスを、上記信 号に共通の分解ユニット（６１）において時分割ベースで少なくとも１つの処理 段で実行する請求項１に記載の方法。
3. ３．ＳＤＨ又はＳＯＮＥＴシステムのような同期デジタルデータ通信システムで 指定されたフレーム構造を組立する方法であって、上記フレーム構造は、固定長 さの所定数のバイトと、フレーム構造内のペイロードの位相を指示するポインタ とを備え、ペイロードと結合されるポインタバイトを発生するような方法におい て、同じハイアラーキレベルの少なくとも２つの信号のポインタの発生プロセス を、上記信号に共通の組立ユニット（６２）において時分割ベースで少なくとも １つの処理段で実行することを特徴とする方法。
4. ４．同じハイアラーキレベルの全ての信号のポインタの発生プロセスを、上記信 号に共通の組立ユニット（６２）において時分割ベースで少なくとも１つの処理 段で実行する請求項３に記載の方法。