JP3694534B2 - 伝送システムおよび伝送装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、列と行のフレーム構造を有する同期多重階層構造の信号にてトランスポートモジュールをスイッチフレームによって交換するための少なくとも１つの伝送装置を有する伝送システムに関する。
【０００２】
【従来の技術】
同期多重階層構造により、任意の信号群を伝送システムのメモリに統合、分割、再ルート割当て、またはエントリーすることができる。同期多重階層構造の例はＳＯＮＥＴおよび同期デジタル階層である。例えば、伝送装置に到来するプレシオクロナスデータチャネル信号流（ヨーロッパでは２Ｍｂｉｔ／ｓ，３４Ｍｂｉｔ／ｓおよび１４０Ｍｂｉｔ／ｓである）は挿入命令により処理することができる。そのためこれらの信号流は常に、１５５．５２Ｍｂｉｔ／ｓのビットレートにおいてＳＴＭ−１信号と同じ長さの１２５μｓである、均一の同期トランスポートモジュールフレームで伝送経路を介して伝送される。このようなネットワークノードは、多重化されたＡＴＭ−１信号により生じる比較的に高いビットレートのＳＴＭ−Ｎ信号（Ｎ＝４，１６．．．）を受信し、さらに処理することもある。
【０００３】
ＳＴＭ−１信号はフレームに構造化されており、信号の実際のユーザデータに加えて、制御指示ビットおよびスタッフデータを有している。ＳＴＭ−１フレームは２７０個の列と９個の行（２７０バイト／行）を有する。１から３の行および５から９の行は１から９の列すべてにおいて、制御指示バイトに対するセクションオーバーヘッド（ＳＯＨ）とエラー検知情報バイトを有し、残りの構造部（ＡＵユーザデータ）は信号データ、スタッフデータおよび別のオーバーヘッドバイトを有する。
【０００４】
種々異なる複数のコンテナ（Ｃ−４，Ｃ−３，Ｃ−２，Ｃ−１２およびＣ１１）をＡＵユーザデータに収容することができる。コンテナとは、デジタルユーザデータを運搬するための基本ユニットを意味する。例えばＳＴＭ−１フレームは、１３９．２６４Ｍｂｉｔ／ｓのビットレートを有する信号のデータブロックに対するコンテナＣ−４を備えた管理ユニットＡＵ−４を含むことができる。択一的に、３つの管理ユニットＡＵ−３をＳＴＭ−１フレームに収容することができる。例えばＳＴＭ−１フレームの１つの管理ユニットＡＵ−３は、４４．７３６Ｍｂｉｔ／ｓのビットレートの信号のデータブロックに対するコンテナＣ−３を有する。第２の管理ユニットＡＵ−３は例えば、ビットレートが６．３１２Ｍｂｉｔ／ｓの信号のデータブロックに対するコンテナＣ−２をぞれぞれ備えた７つの従属ユニット群ＴＵＧ−２を有することができる。ビットレートが２．０４８Ｍｂｉｔ／ｓの信号のデータブロックに対する３つのコンテナＣ−１２をそれぞれ有する７つのＴＵＧ−２はさらに３つの管理ユニットＡＵ−３に挿入することができる。
【０００５】
制御指示ビットを付加することにより、コンテナは仮想コンテナ（例えば、ＳＴＭ−１信号のＶＣ−４，ＶＣ−３，ＶＣ−２，ＶＣ−１２，ＶＣ−１１）になり、ポインタバイトとスタッフィング指示バイトを付加することにより、特別仮想コンテナ（例えば、ＳＴＭ−１信号のＶＣ−３，ＶＣ−２，ＶＣ−１２，ＶＣ−１１）は従属ユニット（例えば、ＳＴＭ−１信号のＴＵ−３，ＴＵ−２，ＴＵ−１２，ＴＵ−１１）になる。特別仮想コンテナと従属ユニットは以下、トランスポートモジュールと称する。トランスポートモジュールとは、別の仮想コンテナに挿入されていない（例えば、ＳＴＭ−１信号においてＶＣ−４をＡＵ−４に、ＶＣ−３をＡＵ−３に）仮想コンテナおよび従属ユニット（例えば、ＳＴＭ−１信号のＴＵ−３，ＴＵ−２，ＴＵ−１２，ＴＵ−１１）を意味する。
【０００６】
トランスポートモジュールは高位トランスポートモジュールと低位トランスポートモジュールに分類することができる。高位トランスポートモジュールとは、低位トランスポートモジュールを含むトランスポートモジュールを意味し、別のトランスポートモジュールの一部を形成しない。低位トランスポートモジュールは高位トランスポートモジュールに含まれる。ＳＴＭ−１信号では、例えばＡＵ−４に含まれる仮想コンテナＶＣ−４またはＡＵ−３に含まれる仮想コンテナＶＣ−３が高位トランスポートモジュールである。ＳＹＭ−１信号の低位トランスポートモジュールはＴＵ−３，ＴＵ−２，ＴＵ−１２およびＴＵ−１１である。
【０００７】
欧州特許公開公報第０４０７８５１号には、前記の伝送システムが開示されている。この伝送システムは複数の伝送装置（クロスコネクタ）を有し、この伝送装置はＳＴＭ−１信号の種々のトランスポートモジュールをスイッチフレームにより抽出または挿入するか、またはＳＴＭ−１信号をアセンブルする。この目的のために、ＳＴＭ−１フレームとは異なる付加的フレーム構造（補助信号に構造化されたフレーム）が使用される。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、同期階層構造の信号におけるトランスポートモジュールを別の手法で交換することのできる伝送システムを提供することである。
【０００９】
【課題を解決するための手段】
上記課題は本発明により、少なくとも１つの整合回路が設けられており、
該整合回路は少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためのものであり、
かつ該整合回路は、少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためにスタッフバイトを挿入するものであり、
前記スイッチフレームは少なくとも１つのタイムステージを有し、
該タイムステージは、整合されたフレーム構造信号の記憶すべきバイトを書き込みおよび列ごとに識別し、当該列ごとに識別されたバイトを所定の順序で、出力される少なくとも１つのフレーム構造信号を形成するため読出すものであるように構成して解決される。
【００１０】
本発明の伝送システムは、同期デジタル階層のフレーム構造信号を伝送する。
伝送システムの少なくとも１つの伝送装置では、少なくともフレーム構造の信号の低位トランスポートモジュールが交換されるか、または別のフレームに構造化された信号に挿入される。この目的のためにまずフレームフォーマットの整合が整合回路で、フレーム構造信号に関連して実行される。次に高位トランスポートモジュールがフレーム内の所定の位置をとるまでの期間、この高位トランスポートモジュールが遅延される。例えば、仮想コンテナＶＣ−４（高位トランスポートモジュール）を、ＶＣ−４の最初のバイトが第１列およびＳＴＭ−１フレームの第１０番目の行に位置するまでの期間、遅延することができる。このようなフレームフォーマットの整合により、低位トランスポートモジュールのバイトを簡単に検知することができる。なぜならこの整合の結果、低位トランスポートモジュールのバイトだけがＳＴＭ−１フレームの所定の行に発生するからである。新たなフレームに構造化され、生成さるべき信号は次に、少なくとも整合された信号で所定の列をとることによりスイッチフレームで簡単に生成することができる。従ってスイッチフレームでは整合されたフレーム構造信号のバイトがそれぞれのタイムステージで書き込まれ、列ごとに識別される。次にこのバイトは所定の順序で読出される。
【００１１】
セクションオーバーヘッド（ＳＯＨ）に対するバイトもスイッチフレームにより定義するか、または択一的に別の回路で生成することができる。
【００１２】
フレームフォーマットの整合に加えて、同期化も整合回路で実行することができる。なぜなら通常は周波数偏差が、到来するフレーム構造信号から導出されたクロック信号（書き込みクロック信号）とローカルクロック信号（読出しクロック信号）との間に存在するからである。整合回路は書き込むべきフレーム構造信号と読出すべきフレーム構造信号を同期化するためのバッファ構成を含むように構成される。書き込むべきフレーム構造信号は書き込みクロック信号と結合される。読出すべきフレーム構造信号は読出しクロック信号と結合される。さらに整合回路は読出すべきフレーム構造信号の低位トランスポートモジュールにスタッフバイトを挿入するための制御回路を含むように構成される。このスタッフバイトの挿入は、書き込みクロック信号と読出しクロック信号との間に偏差があるときに行われる。従って同期はスタッフバイトをバッファから読出すべきフレーム構造信号に挿入することにより実現される。読出しクロック信号が書き込みクロック信号よりも長い場合は正のスタッフィング動作が行われる。反対の場合は負のスタッフィング動作が行われる。正のスタッフィング動作によりデータギャップが挿入される。負のスタッフィング動作によりユーザデータバイトがデータギャップの代わりに転送される。
【００１３】
高位トランスポートモジュールを整合回路で遅延するために、整合フレーム構造信号を生成する場合、少なくとも所定の位置までスタッフバイト（データギャップ）が挿入される。高位トランスポートモジュールが同期化され遅延される場合、低位トランスポートモジュールの仮想コンテナが次のようにシフトされる。
すなわち、整合回路に供給されるフレーム構造信号と整合されたフレーム構造信号との間の低位トランスポートモジュールの遅延が高位トランスポートモジュールの遅延よりも小さくなるようにシフトされる。
【００１４】
種々のフレーム構造信号のトランスポートモジュールを交換できるだけでなく、低位トランスポートモジュールのバイトも抽出またはＳＴＭ−１信号に挿入することができる。スイッチフレームのスペースステージは次のものを転送するように構成される。
【００１５】
−フレーム同期信号のバイト。このバイトは出力されるフレーム構造信号を生成するため、スペースステージの所定出力側にてタイムステージにより生成される。
【００１６】
−トランスポートモジュールのバイト。このバイトは低位トランスポートモジュールのバイトを有する信号を生成するため、スペースステージの所定出力側にてタイムステージにより生成される。
【００１７】
−トランスポートモジュールを有する受信された信号。この信号はトランスポートモジュールのバイトを、出力されるフレーム構造信号に挿入するためスペースステージの出力側に発生する。
【００１８】
この構成により低位トランスポートモジュールは少なくとも２つのフレーム構造信号間で交換される。スイッチフレームに含まれるスペースステージにより、入力されるタイムステージのバイトがスペースステージの所定出力側に出力されるようになる。このような出力は、新たに生成されたフレーム構造信号またはトランスポートモジュールを含む信号を表わす。トランスポートモジュールを含む信号はフレーム構造信号と同じビットレートを有する。トランスポートモジュールのバイトの他にも信号内にデータギャップはある。後続の回路ではデータギャップをほとんど除去することができる。例えばＳＴＭ−１信号に含まれ、約１５５Ｍｂｉｔ／ｓのビットレートを有するトランスポートモジュールはバッファにより、約２Ｍｂｉｔ／ｓのビットレートを有する信号に収容することができる。
【００１９】
さらにトランスポートモジュールのバイトはフレーム構造信号に挿入することがでいる。このためにトランスポートモジュールの関連バイトが、フレーム構造信号を送出するスペースステージの出力側に出力される。
【００２０】
フレーム構造信号がＳＴＭ−１信号であれば、整合回路は仮想コンテナＶＣ−４または管理ユニットＡＵ−３の仮想コンテナＶＣ−３をＳＴＭ−１フレームの所定位置まで遅延するために使用される。ＳＴＭ−１信号の高位トランスポートモジュールは従って、それらが管理ユニットＡＵ−３に挿入されるならば仮想コンテナＶＣ−４と仮想コンテナＶＣ−３である。ＴＵ−３に挿入される仮想コンテナＶＣ−３は高位トランスポートモジュールには関連しない。ＴＵ−３は低位トランスポートモジュールとみなすべきである。
【００２１】
スイッチフレームの実施例ではスイッチフレームのタイムステージが、ＳＴＭ−１信号のフレームの開始を識別するための検知回路、ＳＴＭ−１信号のバイトをバッファするための記憶回路、検知回路により制御される読出しアドレス発生器を有するように構成されている。さらにスイッチフレームは、記憶回路から読出すべきバイトの順序を発生する設定回路とスペースステージへの接続線路を有するように構成されている。
【００２２】
検知回路により制御される書き込みアドレス発生器は、記憶回路の書き込み動作に対するアドレスを発生するための列カウンタを備えた第１のカウンタ装置を有する。検知回路が一旦、ＳＴＭ−１フレームの開始を検知したならば、検知回路は列カウンタを初期値にセットする。列カウンタは例えば第１のカウンタ装置のモジュロカウンタとして構成されている。値２７０をモジュロ係数として選択することができる。この値はＳＴＭ−１フレームの列の数に正確に相当する。
【００２３】
読出しアドレス発生器も同様に検知回路により制御される。読出しアドレス発生器は列カウンタと第１のテーブルメモリを備えた第２のカウンタ装置を有する。第２のカウンタ装置は第１のテーブルメモリに対してアドレスを発生するように構成されている。第１のテーブルメモリは、第２のカウンタ装置から供給されるアドレスを、記憶回路の読出しプロセスのための所定の記憶アドレスに翻訳するために使用される。設定回路は翻訳テーブルを第１のテーブルメモリに供給するために設けられる。
【００２４】
検知回路は一旦、ＳＴＭ−１フレームの開始を検知したならば、第２のカウンタ装置のモジュロカウンタとして構成された列カウンタを初期値にセットする。
値２７０をモジュロ係数として選択することができる。この値はＳＴＭ−１フレームの列の数に正確に相当する。
【００２５】
設定値発生器がスイッチフレームのスペースステージを制御するために使用される。タイムステージの検知回路により制御されるこの発生器は列カウンタと第２のテーブルメモリを備えた第３のカウンタ装置を有する。このカウンタ装置は第２のテーブルメモリにアドレスを供給するために設けられる。第２のテーブルメモリは、カウンタ装置により供給されるアドレスをスペースステージの接続線路に対する所定の設定値に翻訳するためのものである。設定回路は付加的に、翻訳テーブルを第２のテーブルメモリに供給するために使用される。スイッチフレームのスペースステージでは接続線路が列ごとに切り換えられる。第２のテーブルメモリから供給された設定値は接続線路の設定に使用される。第２のテーブルメモリは第３のカウンタ装置から供給されるアドレスをその記憶された翻訳テーブルに基づき翻訳する。
【００２６】
さらに第１のカウンタ装置と第１のテーブルメモリは、計数値または記憶値の最下位ビットを供給するためにだけ設けられている。低位トランスポートモジュールの列は反復されるので（例えば、３列がそれぞれ８４のＴＵ−１１に割り当てられ、４列がそれぞれ６３のＴＵ−１２に割り当てられている）、記憶回路は５４０の記憶場所（２×２７０列）ではなく１８０の記憶場所（２×９０列）を有すればよい。
【００２７】
セクションオーバーヘッド（ＳＯＨ）は伝送装置により設定するか、または並列に配置された装置により新たにアセンブルされる。ＳＯＨが並列に配置された装置で新たにアセンブルされるならば、ＳＯＨバイトはタイムステージの記憶回路には記憶されない。従って第１、第２および第３カウンタ装置はさらに行カウンタ、評価回路およびイネーブル回路を有する。列カウンタにより制御される行カウンタおよび列カウンタはそれらの計数値を評価回路に送出するよう構成されている。評価回路は、少なくもＳＯＨが存在しない場合、イネーブル値をイネーブル回路に供給するため使用される。イネーブル回路は、イネーブル値が存在する場合に、列カウンタから供給されるアドレスをイネーブルするように構成されている。
【００２８】
本発明の実施例を以下、図面に基づく詳細に説明する。
【００２９】
【実施例】
図１に示された同期デジタル階層のための伝送システムは複数の伝送装置１を有し、伝送装置は相互に部分的に接続線路により結合されている。このような伝送装置１は少なくとも１つのＳＴＭ−１信号を受信および送信する。さらに伝送装置１は例えばインターフェース回路２からの信号を受信し、また信号をこれに送信する。このようなインターフェース回路２は例えば、ＳＴＭ−１信号の低位トランスポートモジュールを有する信号を受信する。インターフェース回路２では、この信号がＳＴＭ−１フレームフォーマットに整合され、伝送装置１に送信される。反対にデータギャップが低位トランスポートモジュールを有する受信された信号から除去され、この信号が低ビットレートで転送される。
【００３０】
図２には伝送装置１のブロック回路図が示されている。この伝送装置１にはＳＴＭ−１信号が複数の光導波路３を介して供給される。光電変換器４はこれらの光信号を電気信号に変換する。各後続の整合回路５はフレーム構造ＳＴＭ−１信号のフレームフォーマットを整合する。整合回路５から到来する整合されたＳＴＭ−１信号はスイッチフレーム６に供給される。スイッチフレーム６は低位トランスポートモジュールを有する信号をインターフェース回路２から受信するか、または前にＳＴＭ−１信号から抽出された低位トランスポートモジュールを有する信号をインターフェース回路２に伝送する。これら新たにコンパイルされたＳＴＭ−１信号は光電変換器７に供給される。光電変換器７は電気信号から光信号を形成する。次に光信号は光導波路８を介してさらに伝送される。
【００３１】
ＳＴＭ−１信号はフレーム構造を有し、実際の信号のユーザデータに加えて制御指示ビットおよびスタッフデータを有する。２つの後続するＳＴＭ−１フレームが図３に示されている。ＳＴＭ−１フレームは２７０個の列と９個の行（２７０バイト／行）を有する。最初の９列における第１から第３の行と第５から第９の行はセクションオーバーヘッド（ＳＯＨ）を有し、第４の行はＡＵポインタ（ＡＵ−Ｐ）を有する。第１０から第２７０の列における他の構造部（ＡＵユーザデータ領域Ｐ）はユーザデータバイト、スタッフバイトおよび制御指示ビットに対するバイトを有する。ＡＵポインタは管理ユニットＡＵ−３の仮想コンテナＶＣ−４、または管理ユニットＡＵ−３のＶＣ−３の最初のビットに関する情報を有する。図３にはこのようなＶＣ−３が２つの連続するフレームに示されている。ＶＣ−４は、最初のＳＴＭ−１フレームのユーザデータ領域の任意の箇所で開始し、連続する第２のＳＴＭ−１フレームで終了する。
【００３２】
このようなＶＣ−４は例えば３つの従属ユニット群（ＴＵＧ−３）を有することができる。ＶＣ−４は最初の７つの列にパスオーバーヘッド（ＰＯＨ）を有し、固定のスタッフバイトを次の２つの列に有する。ＡＵユーザデータ領域Ｐの第４の列から出発して３つのＴＵＧ−３の列が交互に挿入される。
【００３３】
ＴＵＧ−３は、固定スタッフバイトを備えた８６個の列を第１および第２の列に有する。ＴＵＧ−３の残りの列はトランスポートモジュールＴＵ−２，ＴＵ−１２またはＴＵ−１１のバイトを有する。例えば、各ＴＵＧ−３は４つの列を備えた６３個のＴＵ−１２をそれぞれ有する。しかし１つのＳＴＭ−１フレームはＴＵ−１２のバイトの四分の一だけを有する。残りのバイトは３つの連続するフレームに挿入される。ＴＵ−１２は仮想コンテナＶＣ−１２を転送する。このような仮想コンテナＶＣ−１２の最初のバイトはＴＵ−１２のポインタバイトにより指示される。ＶＣ−１２の開始を表わすポインタバイトは、ＴＵ−１２の最初と次の四分の一の最初のバイトで伝送される。
【００３４】
トランスポートモジュールは高位トランスポートモジュールと低位トランスポートモジュールに分類されることをもう一度述べておく。ＳＴＭ−１信号の高位トランスポートモジュールとは、例えばＡＵ−４で転送される仮想コンテナＶＣ−４と、ＡＵ−３で転送される仮想コンテナＶＣ−３を意味する。ＳＴＭ−１信号の低位トランスポートモジュールは例えば、ＴＵ−３，ＴＵ−２，ＴＵ−１２およびＴＵ−１１である。
【００３５】
図４は整合回路５のブロック回路図を示す。整合回路は図２で使用することができる。このような整合回路は、プレバッファ９とメインバッファ１０を備えたバッファ装置と、先行する制御回路１１およびメイン制御回路１２を備えた制御回路と、マルチプレクサ１３を有する。プレバッファ９と先行する制御回路１１により、プレバッファ９に書き込まれるＳＴＭ−１信号はプレバッファ９から読出されるＳＴＭ−１信号と同期する。先行する制御回路１１は書き込みカウンタを有し、書き込みカウンタはプレバッファ９に書き込まれるＳＴＭ−１信号から導出された書き込みクロック信号によりクロック制御される。読出しクロック信号を基準にするローカルクロック信号は、やはり先行する制御回路１１の一部を形成する読出しカウンタに供給される。書き込みクロック信号と読出しクロック信号とは普通、周波数変動と位相変動を有する。この周波数および位相変動はプレバッファ９と先行する制御回路１１により補償される。スタッフバイトが読出されるＳＴＭ−１信号に挿入され、その結果読出されるＳＴＭ−１信号は書き込まれるＳＴＭ−１信号と同期する。読出しクロック信号が書き込みクロック信号よりも大きい場合、正のスタッフィングが行われる。この場合はデータギャップが挿入される。読出しクロック信号が書き込みクロック信号よりも小さい場合は負のスタッフィングが行われる。この場合ユーザバイトがデータギャップの代わりに転送される。スタッフバイトはメインバッファ１０、メイン制御回路１２およびマルチプレクサ１３によりＳＴＭ−１フレームの適当な箇所に挿入される。
付加的にフレームフォーマットがメインバッファにより整合される。図４に示された回路構成は、たとえはドイツ特許出願第４２２２５４６号明細書から公知である。このドイツ特許出願第４２２２５４６号明細書には、バッファ装置がプレバッファとメインバッファの両方の機能を果たすただ１つのバッファを有することができることも記載されている。
【００３６】
フレームフォーマットが整合されたならば高位トランスポートモジュールがスタッフバイトの挿入により、高位トランスポートモジュールまたは複数の高位トランスポートモジュールの開始部がＳＴＭ−１フレームにおける１つまたは異なる所定位置をとるまで遅延される。例えば仮想コンテナＶＣ−４の最初のバイトは、フレームフォーマットが整合された後は第１の行および第１０の列をとることができる。プレバッファ９に書き込まれるＳＴＭ−１信号とプレバッファ９から読出されるＳＴＭ−１信号との間の同期の結果生成されたスタッフバイトは読出されるＳＴＭ−１信号の低位トランスポートモジュールに挿入されるだけである。高位トランスポートモジュールはスタッフィング動作を行わない。
【００３７】
高位トランスポートモジュールＶＣ−４に対するフレームフォーマットの整合は図５に示されている。図５は整合回路５に供給されるフレームを示す。ＶＣ−４（Ｊ１バイト）の開始部は第１６列と第６行にある。仮想コンテナＶＣ−４はさらに３つのＴＵＧ−３を有し、各ＴＵＧ−３は２１個のＴＵ−１２を有する。
ＴＵＧ−３の所定のデータを含む第１行はＳＴＭ−１フレームの第１９列で開始する。第２のＴＵＧ−３の第１列はＳＴＭ−１フレームの第２０列にあり、第３のＴＵＧ−３の第１列はＳＴＭ−１フレームの第２１列にある。第１のＴＵＧ−３の第３列（ＳＴＭ−１フレームの第２５列）は第１のトランスポートモジュールＴＵ−１２の第１列の開始部を有する。第１のＴＵ−１２のこの第１列の最初のバイトはポインタバイトＶ１を有する。第１のトランスポートモジュールＴＵ−１２の他の３つの列はＳＴＭ−１フレームの第８８列、第１５１列および第２１４列で開始する。
【００３８】
フレームフォーマットの整合の結果、高位トランスポートモジュールＶＣ−４の開始部は第１０列と第１行になる（図６と比較）。結果として、第１のＴＵＧ−３の第１列はＳＴＭ−１フレームの第１３列になり、第１の低位ＴＵ−１２の第１列はＳＴＭ−１フレームの第１９列になる。第１のＴＵ１２は、図６のＳＴＭ−１フレームでは第１９列、第８２列、第１４５列および第２０８列になる。
【００３９】
図７にブロック回路図の示されたスイッチフレーム６により、ＳＴＭ−１信号の種々の低位トランスポートモジュールを別のＳＴＭ−１信号に挿入することができ、トランスポートモジュールをインターフェース回路２に供給することができ、またインターフェース回路２から供給されたトランスポートモジュールをＳＴＭ−１信号に挿入することができる。そのために図７に示されたスイッチフレームは各ＳＴＭ−１信号を受信する複数のタイムステージ１４を有する。タイムステージ１４の出力側はスペースステージ１５の入力側と結合している。さらにスペースステージ１５は低位トランスポートモジュールを有する信号をインターフェース回路２から受信する。複数の出力側を介してＳＴＭ−１信号および低位トランスポートモジュールを有する信号がスペースステージ１５により生成される。
【００４０】
図８はタイムステージ１４と別のスイッチング素子の実施例を詳細に示す。ここには記憶回路１６、検知回路１７、書き込みアドレス発生器１８、読出しアドレス発生器１９、２つの遅延回路２０と２６、設定回路２１およびスペースステージ１５に対する設定値発生器２７が示されている。ＳＴＭ−１フレームの開始部を検知する検知回路１７は書き込みアドレス発生器１８に対してセット信号を発生する。書き込みアドレス発生器は第１のカウンタ装置として構成されている。第１のカウンタ装置はＳＴＭ−１フレームの列を計数する列カウンタを有する。列カウンタは２７０のモジュロ係数（２７０列）を有するモジュロカウンタとすることができる。一旦セット信号が受信されると、列カウンタは初期値にセットされる。検知回路１７は、例えばドイツ特許出願第４２０５９５９号明細書により詳細に記載されている。検知回路１７はさらにセット信号を第１の遅延回路２０を介して第２のカウンタ装置２２に供給する。第２のカウンタ装置は読出しアドレス発生器１９の一部を形成する。この第２のカウンタ装置２２はまた列カウンタを有し、この列カウンタは２７０のモジュロ係数を有するモジュロカウンタとすることができる。遅延回路２０の遅延により、記憶回路１６による書き込み動作と読出し動作との間の遅延が補償される。書き込みアドレス発生器１８は記憶回路１６に対してアドレスを発生し、記憶回路はＳＴＭ−１信号のデータを列ごとに記憶する。一般的に記憶回路１６は読出し動作中の時間問題を回避するために２倍のメモリセルを有する。
【００４１】
書き込みアドレス発生器１８と読出しアドレス発生器１９の列カウンタは、２７０の値すべてを記憶回路１６に書き込むべき場合は、９ビットのアドレスを発生する。最大で８４個の低位トランスポートモジュール（（すなわち８４個のＴＵ−１１）を１つのＳＴＭ−１信号に転送することができ、この転送実施例ではＴＵ−１１の列が８４列ごとに繰り返されるから、９０列を記憶するための１つのメモリで十分である。この理由から、書き込みアドレス発生器１８と読出しアドレス発生器１９の列カウンタの最下位ビット部分だけが転送される。すなわち、列カウンタのアドレスの７つの最下位ビットを転送するだけで十分である。
【００４２】
列ごとに記憶回路１６に書き込まれるＳＴＭ−１フレームのバイトは別の順序で読出される。読出し動作に対するアドレスは、読出しアドレス発生器１９に含まれる第１のテーブルメモリ２３により供給される。第１のテーブルメモリ２３は第２のカウンタ装置２２から供給されるアドレスを別のアドレスに翻訳する。
翻訳テーブルは設定回路２１からテーブルメモリ２３に供給される。読出しアドレス発生器１９の制御の下に記憶回路１６は、別のＳＴＭ−１フレームに対する低位トランスポートモジュールのバイト、または新たにコンパイルされるＳＴＭ−１信号に対するバイト、または低位トランスポートモジュールのデータを有する信号に対するバイトを読出す。
【００４３】
スペースステージ１５の接続経路は列ごとに（バイトごとに）その入力側間および出力側間で形成される。入力側はタイムステージ１４の記憶回路１６と結合されている。接続線路を終端させるために、スペースステージ１５には設定値がアドレス発生器２７から列ごとに供給される。設定値発生器２７は第２のテーブルメモリ２４と第３のカウンタ装置２５を有する。カウンタ装置２５はタイムステージ１４の検知回路によりセット信号で初期値にセットされる。このセット信号はまた第１の遅延回路２０および第２の遅延回路２６も通過する。この２つの遅延回路により記憶回路１６での遅延時間が補償される。カウンタ装置２５は列カウンタを有し、この列カウンタは２７０のモジュロ係数を有するモジュロカウンタとして構成することができる。カウンタ装置２５から供給されるアドレスは第２のテーブルメモリ２４で設定値に翻訳される。設定値はそれぞれ設定回路２１から送出される。
【００４４】
ＳＴＭ−１フレームのＳＯＨデータは整合回路５およびスイッチフレーム６を介して供給することができる。しかし択一的に、もしＳＯＨデータを変化すべき場合は、並列に配置された回路を介して供給することもできる。
【００４５】
もしＳＯＨデータがスイッチフレーム６を介して通過しなければ、記憶回路１６のアドレスまたはスペースステージ１５の設定値は、ＳＯＨバイトの発生時点で生成されない。計数動作を停止するため第１、第２および第３のカウンタ装置１８、２２、２５は拡張される。このような拡張は図９に示されている。列カウンタ２８はＳＴＭ−１フレームの列を計数する（モジュロ係数２７０のモジュロカウンタ）。フレームの行端部に達したならば（２７０アドレス後）、モジュロ係数９を有するモジュロ訓他として構成された行カウンタ２９が増分計数する列カウンタ２８および行カウンタ２９から計数値を受け取る評価回路３０は、ＡＮＤゲートとして構成されたイネーブル回路３１を制御する。このイネーブル回路３１は、評価回路３０によりイネーブル値“１”が生成されたとき導通し、これにより列カウンタ２８により形成されたアドレスをさらに転送することができる。評価回路３０は以下のプログラムにより表わすことができる。
【００４６】
列カウンタの計数値＞８ ？
ノー ： 行カウンタの計数値＝３ ？
イエス： イネーブル値＝１
ノー ： イネーブル値＝０
イエス： イネーブル値＝１
列カウンタ２８（その最初のアドレスはゼロである）は、ＳＴＭ−１信号の次のバイトがＳＯＨバイトでなければ、イネーブル値“１”を生成する。次のバイトがＡＵポインタのバイトであれば（行カウンタは“３”、行カウンタはゼロで計数を開始する）、やはり“１”のイネーブル値が生成される（第１から第８列、第４行）。その他の場合、“０”のイネーブル値がイネーブル回路３１に供給される。択一的に評価回路３０が、記憶回路１６に書き込むためにそれ以上のバイトを送出しないこともできる。
【００４７】
【発明の効果】
本発明により、同期階層構造の信号におけるトランスポートモジュールを別の手法で交換することのできる伝送システムが得られる。
【図面の簡単な説明】
【図１】同期デジタル階層の信号を伝送するための伝送システムの概略図である。
【図２】図１の伝送システムで使用される伝送装置のブロック回路図である。
【図３】２つの順次連続するＳＴＭ−１フレームの概略図である。
【図４】図２で使用される整合回路のブロック回路図である。
【図５】図４の整合回路に書き込まれるＳＴＭ−１信号の概略図である。
【図６】図４の整合回路から読出されるＳＴＭ−１信号の概略図である。
【図７】図２で使用されるスイッチフレームのブロック回路図である。
【図８】図７のスイッチフレームで使用されるタイムステージのブロック回路図である。
【図９】図８のスイッチフレームで使用されるカウンタ装置のブロック回路図である。
【符号の説明】
１ 伝送装置
２ インターフェース回路
３、８ 光導波路
４、７ 光電変換器
５ 整合回路
６ スイッチフレーム

Claims (11)

1. 列と行のフレーム構造を有する同期多重階層構造の信号にてトランスポートモジュールをスイッチフレーム（６）によって交換するための少なくとも１つの伝送装置（１）を有する伝送システムにおいて、
   少なくとも１つの整合回路（５）が設けられており、
   該整合回路は少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためのものであり、
   かつ該整合回路（５）は、少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためにスタッフバイトを挿入するものであり、
   前記スイッチフレーム（６）は少なくとも１つのタイムステージ（１４）を有し、
   該タイムステージは、整合されたフレーム構造信号の記憶すべきバイトを書き込みおよび列ごとに識別し、当該列ごとに識別されたバイトを所定の順序で、出力される少なくとも１つのフレーム構造信号を形成するため読出すものであることを特徴とする伝送システム。
2. 前記整合回路（５）は、書き込みクロック信号により書き込むべきフレーム構造信号と、読出しクロック信号により読出すべきフレーム構造信号を同期化するためのバッファ装置（９、１０）を有し、
   さらに前記整合回路（５）は制御回路（（１１、１２）を有し、
   該制御回路は、書き込みクロック信号の周波数と読出しクロック信号の周波数とが異なる場合、読出すべきフレーム構造信号の低位トランスポートモジュールにスタッフバイトを挿入するものである請求項１記載の伝送システム。
3. スイッチフレーム（６）のスペースステージ（１５９が、
   出力されるフレーム構造信号を生成するため、スペースステージ（１５）の所定出力側にタイムステージ（１４）から送出されたフレーム同期信号のバイトと、 低位トランスポートモジュールのバイトを有する信号を生成するため、スペースステージ（１５）の所定出力側にタイムステージ（１４）から送出されたトランスポートモジュールのバイトと、および
   トランスポートモジュールのバイトを、出力されるフレーム構造信号に挿入するためスペースステージ（（１５）の出力側にて受信される、トランスポートモジュールを有する信号と
   を転送するために設けられている請求項１または２項記載の伝送システム。
4. フレーム構造信号はＳＴＭ−１信号であり、
   整合回路（５）は仮想コンテナＶＣ−４または管理ユニットＡＵ−３の仮想コンテナＶＣ−３をＳＴＭ−１フレームの所定位置まで遅延するために使用される請求項１から３までのいずれか１項記載の伝送システム。
5. スイッチフレーム（６）のタイムステージ（１４）は、ＳＴＭ−１信号のフレームの開始部を識別するための検知回路（１７）と、ＳＴＭ−１信号のバイトを一時記憶するための記憶回路（１６）と、検知回路（１７）により制御される書き込みアドレス発生器（１８）と、検知回路（１７）により制御される読出しアドレス発生器（１９）とを有し、
   スイッチフレーム（６）は設定回路（２１）を有し、
   該設定回路は、記憶回路（１６）から読出されるバイトと、スペースステージ（１５）に対して列ごとに切り換えられる接続線路との順序を送出するものである請求項４記載の伝送システム。
6. 書き込みアドレス発生器（１９）は、記憶回路（１６）の書き込み動作に対してアドレスを発生するための列カウンタを備えた第１のカウンタ装置を有する請求項５記載の伝送システム。
7. 読出しアドレス発生器（１９）は、列カウンタと第１のテーブルメモリ（２３）を備えた第２のカウンタ装置（２２）を有し、
   第２のカウンタ装置（２２）は第１のテーブルメモリ（２３）に対してアドレスを発生するものであり、
   第１のテーブルメモリ（２３）は、第２のカウンタ装置により発生されたアドレスを、記憶装置（１６）の読出し動作のために記憶された所定アドレスに翻訳するものであり、
   設定回路（２１）は翻訳テーブルを第１のテーブルメモリ（２３）に転送するものである請求項５または６記載の伝送システム。
8. タイムステージ（１４）の検知回路（１７）により制御される設定値発生器（２７）が、列カウンタと第２のテーブルメモリ（２４）を備えた第３のカウンタ装置（２５）を有し、
   第３のカウンタ装置（２５）は第２のテーブルメモリ（２４）にアドレスを供給するものであり、
   第２のテーブルメモリ（２４）は、第３のカウンタ装置（２５）から供給されたアドレスをスペースステージ（１５）の接続線路に対する所定の設定値に翻訳するものであり、
   設定回路（２１）は翻訳テーブルを第２のテーブルメモリ（２４）に供給するものである請求項５から７までのいずれか１項記載の伝送システム。
9. 第１のカウンタ装置（１８）と第１のテーブルメモリ（２３）は計数値または記憶値の最下位ビットだけを生成するものである請求項６から８までのいずれか１項記載の伝送システム。
10. 第１、第２および第３のカウンタ装置（１８、２２、２５）は付加的に、行カウンタ（２９）、評価回路（３０）およびイネーブル回路（３１）を有し、
    列カウンタ（２８）により制御される行カウンタ（２９）および列カウンタ（２８）はそれらの計数値を評価回路（３０）に供給するものであり、
    評価回路（３０）は、少なくともＳＯＨが存在しない場合にイネーブル値をイネーブル回路（３１）に供給するものであり、
    イネーブル回路（３１）は、イネーブル値が存在する場合に列カウンタ（２８）から供給されるアドレスを導通する請求項６から９までのいずれか１項記載の伝送システム。
11. 列と行のフレーム構造を有する同期多重階層構造の信号にてトランスポートモジュールをスイッチフレーム（６）によって交換する伝送装置（１）において、
    少なくとも１つの整合回路（５）が設けられており、
    該整合回路は少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためのものであり、
    かつ該整合回路（５）は、少なくとも１つの高位トランスポートモジュールを整合されたフレーム構造信号の所定位置まで遅延するためにスタッフバイトを挿入するものであり、
    前記スイッチフレーム（６）は少なくとも１つのタイムステージ（１４）を有し、
    該タイムステージは、整合されたフレーム構造信号の記憶すべきバイトを列ごとに書き込みおよび識別し、識別されたバイトを列ごとに所定の順序で、出力される少なくとも１つのフレーム構造信号を形成するため読出すものであることを特徴とする伝送装置。

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