KR100421954B1 - 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 - Google Patents

동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 Download PDF

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Abstract

본 발명은 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법을 제공하기 위한 것으로, 이러한 본 발명의 방법은, 입력되는 데이터에 대해 해당 데이터의 스터핑 자리의 전후에서 설정된 클럭수 만큼 선택적으로 지연시키는 (a) 단계와; 상기 지연된 데이터와 상기 지연되지 않은 입력 데이터를 다중화하는 (b) 단계와; 상기 다중화된 데이터를 변환 목표 데이터의 고정 스터핑 자리의 전후에서 설정된 클럭수 만큼 지연시켜 형성된 복수개의 지연된 데이터와 지연되지 않은 데이터를 다중화하는 (c)단계에 의해 타입 변환을 수행함으로써, SDH 계위 신호를 처리하는 디지털 회선 분배장치의 FPGA내에서 AU-4 포맷 데이터를 AU-3 데이터로 계위 변환시 DP-RAM이 삭제되도록 하여 FPGA의 사용 효율을 증대시킨다.

Description

동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 {Apparatus and method for converting data types of synchronous digital hierarchy}
본 발명은 동기식 디지털 계위(Synchronous Digital Hierarchy, 또는 SDH) 신호의 타입 변환에 관한 것으로, 보다 상세하게는 동기식 회선 분배장치에서 FPGA(Field Programmable Gate Array)내에서 AU4 신호를 AU-3 신호로 계위 변환하기 위한 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법에 관한 것이다.
최근의 동기식 전송시스템은 ITU-T(International Telecommunication Union-Telecommunication standardization section)의 SDH 표준에 따른 다중화 방식을 사용한다. SDH에 따른 다중화 방식은 회선분기 및 결합과 회선분배 기능이 용이하고 다양한 OAMP(Operation, Administration, Maintenance and Provisioning) 기능을 제공하여 전송국간 및 신호경로에 대한 성능 감시, 유지보수 등의 신속을 기한다.
SDH 시스템은 입력된 신호들을 수용하여 가상상자(VC)에 의해 매핑을 하고 계위 단위(TU) 포인터를 처리하여 다중화함으로써 STM-1신호를 생성한다. STM-1 신호는 155Mbps이며, 이를 다중화하여 STM-N(N=1, 4, 16, 64...) 신호를 생성한다. 이때 입력 신호가 동기되어 있는 경우에는 동기화하는 과정을 거치지 않고 단순히 인터리빙하여 다중화한다.
이러한 SDH 계위 신호들의 전송을 위한 시스템중의 하나로서 디지털 회선 분배장치(Digital Cross-Connect System, 또는 DCS)가 있다.
디지털 회선 분배장치는 PCM(Pulse Code Modulation) 단국장치나 다중화 장치로부터 들어오는 DS-1(1.544Mbps), DS-1E(2.048Mbps), 또는 DS-3(44.736Mbps) 신호를 접속하여 디지털/아날로그 변환없이 전자적인 제어에 의해 논 블로킹(Non-blocking) 디지털 스위칭을 이용한 DSO, DSO 그룹, DS-1 단위로 채널을 상호 접속하는 기능을 수행한다.
디지털 회선 분배장치의 주 기능은 연결된 전송로의 모든 채널 중에서 운용자의 명령에 의해 설정된 임의의 채널 상호간을 접속하여 주는 상호접속 기능뿐만 아니라 시험포트 구성기능 및 전송로 감시 기능 등을 수행할 수 있고, 운용중인 회선 장애시 절체가 용이하고 필요시 우회 절체도 가능하여 고도의 품질을 요구하는 상황에 적응 가능하다.
도1은 일반적인 디지털 회선 분배장치의 블록도이다.
도1에 따르면, 디지털 회선 분배장치의 하드웨어적인 구성은 전송선로에서 DS-N 및 STM-N 신호를 접속하는 선로인터페이스부(110), DS-N 및 VC-N급의 신호를 회선분배 및 분기해 주는 회선분배부(120), 시스템의 유지 보수 등의 관리 기능을 수행하고 MMI(Man Machine Interface) 기능을 제공하는 중앙제어부(130, 150, 160), 시스템의 동기를 맞추기 위한 동기부(140)를 포함하여 이루어진다.
중앙제어부는 주제어부(130), 주제어부(130)의 프로세스 수행 중 발생되는 데이터를 저장하기 위한 기억장치(150), MMI를 제공하여 운용자가 시스템의 유지 관리를 수행할 수 있도록 하는 운용 터미널(160)을 포함하여 이루어진다.
이러한 디지털 회선 분배장치에서 SDH의 계위 신호들을 분기/분배하는 경우에 FPGA를 이용하여 AU-4 신호를 AU-3 신호로 변환하는 타입 변환장치를 사용하게 된다. SDH 신호를 처리하는 동기식 회선 분배장치는 선로 인터페이스부(110)에 타입 변환장치를 적용한다.
도2는 종래기술에 의한 동기식 디지털 계위 신호의 타입 변환장치의 블록도이며, 도3은 종래기술에 의한 동기식 디지털 계위 신호의 타입 변환방법의 개념도이다.
도2에 따르면, 타입 변환장치는 쓰기 블록(210)과 읽기 블록(230)과 DP-RAM(Dual Port RAM)(220)을 포함하여 이루어진다. DP-RAM(220)은 쓰기 블록(210)에서 인가되는 쓰기 인에이블 신호(RAM_WEN)에 따라 입력 데이터(DATA_IN)를 기록하고, 읽기 블록(230)에서 인가되는 읽기 인에이블 신호(RAM_REN)에 따라 출력 데이터(DATA_OUT)가 읽혀지도록 한다.
도3에 따르면, AU-4 신호를 AU-3 신호로 변환시 FPGA 내부에 입력되는 AU-4 포맷에서 순수 데이터는 쓰기 인에이블 신호(RAM_WEN)가 하이(High)인 상태에 있는 구간의 데이터들이다. 이때 타입 변환되는 AU-4 포맷 데이터에는 SDH 계위의 AU-4, TUG3, TUG2 등이 해당된다. 목표 타입인 AU-3 신호는 페이로드 87열중에서 1번 열에 VC-3 경로 오버헤드를 포함하고, 30번 열과 59번 열에 고정 스터핑(Fixed Stuffing) 자리를 갖는다.
쓰기 블록(210)에서는 프레임의 시작임을 알리는 프레임 펄스(FP)를 이용하여 1프레임을 계수하는 카운터가 동작한다. 이때 프레임 펄스(FP)는 구간 오버헤드의 A1 자리의 바로 앞에서 1바이트 동안만 하이이고 나머지 1프레임 동은로우(Low)인 상태를 유지한다.
쓰기 블록(210)에서 이 카운터를 이용하여 페이로드 데이터가 실리는 87열 중에서 고정 스터핑으로 나타나는 2개열의 자리에는 로우가 되고, 나머지 85열에서는 하이인 신호(RAM_WEN)를 만들어 낸다.
이 신호(RAM_WEN)를 DP-RAM(220)의 쓰기 인에이블 신호로 사용하여 고정 스터핑 자리의 데이터를 제외한 순수 58열 데이터를 DP-RAM(220)에 기록한다.
읽기 블록(230)에서는 프레임 펄스(FP)를 이용한 카운터로 페이로드 데이터 중에서 고정 스터핑 자리인 2개열에서는 로우이고 나머지 85열에서는 하이인 신호(RAM_REN)를 만들어 낸다. 이 신호(RAM_REN)를 DP-RAM(220)의 읽기 인에이블 신호로서 사용하여 DP-RAM(220)에 저장된 데이터를 읽어 오고, 고정 스터핑 자리에는 스터핑 값을 삽입함으로써 AU-3 포맷을 만들어 낸다.
이러한 과정을 통해 AU-4 포맷에서 AU-3에의 타입 변환이 이루어진다.
그런데 종래기술은 AU-4 포맷을 AU-3으로 타입변환하기 위하여 데이터들을 저장하는 DP-RAM을 FPGA 내부의 블록 램 부분을 사용하여 구현한다. 이처럼 FPGA의 용량 중 상당부분이 DP-RAM을 만드는데 사용됨으로써 FPGA의 운용 효율이 저하되는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 동기식 회선 분배장치에서 FPGA내 DP-RAM이 삭제된 상태에서도 AU4신호를 쓰기 블록으로 일정하게 지연시킨 후 읽기 블록으로 읽어 들여 출력함으로써 AU-3 신호로 타입 변환할 수 있도록 한 동기식 디지털 계위 신호의 타입 변환장치를 제공하는 것이다.
본 발명의 다른 목적은 동기식 회선 분배장치에서 AU4 신호를 일정한 클럭수 만큼 지연시켜 다중화한 후 고정 스터핑 자리를 고려하여 일정하게 지연시킨 후 다중화하여 출력함으로써 AU-3 신호로 타입 변환할 수 있도록 한 동기식 디지털 계위 신호의 타입 변환방법을 제공하는 것이다.
도1은 일반적인 디지털 회선 분배장치의 블록도.
도2는 종래기술에 의한 동기식 디지털 계위 신호의 타입 변환장치의 블록도.
도3은 종래기술에 의한 동기식 디지털 계위 신호의 타입 변환방법의 개념도.
도4는 본 발명의 실시예에 따른 동기식 디지털 계위 신호의 타입 변환장치의 블록도.
도5는 본 발명의 실시예에 따른 동기식 디지털 계위 신호의 타입 변환방법의 순서도.
도6은 본 발명의 실시예에 따른 AU-4 포맷의 AU-3으로 타입 변환 예시도.
도7은 본 발명의 실시예에 따른 쓰기 블록의 데이터 정렬을 나타내는 타이밍도.
도8은 본 발명의 실시예에 따른 읽기 블록의 데이터 정렬을 나타내는 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
410 : 쓰기 블록 420 : 읽기 블록
411, 421, 422 : 클럭 지연부 412, 423 : 다중화부
상기 목적을 달성하기 위한 본 발명의 동기식 디지털 계위 신호의 타입 변환장치는, 입력 데이터를 설정된 클럭수 만큼 지연시키기 위한 클럭 지연부와, 상기 입력 데이터와 상기 클럭 지연부에서 지연된 데이터를 다중화하여 출력하는 다중화부로 구성되는 쓰기 블록과; 상기 쓰기 블록에서 출력하는 데이터를 설정된 복수개의 클럭수 만큼 지연시키기 위한 복수개의 클럭 지연부를 구비한 클럭 지연단과, 상기 쓰기 블록에서 출력하는 데이터와 상기 클럭 지연단에서 지연된 복수개의 데이터를 다중화하여 출력하는 다중화부로 구성되는 읽기 블록;을 포함하여 이루어진 특징으로 한다.
그리고 입력되는 데이터가 SDH의 AU-4 포맷에 해당하는 경우에는 쓰기 블록에서 입력 데이터를 지연없이 출력하거나 AU-4 신호의 고정 스터핑 자리의 열수에 맞춰 입력 데이터를 2클럭수만큼 지연시켜 출력하도록 한다. 그리고 변환 목표 데이터의 타입이 AU-3 신호인 경우에는 쓰기 블록의 출력 데이터를 읽기 블록에서 1클럭수 만큼 지연시킨 데이터와 2클럭수만큼 지연시킨 데이터와 지연없는 데이터를 다중화하도록 한다.
더불어 상기 목적을 달성하기 위한 본 발명의 동기식 디지털 계위 신호의 타입 변환방법은, 입력되는 데이터에 대해 해당 데이터의 스터핑 자리의 전후에서 설정된 클럭수 만큼 선택적으로 지연시키는 (a) 단계와; 상기 지연된 데이터와 상기 지연되지 않은 입력 데이터를 다중화하는 (b) 단계와; 상기 다중화된 데이터를 변환 목표 데이터의 고정 스터핑 자리의 전후에서 설정된 클럭수 만큼 지연시켜 형성된 복수개의 지연된 데이터와 지연되지 않은 데이터를 다중화하는 (c) 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서 SDH 계위 신호중 AU-4 포맷 데이터를 AU-3 데이터로 타입 변환하는 경우에는 쓰기 블록이 AU-4 데이터를 인가받아 그 페이로드상의 고정 스터핑 자리의 전단에서 2클럭 만큼 지연시켜 출력하고, 그 후단에서는 지연시키지 않은 데이터를 출력한다.
그리고 읽기 블록은 쓰기 블록에서 출력되는 데이터에 대해 AU-3 데이터의 페이로드중 첫 번째 스터핑 자리의 전단에서 해당 데이터를 그대로 읽고, 첫 번째스터핑 자리와 두 번째 스터핑 자리의 사이에서는 1클럭 만큼 지연된 데이터를 읽으며, 두 번째 스터핑 자리의 후단에서는 2클럭 만큼 지연된 데이터를 읽어 출력한다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
도4는 본 발명의 실시예에 따른 동기식 디지털 계위 신호의 타입 변환장치의 블록도이고, 도5는 본 발명의 실시예에 따른 동기식 디지털 계위 신호의 타입 변환방법의 순서도이며, 도6은 본 발명의 실시예에 따른 AU-4 포맷의 AU-3에의 타입 변환 예시도이며, 도7은 본 발명의 실시예에 따른 쓰기 블록의 데이터 정렬을 나타내는 타이밍도이며, 도8은 본 발명의 실시예에 따른 읽기 블록의 데이터 정렬을 나타내는 타이밍도이다.
도4에 따르면, 본 실시예는 SDH의 AU-4 포맷 신호를 AU-3 신호로 변환시 적용되는 것으로, 이러한 타입 변환장치는 입력되는 AU-4 신호를 그 포맷에 따라 설정된 클럭수인 2클럭 만큼 지연시킨 후 지연되지 않은 데이터와 다중화하는 쓰기 블록(410), 쓰기 블록(410)에서 다중화되어 출력되는 데이터를 변환 목표 데이터에 해당하는 AU-3의 포맷에 따라 1클럭 만큼 지연된 데이터와 2클럭 만큼 지연된 데이터와 지연되지 않은 데이터를 다중화하여 출력하는 읽기 블록(420)을 포함하여 이루어진다.
그리고 쓰기 블록(410)은 입력되는 데이터를 2클럭 만큼 지연시키는 제1 클럭 지연부(411)와, 클럭 지연부에서 지연된 데이터와 지연되지 않은 입력 데이터를다중화하는 제1 다중화부(412)를 포함한다.
읽기 블록(420)은 쓰기 블록(410)에서 다중화되어 출력되는 데이터를 1클럭 및 2클럭 만큼 각각 지연시키는 클럭 지연단(421, 422)과, 클럭 지연단(421, 422)에서 지연된 두 개의 데이터와 쓰기 블록(410)의 출력 데이터를 다중화하는 제2 다중화부(423)를 포함하여 이루어진다. 여기서 클럭 지연단(421, 422)은 입력 데이터를 1클럭 지연시키는 제2 클럭 지연부(421)와 입력 데이터를 2클럭 지연시키는 제3 클럭 지연부(422)를 포함하여 이루어진다.
도5에 따르면, AU-4 포맷 신호를 AU-3 신호로 타입 변환하는 방법은, AU-4 신호의 고정 스터핑 자리의 2개열이 서로 인접되어 있는 점을 이용하여 쓰기 블록(410)에서 프레임 펄스(FP)를 기준으로 하나의 프레임을 읽어 들이게 되는데, 제1 클럭 지연부(411)를 사용하여 입력 데이터를 2번 읽는다(S510).
그러면 원래의 AU-4 데이터 보다 2클럭 만큼 지연된 데이터가 생성되며, 이 데이터와 원래의 입력 데이터간에는 위상차가 발생된다. 이때 데이터 지연의 기준으로 사용될 클럭은 시스템 클럭을 적용할 수 있다.
단계 S510에 이어서, 쓰기 블록(410)에서 제1 다중화부(412)를 이용하여 읽기 블록(420)으로 출력되는 데이터를 생성할 때, 도6에 도시된 바와 같이 ①DATA 부분은 2클럭 만큼 뒤진 데이터를 출력하고 ②DATA 부분은 클럭으로 지연시키지 않은 데이터를 선택해서 출력한다(S520~S530).
여기서 ①DATA 부분과 ②DATA 부분을 구분하는 기준은 AU-4 데이터의 고정 스터핑 자리에 해당하는 2개 열이다. 이 고정 스터핑 자리는 AU-4 포맷과 AU-3 포맷간에 서로 다르기 때문에 타입 변환시 재정렬되어야 하는 것이다.
이로써 AU-4 데이터의 페이로드 데이터가 실리는 87열 중에서 고정 스터핑 자리를 제외한 순수한 85열의 데이터가 쓰기 블록(410)에서 읽기 블록(420)으로 전달된다.
따라서 도7에 도시된 바와 같이 쓰기 블록(410)에서 출력되는 데이터의 경우, AU-4 데이터의 ①DATA 부분인 ①, ②, ③, 및 ④는 제1 클럭 지연부(411)에 의해 두 번 읽혀져 2클럭 뒤진 위상을 갖게 되며, 고정 스터핑 자리 이후에 해당하는 ②DATA 부분인 ⑤, ⑥, 및 ⑦은 원래의 AU-4 입력 데이터가 그대로 읽혀짐으로써 페이로드 85열의 데이터 출력되는 것이다.
단계 S530에 이어서, 읽기 블록(420)은 쓰기 블록(410)의 출력 데이터를 인가받아 그중 페이로드 85열에 대해 프레임 펄스(FP)를 기준으로 제2 클럭 지연부(421)를 이용하여 1번 읽어 원래의 데이터 보다 1클럭 만큼 지연된 데이터를 형성한다(S540).
단계 S540에 병행하여 쓰기 블록(410)의 출력 데이터중의 페이로드에 대해 제3 클럭 지연부(422)를 이용하여 2클럭 만큼 지연된 데이터를 형성한다(S550).
단계 S540 및 단계 S550에서 각각 지연된 데이터가 형성되면, 읽기 블록(420)의 제2 다중화부(423)를 이용하여 지연된 2개의 데이터와 지연되지 않은 데이터를 다중화한다. 이 다중화를 통해 AU-3 데이터가 형성되며, AU-4 포맷의 데이터에 대한 AU-3 데이터로의 타입 변환 완료된다(S560).
도6에 도시된 바와 같이 읽기 블록(420)의 제2 다중화부(423)에 의해 수행되는 다중화의 경우, ①DATA 부분은 쓰기 블록(410)에서 출력되는 입력 데이터를 그대로 읽고, ②DATA 부분은 제2 클럭 지연부(421)에서 지연된 데이터를 읽으며, ③DATA 부분은 제3 클럭 지연부(422)에서 지연된 데이터를 읽게 된다.
인용된 ①DATA 부분, ②DATA 부분, 및 ③DATA 부분을 구분하는 기준은 AU-3 데이터의 고정 스터핑 자리의 2개열이다. AU-3 데이터의 고정 스터핑 자리는 페이로드의 30열과 59열이다. 따라서 ①DATA 부분은 VC-3 경로 오버헤드 이후에서 29열까지이며, ②DATA 부분은 31열에서 58열까지이고, ③DATA 부분은 60열에서 페이로드의 최종열(87열)까지이다.
즉, 도8에 도시된 바와 같이 읽기 블록(420)의 제2 다중화부(423)에서 ①DATA 부분에 대해 쓰기 블록(410)의 입력 데이터를 지연없이 출력한 후 첫 번째 스터핑 값을 삽입하고, 이어서 ②DATA 부분에 대해 제2 클럭 지연부(421)에서 1클럭 지연된 데이터를 출력한 후 두 번째 스터핑 값을 삽입하며, 계속해서 ③DATA 부분에 대해 제3 클럭 지연부(422)에서 2클럭 지연된 데이터를 출력하도록 한다. 그러면 쓰기 블록(410)의 출력 데이터에 대해 읽기 블록(420)에서 출력되는 데이터는 AU-3 데이터로의 타입 변환이 완료된 상태가 된다.
이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.
본 발명의 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법에 따르면,SDH 계위 신호를 처리하는 디지털 회선 분배장치의 FPGA내에서 AU-4 포맷 데이터를 AU-3 데이터를 계위 변환하는 경우에 데이터를 임시로 저장하기 위한 DP-RAM이 삭제되도록 함으로써 FPGA의 사용 효율을 증대시키는 효과가 있다.
또한, 본 발명은 AU4/TUG3/TUG2 타입을 입력받아 AU3 타입으로 변환시키는 경우에 더하여 AU4/TUG3/TU3 타입에서 AU3 타입으로의 변환시키는 경우에도 적용 가능하게 되는 장점이 있다.

Claims (5)

  1. 입력 데이터를 설정된 클럭수 만큼 지연시키기 위한 클럭 지연부와, 상기 입력 데이터와 상기 클럭 지연부에서 지연된 데이터를 다중화하여 출력하는 다중화부로 구성되는 쓰기 블록과;
    상기 쓰기 블록에서 출력하는 데이터를 설정된 복수개의 클럭수 만큼 지연시키기 위한 복수개의 클럭 지연부를 구비한 클럭 지연단과, 상기 쓰기 블록에서 출력하는 데이터와 상기 클럭 지연단에서 지연된 복수개의 데이터를 다중화하여 출력하는 다중화부로 구성되는 읽기 블록;을 포함하여 이루어진 특징으로 하는 동기식 디지털 계위 신호의 타입 변환장치.
  2. 삭제
  3. 삭제
  4. 입력되는 데이터에 대해 해당 데이터의 스터핑 자리의 전후에서 설정된 클럭수 만큼 선택적으로 지연시키는 (a) 단계와;
    상기 지연된 데이터와 상기 지연되지 않은 입력 데이터를 다중화하는 (b) 단계와;
    상기 다중화된 데이터를 변환 목표 데이터의 고정 스터핑 자리의 전후에서 설정된 클럭수 만큼 지연시켜 형성된 복수개의 지연된 데이터와 지연되지 않은 데이터를 다중화하는 (c) 단계를 포함하여 이루어진 것을 특징으로 하는 동기식 디지털 계위 신호의 타입 변환방법.
  5. 제 4항에 있어서,
    상기 입력되는 데이터가 동기식 디지털 계위의 AU-4 포맷이고 상기 변환 목표 데이터는 AU-3 포맷인 경우,
    상기 (a) 단계는 입력 데이터의 페이로드 중에 고정 스터핑 자리의 전단에서만 2클럭 만큼 지연시키고 고정 스터핑 자리 후단에서는 지연시키지 않으며,
    상기 (b) 단계는 상기 2클럭 지연된 데이터와 상기 고정 스터핑 자리의 후단에서 지연되지 않은 데이터를 다중화하며,
    상기 (c) 단계는 상기 다중화된 데이터에 대해 상기 변환 목표 데이터의 첫 번째 고정 스터핑 자리의 전단에서 지연되지 않은 데이터를 읽고, 상기 첫 번째 고정 스터핑 자리의 후단으로부터 두 번째 스터핑 자리의 전단에 이르는 구간에서 1클럭 만큼 지연시켜 형성된 데이터를 읽고, 상기 두 번째 스터핑 자리의 후단에서 2클럭 만큼 지연시켜 형성된 데이터를 읽음으로써 상기 변환 목표 데이터로의 타입 변환을 수행하는 것을 특징으로 하는 동기식 디지털 계위 신호의 타입 변환방법.
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