JPH06188851A - 信号変換方式 - Google Patents
信号変換方式Info
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- JPH06188851A JPH06188851A JP4338385A JP33838592A JPH06188851A JP H06188851 A JPH06188851 A JP H06188851A JP 4338385 A JP4338385 A JP 4338385A JP 33838592 A JP33838592 A JP 33838592A JP H06188851 A JPH06188851 A JP H06188851A
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- JP
- Japan
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- signal
- byte
- delay
- status
- bytes
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Abstract
(57)【要約】
【目的】２０１６回線分のデータとステータス信号とを
装置内フレームからＳＤＨ方式のＳＴＭ−１装置間フレ
ームに変換する信号変換回路を遅延回路を用いることと
ステータス信号を多重化することにより簡略化する。 【構成】装置内フレーム構成のデータ信号、ステータス
信号１０１を順次遅延回路１のＤ１〜Ｄ３９で遅延させ
その遅延時に信号発生回路６で発生するＳＯＨ，ＰＯ
Ｈ，固定スタッフ信号Ｒを挿入して行く、またステータ
ス信号は遅延回路２と多重回路４とで１８４回線分が２
１バイトの信号に多重化されてデータ信号間に挿入され
る。セレクタ２およびセレクタ５はこれ等信号を遅延回
路１のタイミングに合せ選択して行き、装置間フレーム
のＳＴＭ−１信号１０６のフォーマットに配置する。
装置内フレームからＳＤＨ方式のＳＴＭ−１装置間フレ
ームに変換する信号変換回路を遅延回路を用いることと
ステータス信号を多重化することにより簡略化する。 【構成】装置内フレーム構成のデータ信号、ステータス
信号１０１を順次遅延回路１のＤ１〜Ｄ３９で遅延させ
その遅延時に信号発生回路６で発生するＳＯＨ，ＰＯ
Ｈ，固定スタッフ信号Ｒを挿入して行く、またステータ
ス信号は遅延回路２と多重回路４とで１８４回線分が２
１バイトの信号に多重化されてデータ信号間に挿入され
る。セレクタ２およびセレクタ５はこれ等信号を遅延回
路１のタイミングに合せ選択して行き、装置間フレーム
のＳＴＭ−１信号１０６のフォーマットに配置する。
Description
【０００１】
【産業上の利用分野】本発明は信号変換方式に関し、特
に装置内フレームで多重化された２０１６回線分のデー
タとステータス信号とをＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｉｓｉｔａｌ Ｈｉｅｒａｒｃｈｙ＝新周期ディ
ジタルハイアラーキ）方式のＳＴＭ−１（Ｓｙｎｃｈｒ
ｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ−１）
信号上にマッピングする多重化フォーマット変換方式に
関する。
に装置内フレームで多重化された２０１６回線分のデー
タとステータス信号とをＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｉｓｉｔａｌ Ｈｉｅｒａｒｃｈｙ＝新周期ディ
ジタルハイアラーキ）方式のＳＴＭ−１（Ｓｙｎｃｈｒ
ｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ−１）
信号上にマッピングする多重化フォーマット変換方式に
関する。
【０００２】
【従来の技術】ＳＴＭ−１信号フォーマットはＳＤＨ方
式の基本ハイアラーキで速度１５５，５２Ｍｂｉｔで１
２５μｓの１フレームに２，４３０バイトの信号を配置
する。そのフォーマットは２７０×９バイト、即ち２７
０バイト９列の小フレーム構成の長方形の箱形で示さ
れ、各小フレームの先頭９バイトはシステムの保守、管
理に必要な情報をのせるセクションオーバーヘッド（Ｓ
ＯＨ）あるいは周期位置を示すＡＵポインタ信号が配置
され、残り２６１×９バイトが伝送するデータをのせる
ペイロード部分となる。但し、通常は回線数として２，
０１６回線（２，０１６バイト）がこのペイロード部分
にのせられる。ＳＤＨはＣＣＩＴＴ勧告Ｇ７０７，Ｇ７
０８，Ｇ７０９で規定されている国際標準で将来のＢ−
ＩＳＤＮ（広帯域総合ディジタル通信網）に適用され
る。（参照 Ｂ−ＩＳＤＮ オーム社刊富永英義 監
集）
式の基本ハイアラーキで速度１５５，５２Ｍｂｉｔで１
２５μｓの１フレームに２，４３０バイトの信号を配置
する。そのフォーマットは２７０×９バイト、即ち２７
０バイト９列の小フレーム構成の長方形の箱形で示さ
れ、各小フレームの先頭９バイトはシステムの保守、管
理に必要な情報をのせるセクションオーバーヘッド（Ｓ
ＯＨ）あるいは周期位置を示すＡＵポインタ信号が配置
され、残り２６１×９バイトが伝送するデータをのせる
ペイロード部分となる。但し、通常は回線数として２，
０１６回線（２，０１６バイト）がこのペイロード部分
にのせられる。ＳＤＨはＣＣＩＴＴ勧告Ｇ７０７，Ｇ７
０８，Ｇ７０９で規定されている国際標準で将来のＢ−
ＩＳＤＮ（広帯域総合ディジタル通信網）に適用され
る。（参照 Ｂ−ＩＳＤＮ オーム社刊富永英義 監
集）
【発明が解決しようとする課題】このように従来におい
ては、２０１６回線のＳＴＭ−１装置間信号伝送フォー
マットは、データとステータス信号を多重化するのに、
ステータス信号を８マルチフレームフォーマットに組み
直しデータとステータス信号を多重化するため処理が複
雑となり、回路が大規模化している。即ち、装置間信号
伝送では１２５ｕ秒毎に１回線当り８ビットのデータと
１ｍ秒毎に１ビットのステータス信号を伝送する必要が
ある。
ては、２０１６回線のＳＴＭ−１装置間信号伝送フォー
マットは、データとステータス信号を多重化するのに、
ステータス信号を８マルチフレームフォーマットに組み
直しデータとステータス信号を多重化するため処理が複
雑となり、回路が大規模化している。即ち、装置間信号
伝送では１２５ｕ秒毎に１回線当り８ビットのデータと
１ｍ秒毎に１ビットのステータス信号を伝送する必要が
ある。
【０００３】一般的に装置内では上記データとステータ
ス信号の回線設定を行うためにデータとそれに対応する
ステータス信号とを１２５ｕ秒毎のフレームに変換す
る。よってこの装置内フレーム上ではステータス信号は
１ｍ秒ごと、すなわち８フレーム毎にしか変化しない。
ただしステータスのこの位相はＨＧ（Ｈａｎｄｌｉｎｇ
Ｇｒｏｕｐ＝２１回線束）単位ごとに決まり、ＨＧが異
なればその位相は不定である。上記性質を持った装置内
フレームを同一局舎内の約４００ｍ以内の別装置に伝送
する場合、ＨＧ単位の保守は特に必要としない。しかし
従来の装置間フォーマットではステータス信号は１ｍ秒
毎にしか変化しないという前提から８フレームに１回し
か入れることができない。よって装置内フレームから装
置間フレームの変換においてステータス信号の変化点を
検出する必要があり、この為の回路が複雑になる問題が
ある。
ス信号の回線設定を行うためにデータとそれに対応する
ステータス信号とを１２５ｕ秒毎のフレームに変換す
る。よってこの装置内フレーム上ではステータス信号は
１ｍ秒ごと、すなわち８フレーム毎にしか変化しない。
ただしステータスのこの位相はＨＧ（Ｈａｎｄｌｉｎｇ
Ｇｒｏｕｐ＝２１回線束）単位ごとに決まり、ＨＧが異
なればその位相は不定である。上記性質を持った装置内
フレームを同一局舎内の約４００ｍ以内の別装置に伝送
する場合、ＨＧ単位の保守は特に必要としない。しかし
従来の装置間フォーマットではステータス信号は１ｍ秒
毎にしか変化しないという前提から８フレームに１回し
か入れることができない。よって装置内フレームから装
置間フレームの変換においてステータス信号の変化点を
検出する必要があり、この為の回路が複雑になる問題が
ある。
【０００４】
【課題を解決するための手段】本発明の信号変換方式は
ＳＤＨ方式のＳＴＭ−１信号のフォーマットに２０１６
回線分のデータ信号とステータス信号とをマッピングす
る信号変換方式において、装置内フレームに配置された
２０１６回線分のデータ信号とステータス信号とを入力
しこれ等の信号を前記ＳＴＭ−１信号の所定の位置にマ
ッピングするために順次遅延を与えるために複数の遅延
器を縦続接続した第１の遅延回路と、前記第１の遅延回
路群の各遅延器出力信号を入力しデータ信号とステータ
ス信号とを分離し順次出力して行く第１のセレクタと、
前記第１のセレクタの出力するステータス信号を入力し
多重化するための多重化単位で順次遅延を与えるために
複数の遅延器を並列接続した第２の遅延回路と、前記第
２の遅延回路の各遅延器出力信号を多重化する多重化回
路と、前記ＳＴＭ−１信号のＳＯＨ（セクションオーバ
ーヘッド）信号とＰＯＨ（パスオーバヘッド）信号と固
定スタッフ信号とを順次発生する信号発生回路と、前記
第１のセレクタの出力するデータ信号と前記多重回路の
出力する多重化されたステータス信号と前記信号発生回
路の発生するＳＯＨ信号とＰＯＨ信号と固定スタッフ信
号とを入力し前記データ信号に前記第１の遅延回路群の
与える遅延時間帯にタイミングを合わせて前記ＳＯＨ信
号とＰＯＨ信号と固定スタッフ信号と前記多重化された
ステータス信号とを順次選択挿入して行き前記ＳＴＭ−
１信号のフォーマットを形成する装置間信号を出力する
第２のセレクタとを備えている。
ＳＤＨ方式のＳＴＭ−１信号のフォーマットに２０１６
回線分のデータ信号とステータス信号とをマッピングす
る信号変換方式において、装置内フレームに配置された
２０１６回線分のデータ信号とステータス信号とを入力
しこれ等の信号を前記ＳＴＭ−１信号の所定の位置にマ
ッピングするために順次遅延を与えるために複数の遅延
器を縦続接続した第１の遅延回路と、前記第１の遅延回
路群の各遅延器出力信号を入力しデータ信号とステータ
ス信号とを分離し順次出力して行く第１のセレクタと、
前記第１のセレクタの出力するステータス信号を入力し
多重化するための多重化単位で順次遅延を与えるために
複数の遅延器を並列接続した第２の遅延回路と、前記第
２の遅延回路の各遅延器出力信号を多重化する多重化回
路と、前記ＳＴＭ−１信号のＳＯＨ（セクションオーバ
ーヘッド）信号とＰＯＨ（パスオーバヘッド）信号と固
定スタッフ信号とを順次発生する信号発生回路と、前記
第１のセレクタの出力するデータ信号と前記多重回路の
出力する多重化されたステータス信号と前記信号発生回
路の発生するＳＯＨ信号とＰＯＨ信号と固定スタッフ信
号とを入力し前記データ信号に前記第１の遅延回路群の
与える遅延時間帯にタイミングを合わせて前記ＳＯＨ信
号とＰＯＨ信号と固定スタッフ信号と前記多重化された
ステータス信号とを順次選択挿入して行き前記ＳＴＭ−
１信号のフォーマットを形成する装置間信号を出力する
第２のセレクタとを備えている。
【０００５】また、前記第２のセレクタの出力する装置
間信号は２７０×９バイトの信号からなる前記ＳＴＭ−
１信号のフォーマット上の各小フレーム列において、先
頭バイトから１２バイト目までに９バイトの前記ＳＯＨ
信号と１バイトの前記ＰＯＨ信号と２バイトの前記固定
スタッフ信号とを配置し、１３バイト目から９６バイト
目，１００バイト目から１８３バイト目および１８７バ
イト目から２７０バイト目にはそれぞれ８４バイトの８
４回線分の前記データ信号あるいは６３バイトの６３回
線分の前記データ信号と２１バイトの多重化された１６
８回線分の前記ステータス信号との組み合せのいづれか
を配置し、９７バイト目から９９バイト目および１８４
バイト目から１８６バイト目のそれぞれに３バイトの前
記固定スタッフ信号を配置する方式でも良い。
間信号は２７０×９バイトの信号からなる前記ＳＴＭ−
１信号のフォーマット上の各小フレーム列において、先
頭バイトから１２バイト目までに９バイトの前記ＳＯＨ
信号と１バイトの前記ＰＯＨ信号と２バイトの前記固定
スタッフ信号とを配置し、１３バイト目から９６バイト
目，１００バイト目から１８３バイト目および１８７バ
イト目から２７０バイト目にはそれぞれ８４バイトの８
４回線分の前記データ信号あるいは６３バイトの６３回
線分の前記データ信号と２１バイトの多重化された１６
８回線分の前記ステータス信号との組み合せのいづれか
を配置し、９７バイト目から９９バイト目および１８４
バイト目から１８６バイト目のそれぞれに３バイトの前
記固定スタッフ信号を配置する方式でも良い。
【０００６】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のブロック図である。
て説明する。図１は本実施例のブロック図である。
【０００７】本実施例は装置内で一つのデータ単位毎に
回線設定を行う場合、ステータス信号も１２５ｕ秒単位
のフレームに組み、データとステータス信号とを１セッ
トにして回線設定を行う。装置内フレーム例を図２に示
す。この例では１２５ｕ秒に２４６０バイトのデータと
各データに対応したステータス信号が装置内で伝送され
る。図２では２４３０回線中２０１６回線を使用した場
合の装置内フレームの場合である。
回線設定を行う場合、ステータス信号も１２５ｕ秒単位
のフレームに組み、データとステータス信号とを１セッ
トにして回線設定を行う。装置内フレーム例を図２に示
す。この例では１２５ｕ秒に２４６０バイトのデータと
各データに対応したステータス信号が装置内で伝送され
る。図２では２４３０回線中２０１６回線を使用した場
合の装置内フレームの場合である。
【０００８】装置内フレームから近接する装置へデー
タ、ステータス信号とを伝送する場合、ステータス信号
とデータを図３に示す装置間フレームに変換する。装置
内フレームの情報量は２０１６回線のデータが２０１６
バイト、２０１６回線のステータス信号が２０１６ビッ
ト＝２５２バイトで合計２２６８バイトとなる。またＳ
ＴＭ−１上のペイロード部分、ＶＣ−４にマッピングで
きる情報量は９×２６０＝２３４０バイトである。すな
わちＶＣ−４の１本は２０１６回線のデータとステータ
ス信号との情報量を運ぶ事が出来る。よって図３に示す
ようにＳＴＭ−１に装置内フレームのデータをマッピン
グしていき１６８回線毎にステータス信号をＳＴＭ−１
に多重化することにより、装置内フレームのデータ部を
変形することなくＳＴＭ−１にマッピングすることがで
きる。
タ、ステータス信号とを伝送する場合、ステータス信号
とデータを図３に示す装置間フレームに変換する。装置
内フレームの情報量は２０１６回線のデータが２０１６
バイト、２０１６回線のステータス信号が２０１６ビッ
ト＝２５２バイトで合計２２６８バイトとなる。またＳ
ＴＭ−１上のペイロード部分、ＶＣ−４にマッピングで
きる情報量は９×２６０＝２３４０バイトである。すな
わちＶＣ−４の１本は２０１６回線のデータとステータ
ス信号との情報量を運ぶ事が出来る。よって図３に示す
ようにＳＴＭ−１に装置内フレームのデータをマッピン
グしていき１６８回線毎にステータス信号をＳＴＭ−１
に多重化することにより、装置内フレームのデータ部を
変形することなくＳＴＭ−１にマッピングすることがで
きる。
【０００９】次に本方式を実現する回路例を図１を参照
して説明する。２０１６回線分のデータ信号、ステータ
ス信号１０１が入力される。信号発生回路６はＳＴＭ−
１多重化回路でＳＴＭ−１上のＳＯＨ、ＰＯＨ、固定ス
タッフＲの各信号１０５を発生する。データ信号、ステ
ータス信号１０１は最初に遅延回路１の遅延器７−１で
１２バイト遅延され、この間信号発生回路６から発生し
たＳＯＨ，ＰＯＨ，Ｒ信号をセレクタ５で選択する。そ
の後１２ビット遅延させたデータ信号を８４回線（ＨＷ
１〜２１×４）ほどセレクタ２および７で選択してか
ら、信号発生回路６から発生した情報量調整用スタッフ
バイトである固定スタッフＲを挿入する。この挿入中は
データ信号は遅延回路１の遅延器Ｄ−２で３バイト遅延
させる。Ｒ挿入後は遅延回路１の遅延器Ｄ−２の出力す
る次のデータ信号８４回線分をセレクタ４および７で選
択する。
して説明する。２０１６回線分のデータ信号、ステータ
ス信号１０１が入力される。信号発生回路６はＳＴＭ−
１多重化回路でＳＴＭ−１上のＳＯＨ、ＰＯＨ、固定ス
タッフＲの各信号１０５を発生する。データ信号、ステ
ータス信号１０１は最初に遅延回路１の遅延器７−１で
１２バイト遅延され、この間信号発生回路６から発生し
たＳＯＨ，ＰＯＨ，Ｒ信号をセレクタ５で選択する。そ
の後１２ビット遅延させたデータ信号を８４回線（ＨＷ
１〜２１×４）ほどセレクタ２および７で選択してか
ら、信号発生回路６から発生した情報量調整用スタッフ
バイトである固定スタッフＲを挿入する。この挿入中は
データ信号は遅延回路１の遅延器Ｄ−２で３バイト遅延
させる。Ｒ挿入後は遅延回路１の遅延器Ｄ−２の出力す
る次のデータ信号８４回線分をセレクタ４および７で選
択する。
【００１０】またステータス信号ＳＴはデータ信号と同
様にして遅延回路１で遅延させる。更にセレクタ２で選
択した後ＨＧ毎に多重化位置まで遅延回路３の各遅延器
Ｄ１〜Ｄ８で遅延させる。次に多重回路４で８本の１ビ
ットステータス信号を１バイトに多重化し、結局、図４
に示すように１６８回線分のステータス信号を２１バイ
トの信号にまとめてセレクタ５でこれを選択する。
様にして遅延回路１で遅延させる。更にセレクタ２で選
択した後ＨＧ毎に多重化位置まで遅延回路３の各遅延器
Ｄ１〜Ｄ８で遅延させる。次に多重回路４で８本の１ビ
ットステータス信号を１バイトに多重化し、結局、図４
に示すように１６８回線分のステータス信号を２１バイ
トの信号にまとめてセレクタ５でこれを選択する。
【００１１】以上のようにしてＳＯＰ，ＰＯＨ，Ｒ信号
とデータ信号とステータス信号とを順次配置して行き図
３に示す装置間フレームに変換する。
とデータ信号とステータス信号とを順次配置して行き図
３に示す装置間フレームに変換する。
【００１２】
【発明の効果】以上説明したように本発明は、装置内フ
レームを遅延器を用いる事により簡単にＳＴＭ−１下の
ＶＣ−４にマッピングすることができる。またステータ
ス信号を多重化することにより装置内フォーマットから
装置間フォーマットの変換時ステータスの８マルチフレ
ームをとる必要がなく、回路を簡単化する効果がある。
レームを遅延器を用いる事により簡単にＳＴＭ−１下の
ＶＣ−４にマッピングすることができる。またステータ
ス信号を多重化することにより装置内フォーマットから
装置間フォーマットの変換時ステータスの８マルチフレ
ームをとる必要がなく、回路を簡単化する効果がある。
【図１】本発明の一実施例を示すブロック図。
【図２】図１における装置内フレームのフォーマット図
である。
である。
【図３】図１における装置間フレームのフォーマット図
である。
である。
【図４】図３におけるステータス信号部分の詳細フォー
マット図である。
マット図である。
１ 遅延回路 ２ セレクタ ３ 遅延回路 ４ 多重回路 ５ セレクタ ６ 信号発生回路
Claims (2)
- 【請求項１】 ＳＤＨ方式のＳＴＭ−１信号のフォーマ
ットに２０１６回線分のデータ信号とステータス信号と
をマッピングする信号変換方式において、装置内フレー
ムに配置された２０１６回線分のデータ信号とステータ
ス信号とを入力しこれ等の信号を前記ＳＴＭ−１信号の
所定の位置にマッピングするために順次遅延を与えるた
めに複数の遅延器を縦続接続した第１の遅延回路と、前
記第１の遅延回路の各遅延器出力信号を入力しデータ信
号とステータス信号とを分離し順次出力して行く第１の
セレクタと、前記第１のセレクタの出力するステータス
信号を入力し多重化するための多重化単位で順次遅延を
与えるために複数の遅延器を並列接続した第２の遅延回
路と、前記第２の遅延回路群の各遅延器出力信号を多重
化する多重化回路と、前記ＳＴＭ−１信号のＳＯＨ（セ
クションオーバーヘッド）信号とＰＯＨ（パスオーバヘ
ッド）信号と固定スタッフ信号とを順次発生する信号発
生回路と、前記第１のセレクタの出力するデータ信号と
前記多重回路の出力する多重化されたステータス信号と
前記信号発生回路の発生するＳＯＨ信号とＰＯＨ信号と
固定スタッフ信号とを入力し前記データ信号に前記第１
の遅延回路の与える遅延時間帯にタイミングを合わせて
前記ＳＯＨ信号とＰＯＨ信号と固定スタッフ信号と前記
多重化されたステータス信号とを順次選択挿入して行き
前記ＳＴＭ−１信号のフォーマットを形成する装置間信
号を出力する第２のセレクタとを備えることを特徴とす
る信号変換方式。 - 【請求項２】 前記第２のセレクタの出力する装置間信
号は２７０×９バイトの信号からなる前記ＳＴＭ−１信
号のフォーマット上の各小フレーム列の先頭バイトから
１２バイト目までに９バイトの前記ＳＯＨ信号と１バイ
トの前記ＰＯＨ信号と２バイトの前記固定スタッフ信号
とを配置し、１３バイト目から９６バイト目，１００バ
イト目から１８３バイト目および１８７バイト目から２
７０バイト目にはそれぞれ８４バイトの８４回線分の前
記データ信号あるいは６３バイトの６３回線分の前記デ
ータ信号と２１バイトの多重化された１６８回線分の前
記ステータス信号との組み合せのいづれかを配置し、９
７バイト目から９９バイト目および１８４バイト目から
１８６バイト目のそれぞれに３バイトの前記固定スタッ
フ信号を配置することを特徴とする請求項１記載の信号
変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338385A JP2976735B2 (ja) | 1992-12-18 | 1992-12-18 | 信号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338385A JP2976735B2 (ja) | 1992-12-18 | 1992-12-18 | 信号変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188851A true JPH06188851A (ja) | 1994-07-08 |
| JP2976735B2 JP2976735B2 (ja) | 1999-11-10 |
Family
ID=18317661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338385A Expired - Lifetime JP2976735B2 (ja) | 1992-12-18 | 1992-12-18 | 信号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976735B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421954B1 (ko) * | 2001-08-31 | 2004-03-11 | 엘지전자 주식회사 | 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 |
| JP2010510560A (ja) * | 2006-11-03 | 2010-04-02 | インテル コーポレイション | 固定レジスタアドレス空間での制御及びステータス信号密度を増やす技術 |
-
1992
- 1992-12-18 JP JP4338385A patent/JP2976735B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421954B1 (ko) * | 2001-08-31 | 2004-03-11 | 엘지전자 주식회사 | 동기식 디지털 계위 신호의 타입 변환장치 및 그 방법 |
| JP2010510560A (ja) * | 2006-11-03 | 2010-04-02 | インテル コーポレイション | 固定レジスタアドレス空間での制御及びステータス信号密度を増やす技術 |
| US8185671B2 (en) | 2006-11-03 | 2012-05-22 | Intel Corporation | Technique for increasing control and status signal density in a fixed register address space |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976735B2 (ja) | 1999-11-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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