KR19980015809A - 동기식 다중화장치의 ds1e 매핑 회로 - Google Patents

Abstract

본 발명은 DS1E신호를 VC12신호로 매핑(mapping)할 경우에 DS1E의 클럭과 VC12 유료부하 클럭간의 차에 따라 발생되는 지터(jitter)를 개선시킬 수 있도록 된 DS1E 매핑회로에 관한 것으로, DS1E클럭을 분주하여 발생된 라이트 어드레스에 따라 DS1E데이타를 FIFO버퍼(42)에 라이트하고, VC12클럭에서 오버헤드를 갭핑시킨 클럭을 분주하여 발생된 리드 어드레스에 따라 FIFO버퍼(42)로부터 데이타를 리드하여 DS1E데이타를 VC12으로 매핑하는 동기식 다중화장치에 있어서, VC12클럭에서 소정 비트간격으로 한 비트씩 균등하게 갭핑하는 레귤러 갭핑부(45); 상기 레귤러갭핑부의 출력을 분주하는 분주기(46); 및 상기 라이트 어드레스의 최상위비트와 분주기가 출력하는 최상위비트를 비교하여 C2비트를 결정하는 비교부(47)가 구비되어 DS1E 매핑회로에서는 비트 스터핑(bit stuffing)을 위해서 C2비트를 결정함에 있어서 오버헤드가 한꺼번에 갭핑(gapping)된 VC12클럭을 사용하지 않고, 소정 비트간격으로 한 비트씩 균등하게 갭핑된 VC12클럭을 사용하여 C2비트를 결정하므로써 지터(jitter)를 개선할 수 있다.

Description

동기식 다중화장치의 DS1E 매핑 회로(A circuit for mapping DS1E data to VC12 data in a synchronous multiplexer)

본 발명은 동기식 다중화장치에 관한 것으로, 특히 DS1E신호를 VC12신호로 매핑(mapping)할 경우에 DS1E의 클럭과 VC12 유료부하 클럭간의 차에 따라 발생되는 지터(jitter)를 개선시킬 수 있도록 된 DS1E 매핑회로에 관한 것이다.

일반적으로 동기식 광전송장치는 유사동기식으로 다중화된 신호(예컨대, DS1, DS1E)를 동기식 다중화하여 광송신기에서 광신호로 변환한 후 광케이블을 통해 상대국으로 전송하고, 상대국으로부터 수신된 광신호를 광수신기에서 전기적인 신호로 변환한 후 동기식 역다중화하여 유사동기식으로 다중화된 신호를 출력하는 장치이다. 이러한 동기식 광전송장치에서 유사동기식으로 다중화된 신호를 동기식으로 다중화하여 155.520 Mbps의 STM-1프레임을 형성하는 과정은 개략적으로 다음과 같다.

사용자측으로부터 입력된 DS1 프레임은 상자(C:Container)에 매핑되어 C-11이 되고, 여기에 경로 오버 헤드(POH:Path OverHead)가 부가되면 가상상자(Virtual Container) VC-11이 되며, 그위에 포인터(PTR)를 덧붙이면 계위 신호 단위(TU: Tributary Unit) TU-11이 된다. 또한 TU-11은 네개씩 그룹지어 계위 신호 단위그룹(TUG-2) 형태로 된 후 VC-3와 VC-4로 다중화되고, VC-3는 관리유니트(AU: Admistrative Unit) AU-3를 거쳐 3개가 다중화되어 관리유니트그룹(AUG)이 되고 여기에 구간오버헤드(SOH: Section OverHead)가 부가되어 최종적으로 STM-1이 된다. 이때, 유럽방식의 DS1E는 C-12로 매핑된 후 경로 오버 헤드(POH)가 부가되어 가상상자 VC-12가 된다. 여기서, 상자(C:Container)는 동기식 다중화 구조를 구성하는 기본 단위(즉, VC의 유료부하이다)로서 기존의 비동기식 디지탈 계위신호들은 해당 상자속에 매핑되어 동기식으로 다중화되는데, 비동기식 다중화계위와 대응되게 C-1, C-2, C-3, C-4가 있고, C-1은 다시 북미식 DS1E을 매핑시키기 위한 C-11, 유럽식 DS1EE를 매핑시키기 위한 C-12로 구분된다. 그리고, 가상상자(VC:Virtual Container)는 동기식 전송에 있어서 경로계층간의 연결을 지원하기 위한 신호단위로서 가상상자에 경로오버헤드(POH)가 부가되어 형성되고, 계위신호단위(TU)는 하위 경로계층(VC-1,VC-2)과 상위 경로계층(VC-3,VC-4)간을 적응시키기 위한 것으로 가상상자에 포인터가 부가되어 형성되며, 계위신호단위그룹(TUG)은 계위단위신호(TU)를 한개 이상 결합하여 상위 VC 유료 부하공간내의 정해진 위치에 정렬시키는 것이고, 관리단위(AU)는 상위경로 계층과 다중화기 구간계층간의 적응기능을 제공하기 위한 신호단위로서 AU포인터가 사용되고, 관리단위그룹(AUG)은 관리단위(AU)신호들이 한개 이상 결합하여 STM 유료공간 내의 정해진 위치에 정렬되어진 것을 말한다.

도 1은 유럽방식의 DS1E를 매핑한 VC12의 구조를 도시한 도면으로서, VC-12의 구조는 125｜Ls의 한 프레임에 35바이트씩으로 형성되고, 4개의 프레임이 모여 500｜Ls의 멀티 프레임을 형성한다. 따라서 VC-12의 전체는 140바이트로 이루어지고, 이중 첫번째 프레임의 첫번째 바이트는 저위 경로오버헤드(POH)인 V5라한다. V5에 이어서 고정 비트를 갖는 R*바이트가 따르고, 이어서 DS1E가 사상된 32바이트의 정보 데이타가 따른다. 두번째 프레임은 J2바이트와 C1,C2,O,O, O,O,R,R 포맷을 갖는 Y1 바이트 및 32 바이트의 정보 데이타로 이루지고, 세번째 프레임은 Z6 바이트와 C1,C2,O,O, O,O,R,R 포맷을 갖는 Y2 바이트 및 32 바이트의 정보 데이타로 이루지고, 네번째 프레임은 K4바이트와 C1,C2,R,R, R,R,S1,S2 포맷을 갖는 Y3 바이트 및 32 바이트의 정보 데이타로 이루진다.

여기서, R은 고정 스터핑(stuffing) 비트를 나타내고, I는 정보 비트, C1,C2는 위치맞춤(justification) 제어비트, S1,S2는 위치맞춤 기회비트를 나타내며, 8개의 O비트와 Z6, K4는 예비 오버헤드로 사용된다. 또한, 저위 경로오버 오버헤드인 V5는 BIP-2, FEBE(REI), RFI, 신호레벨(L1, L2, L3), 원격경보(RDI)로 이루어지는데, 'BIP-2'는 바로 전의 VC12의 모든 바이트에 대해서 홀수번째 비트에 대한 짝수패리티의 결과를 1번에 표시하고, 짝수번째 비트에 대한 짝수 패리티의 결과를 2번비트에 삽입한다. 'REI'는 대국으로부터 받은 신호에 대해 BIP-2의 검사 결과 오류블럭의 갯수가 1개 이상일 경우 1로 되어 송신측으로 전송되고, 'RFI'는 대국으로부터 받은 신호에 대해 FAIL신호 입력시 절체완료 후까지 FAIL신호가 해제되지 않을 경우 1로 되고, 'RDI'는 대국으로부터 TU-1/TU-2 AIS 또는 FAIL시 1로 설정한다. 신호레벨(L1,L2,L3)은 0이면 미설정, 1 비특정 방식으로 설정된 것을 나타내고, 10이면 비동기 부동형(Asynchronous floating), 11이면 비트 동기식, 100이면 바이트 동기식임을 나타낸다.

도 2a는 VC1의 포맷에 저위 포인터 V1, V2, V3, V4를 부가하여 TU1신호를 형성하는 것을 도시한 도면으로서, VC11은 포인터 V1, V2, V3, V4가 부가되어 TU11이 되고, VC12는 포인터 V1, V2, V3, V4가 부가되어 TU12가 된다. 그리고 이와 같은 TU11 4개가 정렬되면 TUG2가 되고, TU12 3개가 정렬되면 TUG2가 된다.

여기서 V1, V2, V3는 저위 포인터로 사용되며 그 구조는 제2B도에 도시된 바와 같고, V4는 용도가 유보되어 있다. 이때 AU-4, AU3, TU-3등에 사용되는 고위 포인터(H1, H2, H3)도 저위경로의 포인터(V1, V2, V3)와 유사한 구조로 구성되어 있다.

도 2b에 있어서, V1(H1)의 처음 4비트(NNNN)은 새 데이터 플래그(New Data Flag)비트로서 포인터가 정상적인 운용상태에서는 110이고 포인터값이 새로운 값으로 바뀔 경우에는 1001로 반전된다. 이어서 ss는 신호 크기 비트로서 고위 포인터(H1,H2,H3)에서는 10이고, 저위 포인터(V1,V2,V3)에서 TU2이면 0, TU11이면 11, TU12이면 10으로 설정해 둔다. 그리고 V1의 2비트와 V2를 합해 10비트가 포인터값을 나타내는데, 이 포인터의 어드레스가 의미하는 것은 고위 포인터의 경우에는 포인터 H3로부터 VC의 시작점까지 어긋난 정도이며, 저위 포인터인 경우에는 포인터 V2로부터의 VC시작 점까지 어긋난 정도를 나타낸다. 또한 10비트의 포인터는 5비트의 증가(I)비트와 5비트의 감소(D)비트로 구성되어 정 위치맞춤(positive justification)이 진행될 때는 I비트가 반전되고, 부 위치맞춤(negative justification)이 진행될 때는 D비트가 반전된다. 이러한 포인터의 주소 범위를 정리하면 다음 표1과 같다.

포인터별 주소범위

포인터	크기(ss)	주소범위	포인터	크기(ss)	주소범위
AU-4	10	0∼782	TU-2	00	0∼427
AU-3	10	0∼782	TU-12	10	0∼139
TU-3	10	0∼764	TU-11	11	0∼103

상기 표1에서와 같이 TU12일 경우에 크기(ss)는 10이고, 주소범위는 0부터 139까지이다. 그리고 V3는 부위치맞춤시에 유효데이타를 전달하기 위한 바이트(부 져스티피케이션 기회바이트)로 이용되고, V3 다음의 첫번째 바이트는 정위치맞춤시에 무효데이타를 전달하는 바이트(정 저스트피케이션 기회바이트)로 이용된다.

그런데 이러한 동기식 전송방식을 이용하여 DS1E데이타를 VC12으로 매핑할 경우에, 종래에는 DS1E클럭과 오버헤드가 한꺼번에 갭핑된 VC12클럭을 비교하여 비트 스터핑을 처리하였기 때문에 지터가 커지는 문제점이 있었다.

즉, 도 3은 DS1E을 버퍼를 이용하여 VC12으로 매핑하는 종래 회로의 블럭도인데, 이 매핑회로는 라이트 어드레스 발생기(31), 버퍼(32), 리드 어드레스 발생기(33), 오버헤드 갭핑부(34), C2결정부(35)로 구성되어 DS1E을 VC12으로 매핑하였다. 이때 DS1E클럭과 오버헤드가 갭핑된 VC12클럭은 명목상의 속도가 동일한 클럭이나 서로 독립적으로 발생되기 때문에 클럭의 차에 의해 지터가 발생되었고 이를 해소하기 위하여 비트 스터핑 기술을 이용하였다.

여기서 버퍼(32)는 사용자측으로부터 입력되는 DS1E데이타를 DS1E클럭을 분주하여 구해진 라이트 어드레스가 지정한 곳에 저장하고, VC12클럭에서 오버헤드를 갭핑시킨 클럭을 분주하여 얻어진 리드 어드레스가 지정하는 데이타를 출력하였다.

C2 결정부(35)는 라이트 어드레스의 최상위비트(MSB)와 리드어드레스의 최상위비트(MSB)를 비교하여 C2 비트를 결정하였고, 오버헤드 갭핑부(34)는 고정된 C1비트와 C2결정부에서 정해진 C2를 고려한 후 VC12클럭에서 오버헤드를 갭핑하여 오버헤드가 갭핑된 VC12클럭을 리드 어드레스 발생기(33)로 출력하였다.

이때 C1비트는 통상 시스템에서 3/5으로 고정시켜 놓고 C2비트를 가변하여 지터를 개선하는데, 종래에는 C2결정부(35)가 DS1E클럭을 분주하여 구한 라이트 어드레스의 최상위비트(MSB)와 오버헤드가 한꺼번에 갭핑된 VC12클럭을 분주하여 구한 리드 어드레스의 최상위비트(MSB)를 비교하여 C2비트를 결정하였기 때문에 지터가 커지는 문제점이 있었다.

이에 본 발명은 상기와 같은 문제점을 해소하기 위하여 안출된 것으로, DS1E데이타를 VC12으로 매핑할 경우에 균등(regular)하게 갭핑(gapping)된 VC12클럭을 이용하여 C2비트를 결정하므로써 다중화장치의 지터를 감소시킨 매핑회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, DS1E클럭을 분주하여 발생된 라이트 어드레스에 따라 DS1E데이타를 버퍼에 라이트하고, VC12클럭에서 오버헤드를 갭핑시킨 클럭을 분주하여 발생된 리드 어드레스에 따라 버퍼로부터 데이타를 리드하여 DS1E데이타를 VC12으로 매핑하는 동기식 다중화장치에 있어서, VC12클럭에서 소정 비트간격으로 한 비트씩 균등하게 갭핑하는 레귤러 갭핑부; 상기 레귤러갭핑부의 출력을 분주하는 분주기; 및 상기 라이트 어드레스의 최상위비트(MSB)와 분주기가 출력하는 최상위비트(MSB)를 비교하여 C2비트를 결정하는 C2결정부가 구비된 것을 특징으로 한다.

이와같이 C2비트를 결정하여 비트 스터핑을 처리함에 있어서 오버헤드가 한꺼번에 갭핑된 VC12클럭을 사용하지 않고, 소정 비트간격으로 한비트씩 균등하게 갭핑된 VC12클럭을 사용하여 C2비트를 결정하므로써 지터를 개선할 수 있다.

도 1은 DS1E를 VC12에 사상(mapping)한 구조도,

도 2a는 VC-1으로부터 TU1을 형성하는 개념을 설명하기 위하여 도시한 도면,

도 2b는 일반적인 포인터의 구조를 도시한 포맷도,

도 3은 종래의 DS1E 매핑부를 도시한 블럭도,

도 4는 본 발명에 따른 DS1E 매핑부를 도시한 블럭도,

도 5a,b는 C2 결정을 설명하기 위한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

41: 제1분주기42: FIFO버퍼

43: 제2분주기 44: 오버헤드갭핑부

45: 레귤러 갭핑부46: 제3분주기

47: 비교기

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

먼저 본 발명을 이해하기 쉽도록 DS1E을 VC12으로 매핑(mapping)할 경우 두 클럭(DS1E클럭과 VC12 유료부하클럭)간의 차를 해소하기 위한 비트 스터핑(bit stuffing)에 대해 개략적으로 설명한다.

통상 계위신호(DS1)를 가상상자신호(VC1)로 매핑할 경우에 시간동기의 여부에 따라 비동기식 매핑(asynchronous mapping)과, 비트동기식 매핑(bit-synchronous mapping), 및 바이트동기식 매핑(byte-synchronous mapping)으로 구분된다. 여기서 동기식 매핑(synchronous mapping)은 계위신호를 형성한 클럭과 가상상자를 형성하는 클럭이 동기된 경우의 매핑이고, 비동기식 매핑은 DS1E데이타를 형성시킨 DS1E클럭과 가상상자를 형성하는 VC12클럭이 서로 독립된 경우의 매핑이다.

따라서 비동기식 매핑에서는 DS1E 클럭과 VC12클럭의 명목상 클럭속도가 동일해도 서로 독립적으로 동작하기 때문에 클럭속도의 차이가 누적되면 지터가 커져 에러가 발생되게 된다. 이를 보상하기 위한 비트 스터핑은 두 클럭의 차이가 어느정도 누적되면 1비트를 더하거나 감하여 두 클럭간의 차이를 해소하는 동기화 기술이다.

즉, DS1E을 VC12으로 비동기식으로 매핑함에 있어서 비트 스터핑(bit stuffing)은 제1도에 도시된 VC12포맷의 C1,C2비트와 S1,S2비트를 이용하여 정/영/부 위치맞춤(positive/zero/negative justification)을 수행하는 것이다. 여기서 정/영/부 위치맞춤은 동기화처리 후 신호의 명목상 전송능력이 동기화처리전의 명목상 비트율과 동일할때 사용되는 동기화처리방법이다.

예컨대, 두 클럭이 일치하는 정상적인 상태에서는 위치맞춤이 일어나지 않다가(이를 영위치맞춤이라함) 실제 계위신호의 비트율이 VC의 유료부하 공간비트율보다 낮아지면, 그 차이가 한 비트만큼 될 때까지 기다렸다가 유효 정보비트공간에 무용비트를 한번 보낸다(이를 정위치 맞춤이라함). 반대로, 실제 계위신호의 비트율이 VC의 유료부하 공간비트율보다 높아지면, 그 차이가 한 비트만큼 될 때까지 기다렸다가 여분의 유효정보 비트공간에 무용비트를 한번 보낸다(이를 부위치 맞춤이라함).

이러한 정/영/부 위치맞춤은 VC12포맷의 S1,S2비트를 통해서 집행되고, 이 결과가 C1,C2비트를 통해 제어 및 표시된다. 이때 S1비트는 정상적인 상태에서는 오버헤드비트(무효데이타)를 전송하다가 부위치맞춤시에 유효정보를 실어나르는 여분의 유효비트공간이 되고, 반대로 S2비트는 정상적인 상태에서는 유효비트공간으로 사용되다가 정위치맞춤시 무효비트를 실어 나른다.

제어비트(C1,C2)는 DS1, DS1E, DS2의 경우에는 각각 3비트씩인데, C1이 모두 0이면 S1이 유효 정보비트인 것을 나타내며 C1이 모두 1이면 S1이 유효정보비트가 아닌 맞춤비트인것을 나타내고(즉, 부위치맞춤), C2가 모두 0이면 S2가 유효 정보비트인 것을 나타내며, C2가 모두 1이면 S2가 유효 정보비트가 아닌 맞춤비트인 것을 나타낸다(즉, 정위치맞춤). 이때 전송중에 오류가 생겨서 C1이나 C2가 동일한 값이 아닐 경우에 수신측에서는 다수결의 원칙에 따라 위치맞춤을 결정한다.

한편, 본 발명의 실시예에서는 앞서 설명한 바와 같이, C1비트는 5 멀티프레임(500｜Lsec)중에서 3 멀티프레임에서 1로 고정(3/5)하여 놓고서 C2비트를 가변하여 정위치맞춤을 수행한다. 이때 C2비트는 5 멀티프레임(500｜Lsec)중에서 2 멀티프레임에서 1로 되는 것이 바람직한데, 종래에는 매핑시의 DS1E클럭과 오버헤드가 한꺼번에 갭핑된 VC12클럭이 비교되어 정해졌다.

도 4는 본 발명에 따른 VC12매핑회로를 도시한 블럭도로서, 이 매핑회로는 제1 분주기(41), FIFO버퍼(42), 제2 분주기(43), 오버헤드 갭핑부(44), 레귤러 갭핑부(45), 제3분주기(46), 비교기(47)로 구성된다.

제1 분주기(41)는 바이너리 카운터로 구현되어 사용자측에서 입력되는 DS1E클럭(2.048Mbps)을 카운트하여 n비트의 카운터비트를 라이트 어드레스로서 출력하고, 오버헤드 갭핑부(44)는 VC12클럭에서 오버헤드와 C1 및 C2비트를 고려하여 갭핑된 VC12클럭을 출력하고, 제2 분주기(43)는 바이너리 카운터로 구현되어 오버헤드 갭핑부(44)의 출력에 따라 카운트하여 n비트 카운트 출력을 리드 어드레스로서 출력한다.

FIFO버퍼(42)는 라이트 어드레스가 지정하는 위치에 사용자측으로부터 입력되는 데이타를 순차적으로 저장하고, 리드 어드레스가 가리키는 위치의 데이타를 순차적으로 출력한다. 이때 FIFO버퍼(42)에 라이트하기 위한 라이트 어드레스를 발생시키는 DS1E클럭과 리드 어드레스를 발생시키기 위한 갭핑된 VC12클럭은 서로 독립적이고, 명목상의 전송속도는 같다. 그리고 오버헤드 갭핑부(44)가 출력하는 갭핑된 VC12클럭(VC12유료부하 클럭)은 DS1E클럭과 VC12유료부하 클럭간의 차를 해소하기 위해서 C1 및 C2비트가 고려된 클럭이다.

레귤러 갭핑부(45)는 VC12클럭을 균일하게 갭핑하여 출력한다. 즉, 오버헤드 갭핑부(44)에서 갭핑된 클럭은 500｜Lsec(멀티프레임)동안에 매 125 ｜Lsec(프레임)당 최대 25비트씩 한꺼번에 갭핑되는데 반해서, 레귤러 갭핑부(45)에서 갭핑된 클럭은 125｜Lsec당 35클럭마다 1비트씩 균일하게 갭핑된 클럭이다. 이와 같이 균등(regular)하게 갭핑된 클럭을 DS1E클럭과 비교하여 C2비트를 결정하므로 보다 정확하게 비트 스터핑을 처리할 수 있다.

제3 분주기(46)는 리드 어드레스를 발생시키는 제2 분주기와 동일한 카운터로 구현되어 레귤러 갭핑된 클럭에 따라 n비트의 바이너리 카운트값을 출력한다. 비교기(47)는 d입력단에 라이트 어드레스의 최상위비트(MSB1)가 연결되고, 클럭입력단에 제3 분주기의 최상위비트(MSB2)가 연결된 래치로 구현되어 d입력단에 연결된 라이트 어드레스의 최상위비트(MSB1)를 카운터 출력(MSB)의 상승에지에서 래치하여 출력한다.

즉, 비교기의(47) 동작을 제5A도 및 제5B도를 참조하여 살펴보면, 제3 분주기(46)의 최상위비트(MSB2)가 상승하는 순간(t1)에 라이트 어드레스의 최상위비트(MSB1)가 1이면 1을 래치하여 출력하고, 제3 분주기의 최상위비트(MSB2)가 상승하는 순간(t2)에 라이트 어드레스의 최상위비트(MSB1)가 0이면 0을 래치하여 출력한다. 이와 같은 비교기(47)의 출력은 C2비트로서 오버헤드 갭핑부(44)에 입력되어 비트 스터핑을 고려한 클럭을 발생하게 한다.

이상에서 살펴본 바와 같이 본 발명에 따른 DS1E 매핑회로에서는 비트 스터핑(bit stuffing)을 위해서 C2비트를 결정함에 있어서 오버헤드가 한꺼번에 갭핑(gapping)된 VC12클럭을 사용하지 않고, 소정 비트간격으로 한 비트씩 균등하게 갭핑된 VC12클럭을 사용하여 C2비트를 결정하므로써 지터(jitter)를 개선할 수 있다.

Claims (2)

1. DS1E클럭을 분주하여 발생된 라이트 어드레스에 따라 DS1E데이타를 FIFO버퍼(42)에 라이트하고, VC12클럭에서 오버헤드를 갭핑시킨 클럭을 분주하여 발생된 리드 어드레스에 따라 FIFO버퍼(42)로부터 데이타를 리드하여 DS1E데이타를 VC12으로 매핑하는 동기식 다중화장치에 있어서,

   VC12클럭에서 소정 비트간격으로 한 비트씩 균등하게 갭핑하는 레귤러 갭핑부(45); 상기 레귤러갭핑부의 출력을 분주하는 분주기(46); 및 상기 라이트 어드레스의 최상위비트(MSB1)와 상기 분주기(46)가 출력하는 최상위비트(MSB2)를 비교하여 C2비트를 결정하는 비교부(47)가 구비된 동기식 다중화장치의 DS1E 매핑 회로.
2. 제1항에 있어서, 상기 비교부(47)는

   상기 라이트 어드레스의 최상위비트를 상기 카운터 출력의 최상위비트의 상승에지에서 래치하는 래치로 구현된 것을 특징으로 하는 동기식 다중화장치의 DS1E 매핑 회로.