JPH07507424A - 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 発明の分野 本発明は、請求項１の序文に記載した同期デジタル遠隔通信システムにおけるエ ラスティック（弾性）バッファ方法、及び請求項３の序文に記載したその装置現 在のデジタル送４８ネットワークは、近同期式であり、即ち、例えば各２Ｍビッ ト／秒の基本的なマルチブレクスシステムは、他のシステムとは独立した専用ク ロックを存している。それ故、単一の２Ｍビット／秒の信号を上位システムのビ ット流に配置することは不可能であり、高いレベルの信号は、各中間レベルを経 て２Ｍビット／秒レベルまでデマルチプレクスして、２Ｍビット／秒の信号を抽 出しなければならない。このため、特に、多数のマルチプレクサ及びデマルチプ レクサを必要とする分岐接続の構造は、高価なものとなっている。近同期送信ネ ットワークの別の欠点は、２つの異なる製造者からの装置が通常は適合しないこ とである。

他のものの中でもとりわけ上記の欠点から、例えば、ＣＣＩＴＴ規格Ｇ、規格子 、Ｇ７０８及びＧ、７０９に規定された新たな同期デジタルハイアラーキＳＤＨ が導入されるに至った。同期デジタルハイアラーキは、多数のハイアラーキレベ ルＮ（Ｎ＝１．４．１６・・・）に配置されたＳＴＭ−Ｎ転送フレーム（同期搬 送モジュール）をベースとするものである。２．８及び３２Ｍビット／秒システ ムのような既存のＰＣＭシステムは、ＳＤＨの最低レベル（Ｎ＝１）の同期的１ ５５．５２０Ｍビット／秒フレームへとマルチプレクサされる。これにより、こ のフレームは、ＳＴＭ−１フレームと称する。ハイアラーキのより高いレベルで は、ビットレートが最低レベルのビットレートの倍数である。

図１はＳＴＭ−Ｎフレームの構造を示しており、そして図２は単一のＳＴＭ−１ フレームを示している。ＳＴＭ−Ｎフレームは、９行及びＮｘ２７０列のマトリ クスより成り、各行と列との間の接合点に！バイトが存在する。最初のＮｘ９列 の行１−３及び行５−９は、セクションオーバーヘッドＳＯＨを含み、そして行 ４は、ＡＵポインタを含む。このフレーム構造の残り部分は、長さがＮｘ２６１ 列のセクションで構成され、ＳＴＭ−Ｎフレームのペイロードセクションを含む 。

図２は、上記したように長さが２７０バイトの単一のＳＴＭ−１フレームを示し ている。ペイロードセクションは、１つ以上の管理ユニットＡＵを含む。図示さ れた特定の場合には、ペイロードセクションは、管理ユニットＡＵ−４より成り 、これに仮想コンテナＶＣ−４が挿入される。（或いは又、ＳＴＭ−１転送フレ ームが多数の低レベル管理ユニット（ＡＵ−３）を含んでいて、その各々がそれ に対応する低レベル仮想コンテナ（ＶＣ−３）を含んでもよい。）次いで、ＶＣ −４は、各行の始めに配置された長さ１バイト（全部で９バイト）の経路オーバ ーヘッドＰＯＨと、マツプされるべき情報信号のレートがその公称値からある程 度ずれたときにインターフェイスの調整をマツプに関して行えるようにするバイ トを含む低レベルフレームが存在するペイロードセクションとて構成される。

情報信号をＳＴＭ−１フレームにマツプすることは、例えは、特許出願人Ｕ−Ｂ −３４６８９／８９及びＦｌ−９１４７４６に開示されている。

ＡＵ−４ユニツトの各バイトは、それ自身の位置番号を有している。上記ΔＵポ インタは、ＡＵ−４ユニツトにおけるＶＣ−４コンテナの第１バイトの位置を含 んでいる。これらポインタは、ＳＤＨネットワークの穆々の点において正又は負 のポインタ調整を行えるようにする。あるクロック周波数を存する仮想コンテナ が、該仮想コンテナのクロック周波数より低いクロック周波数で動作するネット ワークノードに付与された場合には、データバッファがいっばいになる。これは 、負の調整を必要とし、即ち受け取られた仮想コンテナからオーバーヘッドセク ションへ１バイトか転送される一方、ポインタ値が１だけ減少される。受は取ら れた仮想コンテナのレートがノードのクロックレートより低い場合には、データ バッファか空になる傾向となり、これは正の調整を必要とする。即ち、受は取ら れる仮想コンテナにスタフバイトか追加され、そしてポインタ値が１だけ増加さ れる。

図３は、ＳＴＭ−Ｎフレームを既存の非同期ビット流でいかに形成できるかを示 している。これらビット流（図の右側に示された１、５．２．６．８．３４．４ ５又は１４０Ｍビット／秒）は、第」の段において、ＣＣＩＴＴで規定されたコ ンテナＣにパックされる。第２の段では、制御データを含むオーバーヘッドバイ トかコンテナに挿入され、従って、上記の仮想コンテナＶＣ−１１，ＶＣ−１２ 、ＶＣ−２、ＶＣ−３又はＶＣ−４か得られる（省略形における第１のサフィッ クスはハイアラーキのレベルを表し、そして第２のサフィックスはビットレート を表す）。この仮想コンテナは、同期ネットワークを経てその供給点まで送られ る間、そのままの状態に保たれる。ハイアラーキのレベルに基づいて、仮想コン テナは、更に、従属ユニットＴＵへと形成されるか、又はポインタを設けること により上記のＡＵユニット（ＡＵ−３及びＡＵ−４）へと形成される。ＡＵユニ ットは、ＳＴＭ−１フレームへと直接マツプすることができるが、ＴＵユニット は、従属ユニットグループＴＵＧ並びにＶＣ−３及びＶＣ−４ユニツトを介して ＡＵユニットを形成するよう組み立て、これをＳＴＭ−１フレームへとマ・ノブ しなければならない。図３において、マツピングは連続する細い線で示されてお り、整列は破線で示されており、そしてマルチプレクサは連続する太い線で示さ れている。

図３から明らかなように、ＳＴＭ−１フレームは多数の別々の方法で組み立てる ことかでき、そして例えば、最大レベルの仮想コンテナＶＣ−４の内容は、組み 立てをスタートしたレベル及び組み立てを行う方法に基づいて変化する。従って 、ＳＴＭ−１信号は、例えば、３個のＴＵ−３ユニツト、２１個のＴＵ−２ユニ ツト又は６３個のＴＵ−１２ユニツトを含んでいる。高レベルユニットが多数の 低レベルユニットを含み、例えば、ＶＣ−４ユニツトがＴＵ−１２ユニツトを含 む（６３個のこのようなユニットか単一のＶＣ−４ユニツトにある：図３を参照 ）ときには、低レベルユニットがインターリーブにより高レベルフレームへとマ ツプされ、従って、第１のバイトが最初に低レベルユニットの各々から連続的に 取り出され、次いで、第２のバイトが、等々となる。従って、ＶＣ−４信号が例 えば上記の６３個のＴＵ−１２信号を含むときには、これら信号が図２に示すよ うにＶＣ−４フレームに配置され、即ち最初のＴＵ−１２信号の第１　ノ（イト が最初に配置され、次いて、第２のＴＵ−１２信号の第１バイトが、等々となる 。

最後の信号、即ち６３番目のＴＵ−１２信号の第１バイトの後に、最初のＴＵ− １２個号の第２バイトが続き、等々となる。従って、各ＴＵ−１２信号の４つの バイトがＳＴＭ−１フレームの各行に配置され、全３７Ｍ−１フレームは４ｘ９ ＝３６バイトで構成される。基本的な場合には、長さ５００μｓの１つの完全な ＴＵ−１２フレームが４つの連続するＳＴＭ−１フレームに分割される。ＴＵ− １２フレームは４つのポインタバイトＶｌ−Ｖ４を含み、ＴＵ−１２フレームの 第１の１／４はポインタバイトＶｌを含み、第２の１／４はポインタバイトＶ２ を含み、等々となる。最初の２バイトＶｌ及びＶ２は、実際のＴＵポインタ値を 形成し、バイトＶ３は調整に使用され、そしてバイトｖ４は他の目的に指定され る。バイトＶｌ及びｖ２より成るＴＵ−１２ポインタは、ＶＣ−１２ユニツトの 第１バイトを指す。この第１バイトは、一般にレファレンスｖ５によって指示さ れる。ＴＵ−１２フレームの構造は、図８及び１３に明確に示されており、これ を参照して以下に詳細に述べる。

上記のＳＤＨフレーム構造及びこのような構造の組立は、詳細な説明で参照する 参照文献〔１〕及び〔２〕に述へられている（これら参照文献は、本明細書の末 尾にリストする）。

例えば、上記のＴＵ−Ｌ　ＴＵ−２又はＴＵ−３レベル信号が、例えば図４に示 すＳＤＨ交差接続装置４１において切り換えられるときには、その切り換えられ るべきハイアラーキの同じレベルの全ての信号が互いに完全に同期しなければな らず、即ち同しクロック信号の縁によってクロックされねばならない。更に、切 り換えられるべき信号のフレームは、位相か同じてなければならない。

上記の同期は、各到来するラインの同期ユニット４２において得られ、交差接続 装ｆｆ１４１へ到来する信号のペイロードは、その到来信号から抽出されるクロ ック信号と同期してエラスティックバッファに記憶され、そして交差接続装置の クロック信号と同期してエラスティックバッファから読み取られる。エラスティ ックバッファへ書き込まれるべきペイロード及びそのペイロードの位相を決定す るために、高レベルフレームに含まれた制御データ、例えば、ポインタを分解し なければならない。これに対応して、高レベルのＳＤＨフレーム構造及びそれに 関連した制御データを、エラスティックバッファから読み取られるべきペイ口・ −ドに加えることができねばならない。

従って、ハイアラーキのあるレベルのペイロードは、交差接続の同期信号との同 期か首尾よくいくためにはエラスティックバッファに通さなければならない。

ハイアラーキの同じレベルに多数のチャンネルが存在する場合には、その各々が 専用の独立したエラスティックバッファを有していなければならない。例えば、 単一のＳＴＭ−１フレームに含まれた６３個のＶＣ−１２信号を上記のように同 期するには、互いに独立した６３個のエラスティックバッファが必要である。

従って、公知の装置においては、所望のハイアラーキレベルで単一のエラスティ ックバッファを構成することによりバッファ作用が実施されている。このバッフ ァは、所要の数で再現される。この構成を示す概略ブロック図が図５に示されて おり、上記と同様の例として同期ユニット４２の６３個のＶＣ−１２チヤンネル のバッファが使用されている。ＳＴＭ−１フレーム構造をもつ信号は、最初に共 通の解読ユニット５１へ送られ、該ユニットは、ＶＣ−４コンテナの経路オーバ ーヘッド（ＯＰＨ）におけるＡＵポインタデータ及びＨ４バイトを解読して、そ のフレーム構造に含まれたＴＵ−１２フレームを位置決めする。次いで、解読ユ ニット５１は、各ＴＵＩ２チャンネルのバイトを専用の解読ユニット５２へ送り 、従って、この特定の場合にはそれが全部で６３個になる。解読ユニットは、各 ＴＵ−１，２チャンネルのポインタを解読し、そこに含まれたＶＣ−１２信号の 位相を決定する。フレーム構造においてＴＵ−１２ユニツトがインターリーブさ れるために、各解読ユニットは、使用可能な時間の約１／６３Ｌ、か動作しない 。

各ＶＣ−１２信号は、他のバッファ５３とは独立して専用のエラスティックバッ ファ５３に記憶される。それに対応して、最高レベルのフレーム構造が再組み立 てされるときには、各折たなＴＵ−１２ユニツトのポインタデータが専用のジェ ネレータユニット５４において発生され、その後、エラスティックバッファメモ リからのペイロードを新たなポインタ及び新たな制御データと組み合わせること により共通のジェネレータユニット５５において最終フレーム構造が組み立てら れる。各エラスティックバッファ５３の充填レートは、専用のモニタユニット５ ６によって監視される。

ＡＵ及びＴＵポインタ並びにそれらの発生及び解読は、参照文献（１）に述べら れており、詳細についてはこれを参照されたい。

しかしながら、上記の公知バッファ方法に伴う問題は、ハードウェアが著しく要 求されることである。従って、例えば、６３個のＴＵ−１２チヤンネルの場合に は、６３個のエラスティックバッファに加えて、池のロジック手段をマイクロ回 路に配置することは実際上不可能である（現在の設計方法及びマイクロ回路技術 では制約が課せられるために）。公知の構成ては、バー・ドウエアを最も必要と するのはメモリ手段である（例えば、Ｄ型フリップ−フロップ、ラッチ等）。近 代的なマイクロ回路技術は、小さなスペースに集積されたＲＡＭメモリを使用で きるようにするが、シリコン領域の節減が達せられるのは、１００ビット以上の サイズをもつメモリ手段の構造においてだけである。ＲＡＭメモリの使用は公知 構成においてはほとんと利点を与えない。というのは、個々のエラスティックバ ッファのサイズが必ずしも１００ビット以上ないからである。

発明の要旨 本発明の目的は、上記問題を解消し、エラスティックバッファのハードウェアを 従来より少なくできると共に、ＲＡＭメモリブロックを従来より効果的に使用で きるようにする方法及び装置を提供することである。これは、請求項１の特徴部 分に開示された本発明の方法によって達成される。本発明による装置は、請求項 ３の特徴部分に開示されたことを特徴とする。

本発明の基本的な考え方は、時分割アーキテクチャをバッファに用いて、同じハ イアラーキレベルの少なくとも２つの信号のエラスティックバッファ作用を、こ れら信号に共通のバッファメモリにおいて時分割ベースで行うことである。

本発明による時分割バッファを用いるときには、小さなスペースに集積されたＲ ＡＭメモリブロックを使用することができる。というのは、所要メモリブロック のサイズか明らかに１００ビット以上だからである。従って、必要なシリコン領 域も相当に減少される。シリコン領域の減少は、部品のサイズを減少し、ひいて は、装量全体のサイズも減少し、他方、装置のサイズを不変に保ちながらその容 量を増加することかできる。

以下、添付図面の図６ないしｌＯを参照し、本発明を・−例として詳細に説明す る。

図面の簡単な説明 図」は、単一のＳＴＭ−Ｎフレームの基本的な構造を示す図である。

図２は、単一のＳＴＭ−１フレームの構造を示す図である。

図３は、既存のＰＣＭシステムからＳＴＭ−Ｎフレームを組み立てるところを示 す図である。

図４は、本発明によるバッファ方法を用いた同期ユニットを有するＳＤＨ交差接 続装置を示すブロック図である。

図５は、公知構成におけるバッファの原理を示すブロック図である。

図６は、本発明の方法を用いた同期ユニットにおいてバッファの原理を示すブロ ック図である。

図７は、図６に示した同期ユニットのフレーム分解ユニットを示す詳細な図であ る。

図８は、単一のＴＵ−１２信号の単一フレームに対する図７の分解ユニットの動 作を示す図である。

図９は、本発明による方法を用いた同期ユニットのエラスティックバッファを詳 細に示す図である。

図１０は、エラスティックバッファの充填率の監視を示す図である。

図１１は、エラスティックバッファの充填率を監視するのに用いる差の値の変化 の範囲を示す図である。

図１２は、図６に示す同期ユニットの組立ユニットを詳細に示す図で、この組立 ユニットにおいてフレーム構造体が再組み立てされるところを示す図である。

図１３は、単一のＴＵ−１２信号の単一フレームに対する図１２の分解ユニット の動作を示す図である。

好ましい実施例の詳細な説明 図６は、本発明によるバッファ原理を用いた単一の時分割同期ユニットを示す図 である。この時分割の原理は、同期ユニット４２において行われるフレームの分 解及び組立と、バッファメモリの充填率の監視にも適用され、これらは、別の並 列な特許出願の要旨である。同期ユニット４２は、ＴＵ−１２チヤンネルに対し て順次に構成された分解及び組立ユニット６１及び６２を備えている。全てのＴ Ｕ−１２チヤンネルに共通のエラスティックバッファメモリ６３がこれら分解ユ ニットと組立ユニットとの間に設けられ、そしてバッファメモリの充填率が共通 のモニタユニット６４によって監視される。同期ユニット４２は、到来するＡＵ −４信号を別のＡＵ−４レベルクロツクと同期させる。ＳＴＭ−１信号は先ず共 通のＡＵ解読ユニット５１に送られ、該ユニットは、ＡＵ−４ポインタデータを 既知のやり方（参照文献（１）のＣＣＩＴＴ使用に合致する）で解読し、ＡＵ− ４フレームからＴＵ−１２信号を抽出し、そしてそのＴＵ−１２信号を分解ユニ ット６１へ送って更に処理する。分解ユニット６１は、ＴＵ−１２ポインタを解 読し、モしてＴＵ−１２フレ一ム構造体からＶＣ−１２データを抽出する。これ らポインタは、時分割ベースで１つ以上の処理段において処理され、即ち同じハ イアラーキレベルにおける少なくとも２つの信号の処理か同じ物理ラインを経て 実行される。従って、分解ユニット６１は、少なくとも１つのサブプロセッサ６ ５及び一時メモリ６６で形成されたサブ処理ユニット６７を備えている。このサ ブ処理ユニットは、同じハイアラーキレベルにある少なくとも２つの信号のフレ ーム構造のポインタを処理する。ここに述べる例では、６３個のＴＵ−１２チャ ンネル全部が同じバッファにバッファされるが、これは必要ではない。というの は、多数のバッファを並列に又は順次に配置できるからである。但し、少なくと も２つのＴＵ−１２信号のエラスティックバッファ作用は、上記チャンネルに共 通のバッファメモリにおいて時分割ベースで実行されるものとする。

ＴＵ分解ユニット６１に共通のＶＣ−１２ペイロードは、該ユニットを経て不変 のまま伝播され、そして全てのＴＵ−１２チヤンネルに共通のバッファメモリ６ ３に記憶される。バッファメモリ６３の充填率は、共通のモニタユニット６４に よって監視される。ＴＵ−１２ポインタ及びフレームの再組立は、組立ユニット ６２の１つ以上の処理段において時分割ベースで行われ、即ち少なくとも２つの チャンネルの信号が同じ物理ラインを経て処理される。同様に、ＴＵ組立ユニッ ト６２は、少なくとも１つのサブプロセッサ６５及び一時メモリ６６より成るサ ブ処理ユニット６７を備えている。該サブ処理ユニット６７は、同じハイアラー キレベルにある少なくとも２つの信号のフレーム構造のポインタを処理する。

ここに示す例では、全部で６３個のチャンネルが同じ組立ユニットにおいて処理 されるが、これは必要ではない。というのは、多数の組立ユニットを並列又は順 次に配置することが等しく可能であるからである。

図７は、単一の分解ユニット６１を詳細に示しており、該ユニットは、Ｖｌメモ リ７１と、ＴＵ−１２状態メモリ７３及びポインタ読み取りユニット７２で形成 されたサブ処理ユニットと、Ｖ５位置メモリ７４とを備えている。以下の説明に おいて、分解ユニットの動作は、図８を参照しながら単一のＴＵ−１２信号の単 一フレームについて述べる。図８には、単一のＴＵ−１２フレームが左側の欄に 示されており、それ自体良く知られたように、ＴＵ−１２フレームは、１４０個 のデータバイト（フレームの横に番号付けされている）と、４つのポインタバイ トＶｌ−Ｖ４とを備えている。１つのＴＵ−１２フレームの長さは５０ｏμｓで あり、従って、基本的な場合に、４つのＳＴＭ−１フレームにおいて送信される 。図８の他の欄は、■！メモリ７ＬＴＵ−１２状態メモリ７３及び■５位置メモ リ７４に関連した読み取り及び書き込み事象を示している。この手順は、他のい ずれのＴＵ−１２信号についても同様であり、２つの連続する信号を処理する際 には、信号間の時間ドメインにおいてｌクロック周期のシフトがあるだけである 。

ＴＵ分解ユニットに送られるＴＵ−１２フレームの第１バイト、即ちＶ１バイト は、最初にＶｌメモリ７１に記憶される。■１バイトの後に到来するデータバイ トは、他の全てのデータバイトと同様に、バッファメモリ６３に記憶される。

図８において、ＶＣ−１２データがバッファメモリに記憶される周期が矢印Ａで 示されている。ＴＵ−１２フレームの第２の１／４がｖ２バイトから始まるとき には、Ｖｌバイトがメモリから読み取られ、そしてＶｌ及びＶ２バイトの結合に よって新たなポインタワードがポインタ読み取りユニット７２に対して発生され る。新たなポインタワードが発生される僅かに前に、ポインタの古い状態が状態 メモリ７３から読み取りユニットへ読み取られる。古い状態は、手前の（有効） ポインタの値に基づくデータより成る。ポインタ読み取りユニット７２は、これ が受け取ったデータを処理し、その結果、新たな状態データが発生されて状態メ モリ７３に記憶される。更に、その新たな状態によって決定されたアドレスに対 し、ｖ５フラグ（１ビツト）がｖ５位置メモリ７４に同時に書き込まれる。位置 メモリ７４は、長さが１ビツトの６３ｘ１４０メモリ位置を備え、即ち各チャン ネルは、ＴＵ−１２フレームの各データバイトごとにメモリ位置を有する。新た なポインタが指すデータバイトに対応するアドレスにはＶ５フラグ、即ち論理ｌ が書き込まれる。他の１３９個のメモリ位置は、論理Ｏを含む。ｖ５位置メモリ は、ＴＵ−１２フレームのデータバイト中に読み取られ、ある点においてゼロか らずれる値か得られる（Ｖ５バイトの位置を示す）。■５バイトの位置に関する 情報（Ｖ５　Ｉｏｃ、信号、図７）がバッファメモリに記憶される。

到来するｖｌ及びｖ２バイトは、上記のポインタ調整が必要かどうかも指示する 。負の調整では、■３バイトの内容がバッファメモリに書き込まれ、正の調整で は、■３バイトに続くデータバイトがバッファメモリに書き込まれない。

図９は、例えば、ＶＣ−１２データが記憶される本発明によるエラスティックバ ッフ７６３を詳細に示している。このバッファは、バッファメモ１月Ｏ１それ自 体と、該バッファメモリを制御するカウンタユニットとを備えている。これらカ ウンタユニットは、その入力側において、第１チヤンネルカウンタ１０２及び第 １アドレスカウンタユニツト１０３を備え、そしてその出力側では、第２チヤン ネルカウンタ１０４及び第２アドレスカウンタユニツト１０５を備えている。

入力端のユニットは、メモリへのデータの書き込みを制御し、一方、出力側のユ ニットは、メモリからの読み取りを制御する。入力側では、書き込みがクロック 及び同期信号ｃｌｏｃｋｌ及び５ｙｎｃｌにより同期され、そして出力側では、 入力側の対応信号と独立したクロック及び同期信号ｃｌｏｃｋ２及び５ｙｎｃ２ により同期される。バッファメモ１月０１は、６３個のメモリユニット１０６を 備え（各チャンネルに１つづつ）、その各々は（この特定の場合には）、８ビツ トの巾（即ち、１バイトの巾）の１０個の連続するメモリ位置１０６ａを含む。

（この特定の場合には、メモリ位１１０個のメモリスペースが各メモリユニット に指定されて、とりわけ、ＳＤＨフレーム構造のギャップ及び種々の遅延を考慮 しているが、メモリ位置の数は、１０てはな（て、例えば１６でもよい。）アド レスカウンタユニット１０３は、６３個のアドレスカウンタを備え、その各々は １からＩＯまでをカウントし、１つのメモリユニットの対応するメモリ位置をア ドレスする。バッファの各チャンネルの充填率か変化するので、各アドレスカウ ンタの位相は異なる。第１チヤンネルカウンタ１０２は、ｌから６３まで連続的 にカウントし、同期信号５ｙｎｃｌによって同期がとられる。チャンネルカウン タ１０２は、時分割ベースで第１アドレスカウンタの１つを選択し、それに対応 するバイトが、各メモリユニットの選択されたアドレスカウンタによってアドレ スされたメモリ位置ｌないし１０に書き込まれる。

出力側では、読み取られるべきバイトのアドレスが、第２チヤンネルカウンタ１ ０４及び第２アドレスカウンタユニツト１０５によって対応的に発生され、チャ ンネルカウンタ１０４は、時分割ベースで第２のアドレスカウンタの！っを選択 し、そしてその選択されたアドレスカウンタによりアドレスされたメモリ位置か らバッファメモリの出力１０７ヘバイトが読み取られる。

図１Ｏ及び１１は、本発明により共通のモニタユニット６４によって実行される エラスティックバッファの充填率の監視を示す詳細な図である。各メモリユニッ ト１０６（即ち、各ＴＵ−１２チヤンネルの）充填率は、各チャンネルごとに別 々にモニタユニット６４の入力に第１及び第２のアドレスカウンタ（読み取り及 び書き込みカウンタ）の値を与えることによって監視される。モニタユニットは 、読み取りカウンタの値から書き込みカウンタの値を減算し、そしてそれにより 生じた差の値Ｅを、図１１の場合は例えば２及び８である所定の限界値と比較す る。理想的な状態においては、差の値Ｅは、約５（中間値）である。

充填率の監視は、出力側（読み取り側）と同期して行われる。モニタユニット６ ４か同じチャンネルの値を互いに比較できるようにするためには、書き込みカウ ンタ１０３から得たアドレスデータが、読み取りカウンタ１０５からのアドレス データと同相でなければならず、即ちカウンタは同じチャンネルに対応しなけれ ばならない（書き込み側において選択されるべきチャンネルは、データが書き込 まれているチャンネルではない）。

差の値に基づいて、充填率モニタユニットは、２ビツトで示される３つの異なる 状態（いっばい／空／適度）を用いることにより各チャンネルの充填率に関する データを出力し、データはＴＵ組立ユニットへ送られる。

図１２及び１３は、図７及び８に示された分解ユニットの動作と同様に、同期ユ ニット４２のＴＵ組立ユニット６２の構造及び動作を示している。組立ユニツト ロ２は、上記のＶバイトを発生し、調整が必要かどうかを判断する。フレーム構 造体の組立側における唯一の相違は、ＴＵ−１２ポインタである。フレームが組 み立てられるときには、上記のＶ５バイトがＴＵ−１２フレームのいずれかの位 置にあり、この位置を、Ｖｌ及びｖ２バイトによって指示しなければならない（ バッファメモリから得たＶ５フラグの時間をポインタ数に変換しなければならな い）。組立側（図９）に対するクロック及び同期信号ｃｌｏｃｋ２及び５ｙｎｃ ２は、分解ユニットの各信号とは独立しているが、バッファの読み取り側で使用 されるものに等しい。

レファレンスカウンタ９２及びこれに接続されたバッファ状態メモリ９１が組立 ユニットの入力に設けられている。バッファ状態メモリ９１は、次いで、ＴＵ− １２ポインタジエネレータ９３に接続され、該ジェネレータは、出力の状態メモ リ９４と共にそれ自身のサブ処理ユニット６７を構成する。状態メモリの出力は 、マルチプレクサ９５に接続され、その別の入力には、バッファメモリ６３から のデータバイトが直接接続される。

レファレンスカウンタ９２は、ＶＣ−１２フレームのバイト０−１３９をカウン トする（図１３の左側のｎ）。Ｖ５位置データ信号（Ｖ５　１ｏｃ、）は組立ユ ニットの入力に送られる。この信号は、分解ユニットで発生された信号に対応す る。ｖ５フラグを受け取ったときには、レファレンスカウンタの現在値かバッフ ァの状態メモリ９１に記憶される。ポインタバイトを送信する前の所定の時間に （Ｖ４バイトにおいて）、ＴＵ−１２ポインタジエネレータ９３が処理を実行す る。処理のために、バッファの状態メモリ９１からのレファレンスカウンタの値 と、出力の状態メモリ９４からのＴＵ−１２ポインタの古い状態データがポイン タジェネレータに読み込まれる。この処理により、例えば、Ｖｌ及びｖ２バイト の値を含む新たなポインタ状態データが発生される。この新たな状態データは出 力の状態メモリに古いデータに代わって記憶される。ポインタの状態データとバ ッファメモリからのデータは、マルチプレクサ９５において結合され、再組み立 てされたＴＵ−１２チヤンネルが出力される。

ポインタ調整は、バッファの充填率に関するデータをモニタ６４からＴＵ−１２ ポインタジエネレータ９３へ送ることにより組立ユニットにおいて行われる。

３つの考えられる状態（上記したようにいっばい、空、適当）の１つを指示する データが２つのビットで表される。ポインタジェネレータ９３は、充填率を解読 し、調整が必要かどうか判断する。

ＴＵ組立ユニットの出力に得られた信号は、上記ＡＵジェネレータユニット５５ （図５及び６）へ送られ、そこで最終的なＡＵ−４信号が良く知られた方法で発 生される。

添付図面に示された幾つかの例を参照して本発明を説明したが、本発明は、もち ろん、これらに限定されるものではなく、上記及び請求の範囲に開示した本発明 の考え方において種々のやり方で変更できる。ＳＤＲに特定の用語を一例として 上記で使用したが、本発明は、それに対応するアメリカン５ＯＮＥＴシステムに も等しく適用できるし、又はフレーム構造体が固定長さの所定数のバイトと、フ レーム構造体内のペイロードの位相を指示するポインタとを備えた他の同様のシ ステムにも等しく適用できる。同様に、本発明は、上記システムの異なるハイア ラーキレベルでのバッファ作用にも適用できる。上記のＶＣ−１２フレームに加 エテ、ＶＣ−ＩＬ　ＶＣ−２Ｌ　ＶＣ−２２、ＶＣ−３１，ＶＣ−３２、ｖＣ− ３及びＶＣ−４のようなフレームをＳＤＨシステムにバッファすることができル ト共ニ、ＶＣ−１，５、ＶＣ−２、ＶＣ−３、ＶＣ−４又１；！ＶＣ−６０）よ うなフレームを５ＯＮＥＴシステムにバッファすることができる。フレームの分 解及び組立と、バッファメモリの充填率の監視は、必ずしも上記したように時分 割でなくてもよいが、上記したように行うのが効果的である。本発明によるチャ ンネルのバッファ作用を実行する共通のユニットは、バッファされるべきデータ を大きなユニットの入力にいかに与えるか、或いはバッファされたデータを大き なユニットの出力にいかに与えるかに係わりなく、大きなバッファユニットの一 部分を形成してもよい。

参照文献 （１）ＣＣＩＴＴブルーブック、推奨規格Ｇ、７０９：ｒ同期マルチブレクス構 造（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｍｕｌｔｉｐｌｅｘｉｎｇ　５ｔｒｕｃｔｕｒｅ ）Ｊ、１９９０年５月（２）　ＳＤＨ−Ｎｙ　ｄｉｇｉｔａｌ　ｈｉｅｒａｒｋ 、　置Ｅ　２／　９０ＱｘＮ列　２６ｉｘＮ列 ＦＩＧ、　１ ＦＩＧ、　９ ＦＩＧ、１０ ＦＩＧ、１２ 平成　年　月　日

Claims (4)

【特許請求の範囲】
1. １．ＳＤＨ又はＳＯＮＥＴシステムのような同期デジタル遠隔通信システムにお けるエラスティックバッファ方法であって、上記システムのフレーム構造は、固 定長さの所定数のバイトと、フレーム構造内のペイロードの位相を指示するポイ ンタとを備え、上記フレーム構造に含まれたペイロード信号が少なくとも１つの エラスティックバッファメモリに記憶されるような方法において、同じハイアラ ーキレベルの少なくとも２つの信号のエラスティックバッファ作用を上記信号に 共通のバッファメモリ（１０１）において時分割ベースで実行することを特徴と する方法。
2. ２．同じハイアラーキレベルの全ての信号のエラスティックバッファ作用を、共 通のバッファメモリ（１０１）において時分割ベースで実行する請求項１に記載 の方法。
3. ３．同期デジタル遠隔通信システムにおけるエラスティックバッファ装置であっ て、そのフレーム構造が、固定長さの所定数のバイトと、フレーム構造内のペイ ロードの位相を指示するポインタとを備え、更に、上記フレーム構造に含まれた ペイロード信号を記憶するためのメモリ手段（１０１）を備えた装置において、 該メモリ手段（１０１）に接続された選択手段（１０２，１０４）を備え、該選 択手段は、各々メモリに書き込まれるべき及びメモリから読み取られるべき同じ ハイアラーキレベルの少なくとも２つの信号を時分割ベースで選択することを特 徴とする装置。
4. ４．上記選択手段は、同じハイアラーキレベルの全てのチャンネルを含むカウン トサイクルをもつチャンネルカウンタ（１０２．１０４）を備えている請求項３ に記載の装置。