JP3009745B2 - 信号情報のチャンネル同期交換の方法 - Google Patents
信号情報のチャンネル同期交換の方法Info
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- 230000000903 blocking effect Effects 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/12—Arrangements providing for calling or supervisory signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】この発明は多重化される複数のデ
ジタル信号が調整され、変更され、比較され、そして選
択されるように構成することが可能なデジタルマルチプ
レクサ内における信号情報のチャンネル同期交換の方法
に関する。
ジタル信号が調整され、変更され、比較され、そして選
択されるように構成することが可能なデジタルマルチプ
レクサ内における信号情報のチャンネル同期交換の方法
に関する。
【０００２】
【従来の技術】デジタルマルチプレクサには多数の入出
力ＰＣＭリンクが接続され、各ＰビットからなるＭ個の
タイムスロットのフレーム構成を有する。このタイムス
ロットは、前記各リンクに対して同期信号または通知ワ
ードの伝送のために少なくとも１つのタイムスロットが
使用され、残りのタイムスロットを占有するインテリジ
ェントチャンネルの信号情報の伝送のために少なくとも
１つのタイムスロットが使用され、１フレームの各信号
タイムスロットにおいて、２つのインテリジェントチャ
ンネルの信号情報が伝送され、補助装置（例えば、異な
るネットワークを接続するための装置であって届いたパ
ケットを制御するルータまたはルータ機能を有する装置
など）の助けにより、入力側において、スーパフレーム
（superframe 例えば１０フレームなど、複数のフレー
ムを含むフレーム）の信号タイムスロットの内容が信号
ビットストリームに配列され、出力側で分割されて信号
方式に使用されるタイムスロットに割り当てられるよう
に再構成される必要がある。この発明はさらに前記方法
を実現する回路構成に関する。
力ＰＣＭリンクが接続され、各ＰビットからなるＭ個の
タイムスロットのフレーム構成を有する。このタイムス
ロットは、前記各リンクに対して同期信号または通知ワ
ードの伝送のために少なくとも１つのタイムスロットが
使用され、残りのタイムスロットを占有するインテリジ
ェントチャンネルの信号情報の伝送のために少なくとも
１つのタイムスロットが使用され、１フレームの各信号
タイムスロットにおいて、２つのインテリジェントチャ
ンネルの信号情報が伝送され、補助装置（例えば、異な
るネットワークを接続するための装置であって届いたパ
ケットを制御するルータまたはルータ機能を有する装置
など）の助けにより、入力側において、スーパフレーム
（superframe 例えば１０フレームなど、複数のフレー
ムを含むフレーム）の信号タイムスロットの内容が信号
ビットストリームに配列され、出力側で分割されて信号
方式に使用されるタイムスロットに割り当てられるよう
に再構成される必要がある。この発明はさらに前記方法
を実現する回路構成に関する。
【０００３】デジタルトランクネットワークにおいて
は、所望のネットワーク構成に従って、接続されたＰＣ
Ｍリンクの各チャンネルあるいはタイムスロットを任意
にノード交換機において再配列するタスクが設定され
る。前記構成は短期間あるいは長期間固定され、１つの
ローカルデスティネーションのＰＣＭリンクを高次の多
重化に結合可能である。
は、所望のネットワーク構成に従って、接続されたＰＣ
Ｍリンクの各チャンネルあるいはタイムスロットを任意
にノード交換機において再配列するタスクが設定され
る。前記構成は短期間あるいは長期間固定され、１つの
ローカルデスティネーションのＰＣＭリンクを高次の多
重化に結合可能である。
【０００４】以下の記述は、各伝送方向に対してそれぞ
れ別個の伝送路を備えたＰＣＭリンクに関し、各伝送路
は、２ｘ２０４８ｋビット／秒のビットレートに相当す
る、６４ｋビット／秒の３２チャンネルで構成される。
３２チャンネルのうちの３０チャンネルは音声バイトの
伝送に使用され、１チャンネル（タイムスロットＮｏ．
０）は同期をとるためと通知ワードの伝送に使用され、
残りの１チャンネル（タイムスロットＮｏ．１６）は信
号チャンネルとして使用される。
れ別個の伝送路を備えたＰＣＭリンクに関し、各伝送路
は、２ｘ２０４８ｋビット／秒のビットレートに相当す
る、６４ｋビット／秒の３２チャンネルで構成される。
３２チャンネルのうちの３０チャンネルは音声バイトの
伝送に使用され、１チャンネル（タイムスロットＮｏ．
０）は同期をとるためと通知ワードの伝送に使用され、
残りの１チャンネル（タイムスロットＮｏ．１６）は信
号チャンネルとして使用される。
【０００５】当業者には、下記記述は、他の特により多
くのチャンネルを多重化するのにも適用できることは明
らかである。このことは、再配列がタイムスロットレベ
ルで実行できるかぎりあてはまる。すなわち、１タイム
スロットに対し１インテリジェントチャンネルが設けら
れ、１フレームの各信号タイムスロットにおいて、２つ
のインテリジェントチャンネルの信号情報が伝送される
場合である。
くのチャンネルを多重化するのにも適用できることは明
らかである。このことは、再配列がタイムスロットレベ
ルで実行できるかぎりあてはまる。すなわち、１タイム
スロットに対し１インテリジェントチャンネルが設けら
れ、１フレームの各信号タイムスロットにおいて、２つ
のインテリジェントチャンネルの信号情報が伝送される
場合である。
【０００６】各タイムスロットの再配列により、各ＰＣ
Ｍリンクの多重化におけるタイムスロットの再配列が行
われる。各タイムスロットには、ＣＣＩＴＴプロトコル
Ｎｏ．７にもとずいてタイムスロットＮｏ．１６で１つ
のＰＣＭリンクのチャンネルに別個に伝送される信号情
報が属する。
Ｍリンクの多重化におけるタイムスロットの再配列が行
われる。各タイムスロットには、ＣＣＩＴＴプロトコル
Ｎｏ．７にもとずいてタイムスロットＮｏ．１６で１つ
のＰＣＭリンクのチャンネルに別個に伝送される信号情
報が属する。
【０００７】多重化のスルー交換および形成はいわゆる
インテリジェントプライマリマルチプレクサにより行わ
れる。このマルチプレクサはいくつかの入出力される
２．０４８Ｍビット信号の各６４Ｋビット／秒チャンネ
ルを２Ｍビット／秒信号に任意に交換することができ
る。前記スルー交換エレメントとしては主として市販の
ＩＣ回路が使用され、完全バイトを再構成することがで
きる。前記バイトはＣＥＰＴ規格にもとずく２Ｍビット
／秒フレームのタイムスロットのデータワードと同一で
ある。
インテリジェントプライマリマルチプレクサにより行わ
れる。このマルチプレクサはいくつかの入出力される
２．０４８Ｍビット信号の各６４Ｋビット／秒チャンネ
ルを２Ｍビット／秒信号に任意に交換することができ
る。前記スルー交換エレメントとしては主として市販の
ＩＣ回路が使用され、完全バイトを再構成することがで
きる。前記バイトはＣＥＰＴ規格にもとずく２Ｍビット
／秒フレームのタイムスロットのデータワードと同一で
ある。
【０００８】補助装置により、入力される２Ｍビット／
秒信号は通常２つのビットストリームに分割され、各ビ
ットストリームは各８ビット構成の３２個のタイムスロ
ットを有したＣＥＰＴフレーム構造を有する。前記ビッ
トストリームの一方は、入力された２Ｍビット／秒信号
と構造が同じであり、識別可能なタイムスロットが各６
４ｋビット／秒チャンネルに割り当てられる。他方のビ
ットストリームは１フレーム内に１つのＣＥＰＴスーパ
フレームの全てのタイムスロットＮｏ．１６を含む。従
って、各６４Ｋビット／秒の３０インテリジェントチャ
ンネルすべての信号情報を含む。
秒信号は通常２つのビットストリームに分割され、各ビ
ットストリームは各８ビット構成の３２個のタイムスロ
ットを有したＣＥＰＴフレーム構造を有する。前記ビッ
トストリームの一方は、入力された２Ｍビット／秒信号
と構造が同じであり、識別可能なタイムスロットが各６
４ｋビット／秒チャンネルに割り当てられる。他方のビ
ットストリームは１フレーム内に１つのＣＥＰＴスーパ
フレームの全てのタイムスロットＮｏ．１６を含む。従
って、各６４Ｋビット／秒の３０インテリジェントチャ
ンネルすべての信号情報を含む。
【０００９】
上記第２ビットストリームの１タイムスロットに相当す
る各バイトは２つのチャンネルの信号情報を含む。それ
ゆえ、音声バイトと同様に信号バイトをスルー交換素子
により再配列することは不可能である。
る各バイトは２つのチャンネルの信号情報を含む。それ
ゆえ、音声バイトと同様に信号バイトをスルー交換素子
により再配列することは不可能である。
【００１０】この問題を解決するために、従来、各入出
力ビットにアクセス可能なプロセッサインターフェース
をスルー交換素子に設けていた。このインターフェース
により、信号情報を８ビットワードとして読みだし、バ
ッファに記憶し、新しく４ビットワードに配列された信
号情報を出力ビットストリームの１／２のタイムスロッ
トにのせることが可能である。
力ビットにアクセス可能なプロセッサインターフェース
をスルー交換素子に設けていた。このインターフェース
により、信号情報を８ビットワードとして読みだし、バ
ッファに記憶し、新しく４ビットワードに配列された信
号情報を出力ビットストリームの１／２のタイムスロッ
トにのせることが可能である。
【００１１】この解決方法は、プロセッサに多大なロー
ドがかかり、入力チャンネルの信号情報の変化の頻度が
増大するにつれ、ロードも増大する。従って、プロセッ
サの能力によっては、いくつかの信号ワードを同時に変
化させる場合、信号情報に歪を生じる可能性がある。
ドがかかり、入力チャンネルの信号情報の変化の頻度が
増大するにつれ、ロードも増大する。従って、プロセッ
サの能力によっては、いくつかの信号ワードを同時に変
化させる場合、信号情報に歪を生じる可能性がある。
【００１２】前記プロセッサのロードを低減するため
に、信号ワードの条件変化を検出するためのハードウエ
アをさらに設け、プロセッサが新旧の信号情報の比較を
常に行わなくても済むようにし、信号ビットが変化した
ときのみ、および／あるいは新構成のネットワークによ
り、再配列アドレスを変換させねばならないときのみプ
ロセッサをアクテイブにするようにしている。
に、信号ワードの条件変化を検出するためのハードウエ
アをさらに設け、プロセッサが新旧の信号情報の比較を
常に行わなくても済むようにし、信号ビットが変化した
ときのみ、および／あるいは新構成のネットワークによ
り、再配列アドレスを変換させねばならないときのみプ
ロセッサをアクテイブにするようにしている。
【００１３】この発明の目的は上述した欠点を除去し、
デジタルプライマリマルチプレクサにおいて信号情報の
チャンネル同期交換の方法を提供することである。
デジタルプライマリマルチプレクサにおいて信号情報の
チャンネル同期交換の方法を提供することである。
【００１４】
【作用】この発明の方法によれば、インテリジェントチ
ャンネルとチャンネル同期した信号情報を１フレームに
分散して有し、そのように形成された新しい信号ビット
ストリームはインテリジェント情報ビットストリームと
同一に再配列され、再配列された信号ビットストリーム
はオリジナルフォーマットに変換されるように、信号ビ
ットストリームのフォーマットが変更される。
ャンネルとチャンネル同期した信号情報を１フレームに
分散して有し、そのように形成された新しい信号ビット
ストリームはインテリジェント情報ビットストリームと
同一に再配列され、再配列された信号ビットストリーム
はオリジナルフォーマットに変換されるように、信号ビ
ットストリームのフォーマットが変更される。
【００１５】
【実施例】以下、図面を参照しながら実施例を説明す
る。以下の記述では、１方向の伝送に限定される。別の
伝送路を用いた他の方向への伝送手続は全く同じである
ので特別記述する必要は無いと思われる。第１図に示す
回路構成はタイムスロット分配器（Time Slot Distribu
tor ＴＳＤ）ＺＳＶを有している。この分配器の入力側
には、シフトレジスタＳＲ１と、ＮＯＲゲート１乃至３
およびインバータ４からなるスイッチロジックとが設け
られ、出力側には、シフトレジスタＳＲ２と、ＮＯＲゲ
ート５乃至７およびインバータ８から成るスイッチロジ
ックが設けられている。上述したように、タイムスロッ
ト分配器ＺＳＶは市販のＩＣ回路であり、この実施例で
は、入力側および出力側に８つの２Ｍビット／秒ＰＣＭ
リンク（各リンクは３２チャンネルあるいはタイムスロ
ットからなる）が接続される。分配器ＺＳＶは入力側に
到達する８ｘ３２＝２５１６バイトが出力側に接続され
た８つのＰＣＭリンクの任意のタイムスロットに出力可
能なようにプログラムにより構成可能である。
る。以下の記述では、１方向の伝送に限定される。別の
伝送路を用いた他の方向への伝送手続は全く同じである
ので特別記述する必要は無いと思われる。第１図に示す
回路構成はタイムスロット分配器（Time Slot Distribu
tor ＴＳＤ）ＺＳＶを有している。この分配器の入力側
には、シフトレジスタＳＲ１と、ＮＯＲゲート１乃至３
およびインバータ４からなるスイッチロジックとが設け
られ、出力側には、シフトレジスタＳＲ２と、ＮＯＲゲ
ート５乃至７およびインバータ８から成るスイッチロジ
ックが設けられている。上述したように、タイムスロッ
ト分配器ＺＳＶは市販のＩＣ回路であり、この実施例で
は、入力側および出力側に８つの２Ｍビット／秒ＰＣＭ
リンク（各リンクは３２チャンネルあるいはタイムスロ
ットからなる）が接続される。分配器ＺＳＶは入力側に
到達する８ｘ３２＝２５１６バイトが出力側に接続され
た８つのＰＣＭリンクの任意のタイムスロットに出力可
能なようにプログラムにより構成可能である。
【００１６】上述したように、音声バイトに対しても同
じＩＣ回路がタイムスロット分配器として使用される。
以下の記述は第１図に示す回路構成により信号情報が音
声バイトと全く同一に再配列する態様について説明して
いる。すなわち、分配器ＺＳＶに音声バイトに使用され
た構成と同じプログラムがロード可能であり、同じ制御
信号により同期をとって動作可能である。
じＩＣ回路がタイムスロット分配器として使用される。
以下の記述は第１図に示す回路構成により信号情報が音
声バイトと全く同一に再配列する態様について説明して
いる。すなわち、分配器ＺＳＶに音声バイトに使用され
た構成と同じプログラムがロード可能であり、同じ制御
信号により同期をとって動作可能である。
【００１７】一般に第２ａ図に示され、第３ａ図に示す
ビットに分解される信号ビットストリームＳＢＳ１はラ
イン信号のスーパフレームのタイムスロットＮｏ．１６
の内容が配列されている。上述したように、各タイムス
ロットＮｏ．１６は２つの音声チャンネル、すなわち各
チャンネルは４ビット（ニブル）の信号情報を含み、前
記配列は同期ワードＳを含み、１／２フレームに通知ワ
ードＭが書き込まれる。ビットストリームＳＢＳ１は並
列にシフトレジスタＳＲ１と入力側スイッチロジックに
印加される。制御信号ＳＣ１とＵＳ２（第３ｆ図および
３ｅ図）により各信号バイトの第１の４ビットが直接分
配器ＺＳＶに転送され、ならびに各信号バイトの第２の
４ビットがシフトレジスタＳＲ１に書かれ、同時に前記
４ビットの期間ＮＯＲゲート１に印加された信号ＵＳ１
（第３ｄ図）がこのゲートを閉じて分配器ＺＳＶへの入
力を阻止する。このようにして、第２ｂ図にしめすビッ
トストリームＳＢＳＸの最初の（第１の）半分が発生さ
れる。フレームの真ん中、すなわち多少長めの分離ライ
ンにより示される部分では、信号ＵＳ２が条件を変える
ので、ＮＯＲゲート２が阻止され、ＮＯＲゲート３がイ
ネーブルになる。信号ＳＣ２（第３ｇ図）により４ビッ
トがシフトレジスタから読みだされ、分配器ＺＳＶの各
信号バイトの最初の４ビットの位置に再び印加される。
再び、信号ＵＳ１によりＮＯＲゲート１が第２の４ビッ
トの期間阻止される。このようにして、完全ビットスト
リームＳＢＳＸの第２の半分が発生され、信号情報は音
声チャンネルと同じ規格のＣＥＰＴフレーム構造を有す
ることになる。第３ｂ図および３ｃ図に示す信号は分配
器ＺＳＶの同期をとりクロックを供給するのに使用され
る。
ビットに分解される信号ビットストリームＳＢＳ１はラ
イン信号のスーパフレームのタイムスロットＮｏ．１６
の内容が配列されている。上述したように、各タイムス
ロットＮｏ．１６は２つの音声チャンネル、すなわち各
チャンネルは４ビット（ニブル）の信号情報を含み、前
記配列は同期ワードＳを含み、１／２フレームに通知ワ
ードＭが書き込まれる。ビットストリームＳＢＳ１は並
列にシフトレジスタＳＲ１と入力側スイッチロジックに
印加される。制御信号ＳＣ１とＵＳ２（第３ｆ図および
３ｅ図）により各信号バイトの第１の４ビットが直接分
配器ＺＳＶに転送され、ならびに各信号バイトの第２の
４ビットがシフトレジスタＳＲ１に書かれ、同時に前記
４ビットの期間ＮＯＲゲート１に印加された信号ＵＳ１
（第３ｄ図）がこのゲートを閉じて分配器ＺＳＶへの入
力を阻止する。このようにして、第２ｂ図にしめすビッ
トストリームＳＢＳＸの最初の（第１の）半分が発生さ
れる。フレームの真ん中、すなわち多少長めの分離ライ
ンにより示される部分では、信号ＵＳ２が条件を変える
ので、ＮＯＲゲート２が阻止され、ＮＯＲゲート３がイ
ネーブルになる。信号ＳＣ２（第３ｇ図）により４ビッ
トがシフトレジスタから読みだされ、分配器ＺＳＶの各
信号バイトの最初の４ビットの位置に再び印加される。
再び、信号ＵＳ１によりＮＯＲゲート１が第２の４ビッ
トの期間阻止される。このようにして、完全ビットスト
リームＳＢＳＸの第２の半分が発生され、信号情報は音
声チャンネルと同じ規格のＣＥＰＴフレーム構造を有す
ることになる。第３ｂ図および３ｃ図に示す信号は分配
器ＺＳＶの同期をとりクロックを供給するのに使用され
る。
【００１８】分配器ＺＳＶの出力側では、ビットストリ
ームＳＢＳＸ′が現われる。ビットストリームＳＢＳ
Ｘ′はビットストリームＳＢＳＸと正確に同じフォーマ
ットを有するが、分配器ＺＳＶ内の再配列により情報が
変化している。ビットストリームＳＢＳＸ′はさらに処
理するために信号化のための構造になる。すなわち、各
タイムスロットＮｏ．０乃至１５は２つのチャンネルの
信号情報を再び含む必要がある。これは入力側と同じ回
路構成および同じ制御信号により行われる。信号ＳＣ
１，ＳＣ２およびＵＳ１、ＵＳ２の接続のみが交換され
る。
ームＳＢＳＸ′が現われる。ビットストリームＳＢＳ
Ｘ′はビットストリームＳＢＳＸと正確に同じフォーマ
ットを有するが、分配器ＺＳＶ内の再配列により情報が
変化している。ビットストリームＳＢＳＸ′はさらに処
理するために信号化のための構造になる。すなわち、各
タイムスロットＮｏ．０乃至１５は２つのチャンネルの
信号情報を再び含む必要がある。これは入力側と同じ回
路構成および同じ制御信号により行われる。信号ＳＣ
１，ＳＣ２およびＵＳ１、ＵＳ２の接続のみが交換され
る。
【００１９】信号ＵＳ１およびＵＳ２により各タイムス
ロットＮｏ．０乃至１５、すなわちフレームの最初の半
分の各第１の４ビットが直接通過可能となり、同様に信
号ＳＣ２がビットストリームＳＢＳＸ′のフレームの第
２半分の４ビットパケットのシフトレジスタＳＲ２の書
き込みを制御し、それにより、ＮＯＲゲート５の信号Ｕ
Ｓ２によりＮＯＲゲート５がフレームの第２半分の期間
阻止される。信号ＳＣ１はシフトレジスタＳＲ１の読み
だしを制御し、それにより信号ＵＳ１は同時にＮＯＲゲ
ート６を阻止し、ＮＯＲゲート７をインバータ８を介し
てイネーブルにする。その結果第２ｃ図に示す信号ビッ
トストリームＳＢＳ２が得られる。この信号ビットスト
リームＳＢＳ２はオリジナルのビットストリームＳＢＳ
１と同じフォーマットである。
ロットＮｏ．０乃至１５、すなわちフレームの最初の半
分の各第１の４ビットが直接通過可能となり、同様に信
号ＳＣ２がビットストリームＳＢＳＸ′のフレームの第
２半分の４ビットパケットのシフトレジスタＳＲ２の書
き込みを制御し、それにより、ＮＯＲゲート５の信号Ｕ
Ｓ２によりＮＯＲゲート５がフレームの第２半分の期間
阻止される。信号ＳＣ１はシフトレジスタＳＲ１の読み
だしを制御し、それにより信号ＵＳ１は同時にＮＯＲゲ
ート６を阻止し、ＮＯＲゲート７をインバータ８を介し
てイネーブルにする。その結果第２ｃ図に示す信号ビッ
トストリームＳＢＳ２が得られる。この信号ビットスト
リームＳＢＳ２はオリジナルのビットストリームＳＢＳ
１と同じフォーマットである。
【００２０】タイムスロット分配器として使用されるＩ
Ｃ回路はいくつかの（第１図においては８つ）入出力ビ
ットストリームを供給する。この入出力ビットストリー
ムはそのフレーム構造と時間的に同期が取られており、
入力側および出力側の両方において対応する幅（この実
施例では８つの並列路）のＦＩＦＯ（ファーストインフ
ァーストアウト）レジスタを使用することが可能であ
る。前記異なるビットストリームの処理は全路に対して
並列かつ同一のクロック信号で行われる。
Ｃ回路はいくつかの（第１図においては８つ）入出力ビ
ットストリームを供給する。この入出力ビットストリー
ムはそのフレーム構造と時間的に同期が取られており、
入力側および出力側の両方において対応する幅（この実
施例では８つの並列路）のＦＩＦＯ（ファーストインフ
ァーストアウト）レジスタを使用することが可能であ
る。前記異なるビットストリームの処理は全路に対して
並列かつ同一のクロック信号で行われる。
【００２１】第３図に示す制御信号は例示である。書き
込みクロック信号および読みだしクロック信号はシフト
レジスタのタイプにより反転する必要がある。また、シ
フトレジスタの出力を直接切り替えることも可能なので
その場合には、信号ＵＳ１およびＵＳ２により制御され
るスイッチを省略することができる。
込みクロック信号および読みだしクロック信号はシフト
レジスタのタイプにより反転する必要がある。また、シ
フトレジスタの出力を直接切り替えることも可能なので
その場合には、信号ＵＳ１およびＵＳ２により制御され
るスイッチを省略することができる。
【図１】図１は信号情報のチャンネル同期交換のための
新規な回路構成のブロック図。
新規な回路構成のブロック図。
【図２】図２は図１に示す回路構成の前段、内部、およ
び後段における配列された信号ビットストリームのフレ
ーム構成を示す図。
び後段における配列された信号ビットストリームのフレ
ーム構成を示す図。
【図３】図３は図１の回路構成を制御するのに使用され
る信号のタイミングチャート。
る信号のタイミングチャート。
ＺＳＶ．．．タイムスロット分配器、１−３、５−
７．．．ＮＯＲゲート、ＳＲ１，ＳＲ２．．．シフトレ
ジスタ、４、８．．．インバータ
７．．．ＮＯＲゲート、ＳＲ１，ＳＲ２．．．シフトレ
ジスタ、４、８．．．インバータ
フロントページの続き (56)参考文献 特開 平１−245730（ＪＰ，Ａ) 特開 昭63−38395（ＪＰ，Ａ) 特開 昭60−171895（ＪＰ，Ａ) 米国特許4701913（ＵＳ，Ａ) 米国特許4002846（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/00 - 11/08 H04J 3/06 H04Q 3/52 101 ＰＣＩ（ＤＩＡＬＯＧ)
Claims (7)
- 【請求項１】 各ＰビットからなるＭ個のタイムスロッ
トのフレーム構成を有し且つＭ／２個のフレームがスー
パーフレームを形成する、多数の入出力ＰＣＭリンクが
接続されるデジタルマルチプレクサのチャンネル同期方
式に従うＰＣＭリンクの個々の通信チャンネルに属する
信号情報の交換方法であって、前記タイムスロットは再
配列され、各ＰＣＭリンクについて同期信号または国家
的に割当られた意味を有するワードの伝送のために少な
くとも１つのタイムスロットが使用され、そしてフレー
ムの残りのタイムスロットであるＭ／２個を占有する通
信チャンネルの信号情報の伝送のために少なくとも１つ
のタイムスロットが使用され、ＰＣＭリンクのＭ個のチ
ャンネルの信号情報が１つのスーパフレームに分配され
るようにフレームのそれぞれの信号のタイムスロットに
２つの通信チャンネルの信号情報が伝送され、そして入
力側においてスーパフレームの信号のタイムスロットの
信号ビットが信号ビッストリームに配列され、出力側に
おいて信号のために使用されるタイムスロットに分割さ
れ、 信号ビットストリーム（ＳＢＳ１）は、通信チャンネル
とチャンネル同期するように各タイムスロットの信号情
報がそれが属するタイムスロットと同じ番号を付けられ
たタイムスロットを占有する方法によりそのフォーマッ
トに変換され、そのように形成された新しい信号ビッス
トリームが通信情報ビットストリームと同一に再配列さ
れ、再配列された信号ビットストリーム（ＳＢＳＸ′）
はＳＢＳ１ビットストリームと同じフォーマットを有す
る信号ビッストリーム（ＳＢＳ２）に再変換されること
を特徴とする信号情報の交換方法。 - 【請求項２】 前記信号ビットストリーム（ＳＢＳ１）
はフレーム全体に分散され、フレームの第１の半分の各
タイムスロットにＱビット（Ｑ＝Ｐ／２）の各第１パケ
ット単位を割当て、前記フレームの第１の半分の各タイ
ムスロットのＱビットの各第２バケット単位をバッファ
に格納し、前記フレームの第２の半分のタイムスロット
のＱビット位置でＱビットのパケット単位の格納内容を
読みだすことにより通信チャンネルとチャンネル同期を
とり、 再配列後に受信した再配列された信号ビットストリーム
（ＳＢＳＸ′）は、前記フレームの第２の半分に含まれ
る信号情報をバッファに格納し、次フレームの第１の半
分のＱビットのパケット群の格納内容を読みだし、この
読みだしを各タイムスロットの第２Ｑビット位置におい
て行うことにより、ＳＢＳ１と同じフォーマットを有す
る（ＳＢＳ２）信号ビットストリームに再変換されるこ
とを特徴とする請求項１記載の信号情報の交換方法。 - 【請求項３】 Ｍ＝３２およびＰ＝８としたことを特徴
とする請求項２に記載の信号情報の交換方法。 - 【請求項４】 Ｎ個の入力ＰＣＭリンクに応答する非ブ
ロック化再配列集積回路（ＺＳＶ）と、 Ｎ個の出力ＰＣＭリンク内の入力Ｐビットワードに対す
るＮ×Ｍの再配列を提供するためため、それぞれＰビッ
トＭワードのフレームを有し、さらに再配列されたＰビ
ットワードについてＭワードのフレームを有する各リン
クと、 Ｍ×Ｐ／４ビットのメモリサイズを有し、再配列前のチ
ャンネル同期信号情報についての信号ワードを記憶し、
そして再配列後の信号チャンネルを形成するための信号
ワードを記憶するため、少なくともＮ個の並列路を備え
た入力側および出力側のＦＩＦＯメモリ（ＳＲ１，ＳＲ
２）と を具備する装置。 - 【請求項５】 前記入力側および出力側メモリ（ＳＲ
１，ＳＲ２）の出力におけるデータ転送をイネーブルま
たはディスエーブルにするために、各々ＮＯＲゲート
（１−３，５−７）とインバータ（４，８）から成るス
イッチロジックを備えたことを特徴とする請求項４に記
載の装置。 - 【請求項６】 それぞれＰビットのＭ個のタイムスロッ
トを有するフレームの第１のビットストリームに応答す
る装置であって、その第１のＭ／２個のタイムスロット
が第２のビットストリームのパルス符号変調（ＰＣＭ）
信号から取り出される同期化および信号情報を有し、選
択された数のフレームを形成する反復性のスーパフレー
ムを有し、各フレームは音声、同期化および信号情報の
ためのそれぞれＰビットのＭ個のタイムスロットを有
し、そして、タイムスロット分配器により別のタイムス
ロットに音声、同期化および信号情報を再配列するため
に、各フレームのＭ個のタイムスロットの２つの関する
信号情報が前記スーパフレームの前記フレームのそれぞ
れのタイムスロットの１つに伝送され、 各タイムスロットの信号情報が第２のビットストリーム
のフレームのタイムスロットに対応するように、第２の
Ｍ／２個のタイムスロットに挿入される第１のビットス
トリームのそれぞれのＭ個のタイムスロットから信号情
報の一部を有する再配列された第１のビットストリーム
を提供するため、そして再配列された第１のビットスト
リームをタイムスロット分配器に提供するため第１のビ
ットストリームに応答する手段と、 第１のビットストリームと同じ構成を有するフレームに
ビットストリームを提供するため、前記タイムスロット
分配器からの再配列された第１のビットストリームとフ
ォーマットが同一の信号に応答する手段と を具備する装置。 - 【請求項７】 タイムスロット分配器（ＴＳＤ）にチャ
ンネル同期信号情報を提供し、チャンネル結合信号を提
供するための前記ＴＳＤから再配列されたチャンネル同
期信号情報を受けとる装置であって、 ＳＢＳ１信号の第１のＭ／２バイトに期間の各バイトの
第２のニブルを格納するためにＭバイト入力信号（ＳＢ
Ｓ１）のＭバイトと格納信号（ＳＣ１）に応答し、ＳＢ
Ｓ１信号の第２のＭ／２バイトの期間に格納されたニブ
ル信号として格納され選択されたニブルを提供するため
に出力信号（ＳＣ２）応答する、第１のシフトレジスタ
手段（ＳＲ１）と、 Ｍバイト出力信号（ＳＢＳＸ）の第１のＭ／２バイトに
おいてＳＢＳ１信号の第１のＭ／２バイトの第１のニブ
ルを提供するために、そして前記ＳＢＳＸ信号の第２の
Ｍ／２バイトにおいて前記ＳＢＳ１信号の第１のＭ／２
バイトの第２のニブルを提供するために、前記ＳＢＳ１
信号、前記格納されたニブル信号、そしてゲート信号
（ＵＳ１、ＵＳ２）に応答する第１のゲート手段と、こ
こで前記第１および第２のＭ／２バイトは前記ＴＳＤに
提供されたチャンネル同期信号情報を含み、 ＳＢＳＸ′の信号形式による前記ＴＳＤからの再配列さ
れたチャンネル同期信号情報に応答し、第２のＭ／２バ
イトの期間において、ＳＢＳＸ′信号の各バイトの第１
のニブルを格納するために格納信号（ＳＣ２）に応答す
る第２のシフトレジスタ手段（ＳＲ２）と、 Ｍバイト出力（ＳＢＳ２）信号の第１のＭ／２バイトに
おいて、ＳＢＳＸ′信号の第１のＭ／２バイトのそれぞ
れの前記第１のニブルを第２のＭ／２バイトの第１のニ
ブルに組合わせるために、ＳＢＳＸ′信号の第１のＭ／
２バイト，ＳＢＳＸ′信号の前記格納された第１のニブ
ル、そしてゲート信号（ＵＳ２，ＵＳ１）に応答する第
２のゲート手段と を具備する装置。
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