JP2957432B2 - デマッピング回路 - Google Patents
デマッピング回路Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル伝送システム
におけるデマッピング回路に関し、特に各タイムスロッ
トにマッピングされたデータ信号を含む上位フレーム信
号を入力し、デスタッフ処理を行うと共にデータ信号の
情報ビット部分のみを抽出して所定の下位フレーム信号
のタイムスロットに再配置して出力するデマッピング回
路に関する。
におけるデマッピング回路に関し、特に各タイムスロッ
トにマッピングされたデータ信号を含む上位フレーム信
号を入力し、デスタッフ処理を行うと共にデータ信号の
情報ビット部分のみを抽出して所定の下位フレーム信号
のタイムスロットに再配置して出力するデマッピング回
路に関する。
【０００２】
【従来の技術】従来、この種のデマッピング回路は、伝
送路からの上位フレーム信号を入力し、自局にドロップ
あるいは分岐中継するために下位フレーム信号へハイア
ラキー変換を行うもので、例えば図５、図６に示す構成
をしている。図５は従来例の回路構成を示すブロック
図、図６は図５におけるデマッピングの過程を示すフレ
ーム構成図である。
送路からの上位フレーム信号を入力し、自局にドロップ
あるいは分岐中継するために下位フレーム信号へハイア
ラキー変換を行うもので、例えば図５、図６に示す構成
をしている。図５は従来例の回路構成を示すブロック
図、図６は図５におけるデマッピングの過程を示すフレ
ーム構成図である。
【０００３】この従来例はデータ信号を含む上位フレー
ムとして、ＩＴＵ−Ｔ勧告Ｇ．７０９に示すＶＣ−３フ
レーム信号とそれにマッピングされる４４．７３６ＭＨ
ｚのデータ信号とを組み合わせた例である。図６（ａ）
は入力データ信号のＶＣ−３フレーム信号の構成を示
す。ＶＣ−３フレーム信号の全体のフレーム構成は、８
ビット１バイトのタイムスロットで８５タイムスロット
×９の構成であり、その中にマッピングされる４４．７
３６ＭＨｚのデータ信号は８５タイムスロットを短周期
としてマッピングされている。
ムとして、ＩＴＵ−Ｔ勧告Ｇ．７０９に示すＶＣ−３フ
レーム信号とそれにマッピングされる４４．７３６ＭＨ
ｚのデータ信号とを組み合わせた例である。図６（ａ）
は入力データ信号のＶＣ−３フレーム信号の構成を示
す。ＶＣ−３フレーム信号の全体のフレーム構成は、８
ビット１バイトのタイムスロットで８５タイムスロット
×９の構成であり、その中にマッピングされる４４．７
３６ＭＨｚのデータ信号は８５タイムスロットを短周期
としてマッピングされている。
【０００４】各タイムスロットのビット構成は図の上部
に示す通りである。即ち、全ビットが情報ビットである
通常タイムスロットのＤ部分、これ以外の空ビットを含
む特定タイムスロットα、β、γ部分、および空ビット
のＲ部分とから構成されている。この８５タイムスロッ
トのうちデータ信号部分はｉ及びｓで示すビットであり
総数６２１＋１ビットである。そのうちｓビットはスタ
ッフビットでありスタッフなしの場合はｉビット、スタ
ッフありの場合は未使用ビットとして扱われる。これら
は総て１バイト即ち８ビット単位で７７タイムスロット
（Ｄ部分）、１タイムスロット中５ビットが１箇所（α
部分）、１タイムスロット中１ビットのｓビットが１箇
所（γ部分）に割り当てられている。
に示す通りである。即ち、全ビットが情報ビットである
通常タイムスロットのＤ部分、これ以外の空ビットを含
む特定タイムスロットα、β、γ部分、および空ビット
のＲ部分とから構成されている。この８５タイムスロッ
トのうちデータ信号部分はｉ及びｓで示すビットであり
総数６２１＋１ビットである。そのうちｓビットはスタ
ッフビットでありスタッフなしの場合はｉビット、スタ
ッフありの場合は未使用ビットとして扱われる。これら
は総て１バイト即ち８ビット単位で７７タイムスロット
（Ｄ部分）、１タイムスロット中５ビットが１箇所（α
部分）、１タイムスロット中１ビットのｓビットが１箇
所（γ部分）に割り当てられている。
【０００５】デマッピングはこれらのデータ信号をエラ
スティクメモリに書き込み、目的とするデマッピングに
従い読み出す。メモリへの読み出し、書き込みの単位は
通常情報ビットのみを８ビット単位で行うが上記に説明
したように８ビットに満たない部分があるので、そこで
例外的な処理が行なわれる。
スティクメモリに書き込み、目的とするデマッピングに
従い読み出す。メモリへの読み出し、書き込みの単位は
通常情報ビットのみを８ビット単位で行うが上記に説明
したように８ビットに満たない部分があるので、そこで
例外的な処理が行なわれる。
【０００６】先ず図５において回路構成とその動作を説
明する。入力データ信号１０１はＶＣ−３フレーム信号
であり、マッピングされたデータ信号のうちＤ部分がメ
モリ１４、α部分の５ビットがメモリ１５、γ部分の１
ビットがメモリ１６にそれぞれ書き込まれる。デスタッ
フ判定部１０は入力データ信号１０１を入力し、ｓビッ
ト位置のスタッフの有り・無しを判定してデスタッフ判
定信号１１１を出力する。デマッピングカウンタ３１は
入力タイミング信号１０３、ペイロードタイミング信号
１０２、デスタッフ判定信号１１１からデータ信号のＤ
部分、α部分、γ部分を識別し、メモリ１４、メモリ１
５、メモリ１６への書込制御信号１３１、１３２、１３
３をそれぞれ出力し、また位相比較信号１１４、スタッ
フ判定信号１４４を出力する。ここでペイロードタイミ
ング信号１０２は入力データ信号１０１中のＶＣ−３フ
レーム位置を示すものであり、位相比較信号１１４はデ
ータ信号部分についての一定周期毎に出力される信号で
ある。
明する。入力データ信号１０１はＶＣ−３フレーム信号
であり、マッピングされたデータ信号のうちＤ部分がメ
モリ１４、α部分の５ビットがメモリ１５、γ部分の１
ビットがメモリ１６にそれぞれ書き込まれる。デスタッ
フ判定部１０は入力データ信号１０１を入力し、ｓビッ
ト位置のスタッフの有り・無しを判定してデスタッフ判
定信号１１１を出力する。デマッピングカウンタ３１は
入力タイミング信号１０３、ペイロードタイミング信号
１０２、デスタッフ判定信号１１１からデータ信号のＤ
部分、α部分、γ部分を識別し、メモリ１４、メモリ１
５、メモリ１６への書込制御信号１３１、１３２、１３
３をそれぞれ出力し、また位相比較信号１１４、スタッ
フ判定信号１４４を出力する。ここでペイロードタイミ
ング信号１０２は入力データ信号１０１中のＶＣ−３フ
レーム位置を示すものであり、位相比較信号１１４はデ
ータ信号部分についての一定周期毎に出力される信号で
ある。
【０００７】メモリの読出側は、まず読出カウンタ３４
はＰＬＬ２３からの出力タイミング信号１０６、デマッ
ピングカウンタからのスタッフ判定信号１４４を入力
し、メモリ１４、メモリ１５、メモリ１６への読出制御
信号１３７、１３８、１３９をそれぞれ出力し、またこ
れらに連動するセレクタ制御信号１４２、Ｐ／Ｓ部３３
のデータロード信号１４０を出力する。また出力タイミ
ング信号１０６から一定周期毎に位相比較信号１４１を
出力する。位相比較部３５は書込側の位相比較信号１１
４と読出側の位相比較信号１４１を比較してＰＬＬ制御
信号１２９を出力し、ＰＬＬ２３はＰＬＬ制御信号１２
９に従って出力タイミング信号１０６を出力する。
はＰＬＬ２３からの出力タイミング信号１０６、デマッ
ピングカウンタからのスタッフ判定信号１４４を入力
し、メモリ１４、メモリ１５、メモリ１６への読出制御
信号１３７、１３８、１３９をそれぞれ出力し、またこ
れらに連動するセレクタ制御信号１４２、Ｐ／Ｓ部３３
のデータロード信号１４０を出力する。また出力タイミ
ング信号１０６から一定周期毎に位相比較信号１４１を
出力する。位相比較部３５は書込側の位相比較信号１１
４と読出側の位相比較信号１４１を比較してＰＬＬ制御
信号１２９を出力し、ＰＬＬ２３はＰＬＬ制御信号１２
９に従って出力タイミング信号１０６を出力する。
【０００８】メモリ１４、メモリ１５、メモリ１６から
読み出された信号１３４、１３５、１３６はセレクタ３
２でセレクタ制御信号１４２に従い選択され信号１４３
となる。Ｐ／Ｓ部３３は信号１４３をデータロード信号
１４０に従いロードし、出力タイミング信号１０６に従
いシフトして出力データ信号１０５を出力する。
読み出された信号１３４、１３５、１３６はセレクタ３
２でセレクタ制御信号１４２に従い選択され信号１４３
となる。Ｐ／Ｓ部３３は信号１４３をデータロード信号
１４０に従いロードし、出力タイミング信号１０６に従
いシフトして出力データ信号１０５を出力する。
【０００９】次にこれらの動作詳細について、図６を用
いて説明する。図６（ａ）は入力データ信号１０１であ
るＶＣ−３フレーム信号を示し、そのうちメモリ１４、
メモリ１５、メモリ１６に書き込まれるデータ信号部分
は、それぞれ図６（２）に示す部分である。メモリ１
４、メモリ１５、メモリ１６から読み出されたデータ信
号はセレクタ３２で選択され、信号１４３となるがその
様子を図６（ｃ）に示す。ここでスタッフ判定信号１４
４がスタッフなしを指示しているときは、γ部の１ビッ
トが読み出され、スタッフありを指示しているときはγ
部は読み出されない。
いて説明する。図６（ａ）は入力データ信号１０１であ
るＶＣ−３フレーム信号を示し、そのうちメモリ１４、
メモリ１５、メモリ１６に書き込まれるデータ信号部分
は、それぞれ図６（２）に示す部分である。メモリ１
４、メモリ１５、メモリ１６から読み出されたデータ信
号はセレクタ３２で選択され、信号１４３となるがその
様子を図６（ｃ）に示す。ここでスタッフ判定信号１４
４がスタッフなしを指示しているときは、γ部の１ビッ
トが読み出され、スタッフありを指示しているときはγ
部は読み出されない。
【００１０】α部とγ部でメモリから読み出すデータを
切り替える必要があることから、読出カウンタ３４はメ
モリ１４からＤ部を読み出す際、Ｄ部のはじめから終わ
りまでがメモリのどこにあるか知る必要がある。このた
めメモリ１４の容量としてＤ部の長さ分（ここでは２６
バイト分）用意し、Ｄ部のメモリへの読み書きはアドレ
スの決められた位置に対して行うことで実現している。
切り替える必要があることから、読出カウンタ３４はメ
モリ１４からＤ部を読み出す際、Ｄ部のはじめから終わ
りまでがメモリのどこにあるか知る必要がある。このた
めメモリ１４の容量としてＤ部の長さ分（ここでは２６
バイト分）用意し、Ｄ部のメモリへの読み書きはアドレ
スの決められた位置に対して行うことで実現している。
【００１１】また、α部とγ部はデータ部分が８ビット
に満たないとから、この部分をＰ／Ｓ部３３で変換する
場合、図６（ｄ）に示すようにＰ／Ｓ部３３へのビット
割り当てをセレクタ３２でずらし、さらにシフトの途中
でタイミングをリセットし、次のデータをロードする必
要がある。α部では５ビットシフトしたところで、γ部
は１ビットシフトしたところでリセットする必要がある
ので、読み出しカウンタ３４はそのように動作してメモ
リ読出信号１３７、１３８、１３９及びロード制御信号
１４０を出力する。
に満たないとから、この部分をＰ／Ｓ部３３で変換する
場合、図６（ｄ）に示すようにＰ／Ｓ部３３へのビット
割り当てをセレクタ３２でずらし、さらにシフトの途中
でタイミングをリセットし、次のデータをロードする必
要がある。α部では５ビットシフトしたところで、γ部
は１ビットシフトしたところでリセットする必要がある
ので、読み出しカウンタ３４はそのように動作してメモ
リ読出信号１３７、１３８、１３９及びロード制御信号
１４０を出力する。
【００１２】
【発明が解決しようとする課題】以上説明したように従
来例では、Ｄ部とα部とγ部とを異なるメモリに書き込
むため書込側では制御がその分複雑になる。また読出側
でＤ部の位相を知るためメモリ１４の容量を大きくする
必要がある。またα部、γ部を出力するため読出側カウ
ンタをビット単位でリセットする必要があるが、このた
め読出側の各部分はバイト単位のタイミングではなくビ
ット単位のタイミングで動作するので、その分高速動作
が要求される。ここではＶＣ−３フレームを例に説明し
たが更に高速のフレーム信号では一層の高速が要求され
る。このように従来例では回路の規模が大きくなり、ま
た動作速度も高速が要求されるという問題がある。
来例では、Ｄ部とα部とγ部とを異なるメモリに書き込
むため書込側では制御がその分複雑になる。また読出側
でＤ部の位相を知るためメモリ１４の容量を大きくする
必要がある。またα部、γ部を出力するため読出側カウ
ンタをビット単位でリセットする必要があるが、このた
め読出側の各部分はバイト単位のタイミングではなくビ
ット単位のタイミングで動作するので、その分高速動作
が要求される。ここではＶＣ−３フレームを例に説明し
たが更に高速のフレーム信号では一層の高速が要求され
る。このように従来例では回路の規模が大きくなり、ま
た動作速度も高速が要求されるという問題がある。
【００１３】
【課題を解決するための手段】本発明のデマッピング回
路は、データ伝送用で全ビットを情報ビットで占められ
たバイト単位の通常タイムスロットとビット合わせある
いはスタッフ用で空きビットを含む前記バイト単位の特
定タイムスロットとを混在し構成する上位フレームの並
列のデータ信号を入力し、スタッフパルスの有無を判定
しデスタッフ判定信号を出力するデスタッフ判定部と、
デスタッフ判定信号と入力側タイミング信号とペイロー
ドタイミング信号とを入力しメモリ書込制御信号と入力
側位相比較信号と前記データ信号の種別とスタッフのあ
りなしとを示すデータ種別信号とを出力するデマッピン
グカウンタ部と、前記データ信号を前記メモリ書込制御
信号によりバイト単位で書き込み記憶保持する第１のメ
モリ部と、前記データ種別信号を書き込み記憶保持する
第２のメモリ部と、ＰＬＬ制御信号により位相制御され
た出力タイミング信号を出力するＰＬＬ部と、前記デー
タ種別信号と前記出力タイミング信号とにより制御され
メモリ読出制御信号と出力側位相比較信号とを出力する
バイトカウンタと、前記データ種別信号と前記出力タイ
ミング信号とで制御されビットセレクタ制御信号とデー
タロード制御信号とラッチ信号とを出力するビット位置
レジスタと、前記メモリ読出制御信号に従って前記第１
のメモリ部から読み出したデータ信号を入力し前記ラッ
チ信号により前記通常タイムスロットに対しては１バイ
ト分前記特定タイムスロットに対しては１バイトあるい
は２バイト分のデータを保持するためにラッチするレジ
スタ部と、レジスタ部からの出力データのビット位置を
前記ビットセレクタ制御信号によりシフトし情報ビット
部分のみを選択して出力するビットセレクタと、前記ビ
ットセレクタからの出力データを前記データロード制御
信号に従いロードし前記出力タイミング信号に従い直列
信号に変換し出力するＰ／Ｓ部と、前記入力側位相比較
信号と前記出力側位相比較信号とを入力し前記ＰＬＬ制
御信号を出力する位相比較部とを備えている。
路は、データ伝送用で全ビットを情報ビットで占められ
たバイト単位の通常タイムスロットとビット合わせある
いはスタッフ用で空きビットを含む前記バイト単位の特
定タイムスロットとを混在し構成する上位フレームの並
列のデータ信号を入力し、スタッフパルスの有無を判定
しデスタッフ判定信号を出力するデスタッフ判定部と、
デスタッフ判定信号と入力側タイミング信号とペイロー
ドタイミング信号とを入力しメモリ書込制御信号と入力
側位相比較信号と前記データ信号の種別とスタッフのあ
りなしとを示すデータ種別信号とを出力するデマッピン
グカウンタ部と、前記データ信号を前記メモリ書込制御
信号によりバイト単位で書き込み記憶保持する第１のメ
モリ部と、前記データ種別信号を書き込み記憶保持する
第２のメモリ部と、ＰＬＬ制御信号により位相制御され
た出力タイミング信号を出力するＰＬＬ部と、前記デー
タ種別信号と前記出力タイミング信号とにより制御され
メモリ読出制御信号と出力側位相比較信号とを出力する
バイトカウンタと、前記データ種別信号と前記出力タイ
ミング信号とで制御されビットセレクタ制御信号とデー
タロード制御信号とラッチ信号とを出力するビット位置
レジスタと、前記メモリ読出制御信号に従って前記第１
のメモリ部から読み出したデータ信号を入力し前記ラッ
チ信号により前記通常タイムスロットに対しては１バイ
ト分前記特定タイムスロットに対しては１バイトあるい
は２バイト分のデータを保持するためにラッチするレジ
スタ部と、レジスタ部からの出力データのビット位置を
前記ビットセレクタ制御信号によりシフトし情報ビット
部分のみを選択して出力するビットセレクタと、前記ビ
ットセレクタからの出力データを前記データロード制御
信号に従いロードし前記出力タイミング信号に従い直列
信号に変換し出力するＰ／Ｓ部と、前記入力側位相比較
信号と前記出力側位相比較信号とを入力し前記ＰＬＬ制
御信号を出力する位相比較部とを備えている。
【００１４】
【００１５】
【実施例】次に本発明の一実施例につき図面を参照して
説明する。図１は本実施例の回路構成を示すブロック
図、図２は図１におけるデマッピングの変換動作を示す
フレーム構成図、図３、４は図１における各タイムスロ
ットの変換動作を示すビット構成図である。
説明する。図１は本実施例の回路構成を示すブロック
図、図２は図１におけるデマッピングの変換動作を示す
フレーム構成図、図３、４は図１における各タイムスロ
ットの変換動作を示すビット構成図である。
【００１６】図１、２において、メモリ１２、メモリ１
３は従来例のメモリ１４、メモリ１５、メモリ１６に相
当する。従来例はデータ信号の通常タイムスロットのＤ
部また、特定タイムスロットのα部、γ部をそれぞれ別
々のメモリに書き込んでいたが、本発明ではいずれも区
別せずに書込信号１０１として全部をメモリ１２に書き
込む。それと並行してメモリ１３にはメモリ１２に書き
込んだデータのＤ部、α部、γ部を識別し、さらにγ部
のスタッフの有り・無しを識別するデータ種別信号１１
２を書き込む。
３は従来例のメモリ１４、メモリ１５、メモリ１６に相
当する。従来例はデータ信号の通常タイムスロットのＤ
部また、特定タイムスロットのα部、γ部をそれぞれ別
々のメモリに書き込んでいたが、本発明ではいずれも区
別せずに書込信号１０１として全部をメモリ１２に書き
込む。それと並行してメモリ１３にはメモリ１２に書き
込んだデータのＤ部、α部、γ部を識別し、さらにγ部
のスタッフの有り・無しを識別するデータ種別信号１１
２を書き込む。
【００１７】データ種別信号１１２はデマッピングカウ
ンタ１１から出力される。これらメモリ１２へのデータ
信号の書き込みについて図２（ａ）及び（ｂ）に示す。
読出側のタイミング信号はメモリ読出制御信号１２７
で、ＰＬＬ２３の出力タイミング信号１０６からバイト
カウンタ２０により生成される。即ちこのメモリ読出制
御信号１２７はメモリ１２、メモリ１３へ供給される。
ンタ１１から出力される。これらメモリ１２へのデータ
信号の書き込みについて図２（ａ）及び（ｂ）に示す。
読出側のタイミング信号はメモリ読出制御信号１２７
で、ＰＬＬ２３の出力タイミング信号１０６からバイト
カウンタ２０により生成される。即ちこのメモリ読出制
御信号１２７はメモリ１２、メモリ１３へ供給される。
【００１８】メモリ１２からの読出信号１２１はレジス
タ１７でラッチされる［図２（ｃ）］。レジスタ１７で
ラッチされた信号１２２はビットセレクタ１８を通して
Ｐ／Ｓ部１９にロードされ［図２（ｄ）］、出力タイミ
ング信号１０６でシフトさて出力データ信号１０５とし
て出力される［図２（ｅ）］。メモリ１３から読み出さ
れた信号１２４はメモリ１２に書き込まれたデータのＤ
部、α部、γ部の区別及びスタッフの有り・無しを示す
が、これによりバイトカウンタ２０とビット位置レジス
タ２１が制御される。位相比較回路２２にはデマッピン
グカウンタ１１から出力された書込側の位相比較信号１
１４とバイトカウンタ２０から出力された読み出し側の
位相比較信号１２８が入力され、ＰＬＬ制御信号１２９
として出力される。ＰＬＬ部２３はＰＬＬ制御信号１２
９により出力タイミング信号１０６を出力する。
タ１７でラッチされる［図２（ｃ）］。レジスタ１７で
ラッチされた信号１２２はビットセレクタ１８を通して
Ｐ／Ｓ部１９にロードされ［図２（ｄ）］、出力タイミ
ング信号１０６でシフトさて出力データ信号１０５とし
て出力される［図２（ｅ）］。メモリ１３から読み出さ
れた信号１２４はメモリ１２に書き込まれたデータのＤ
部、α部、γ部の区別及びスタッフの有り・無しを示す
が、これによりバイトカウンタ２０とビット位置レジス
タ２１が制御される。位相比較回路２２にはデマッピン
グカウンタ１１から出力された書込側の位相比較信号１
１４とバイトカウンタ２０から出力された読み出し側の
位相比較信号１２８が入力され、ＰＬＬ制御信号１２９
として出力される。ＰＬＬ部２３はＰＬＬ制御信号１２
９により出力タイミング信号１０６を出力する。
【００１９】本発明の特徴はメモリ１２からのデータ信
号１２１の読み出しからＰ／Ｓ部１９へのデータ信号１
２３のロードの方法にあり、この部分の動作を図３〜図
４により説明する。
号１２１の読み出しからＰ／Ｓ部１９へのデータ信号１
２３のロードの方法にあり、この部分の動作を図３〜図
４により説明する。
【００２０】図３において、（ａ）は通常のＤ部のデー
タ信号をメモリ１２から読み出した場合の各部の動作を
示す。ラッチデータはレジスタ１７でラッチされたデー
タ信号１２２を示し、通常は上位８ビットにＤ部のデー
タ信号８ビットがラッチされる。Ｐ／Ｓ部１９にあるシ
フトレジスタは１３ビットの容量を持っており、１バイ
トのタイムスロットでは８ビットを出力することから、
タイムスロットのはじめでは数ビットデータ信号が残っ
ていることになる。図３（ａ）では４ビット残っている
場合を示す。
タ信号をメモリ１２から読み出した場合の各部の動作を
示す。ラッチデータはレジスタ１７でラッチされたデー
タ信号１２２を示し、通常は上位８ビットにＤ部のデー
タ信号８ビットがラッチされる。Ｐ／Ｓ部１９にあるシ
フトレジスタは１３ビットの容量を持っており、１バイ
トのタイムスロットでは８ビットを出力することから、
タイムスロットのはじめでは数ビットデータ信号が残っ
ていることになる。図３（ａ）では４ビット残っている
場合を示す。
【００２１】この残りビットはビット位置レジスタ２１
により記憶されており、その結果がデータロード制御信
号１２６として出力される。この例ではシフトレジスタ
が４ビットシフトされた段階でシフトレジスタが空とな
るので、ここでデータロード制御信号１２６が出力さ
れ、レジスタにラッチされたデータ信号１２２のうちビ
ットレジスタ１８によりＭＳＢ側８ビット分が選択さ
れ、データ信号１２３となってＰ／Ｓ部１９のシフトレ
ジスタにロードされる。こののち、さらに残りの４ビッ
トがシフトされると１タイムスロットが終了であり、シ
フトレジスタには再び４ビットが残る。Ｄ部については
以上の動作を繰り返す。
により記憶されており、その結果がデータロード制御信
号１２６として出力される。この例ではシフトレジスタ
が４ビットシフトされた段階でシフトレジスタが空とな
るので、ここでデータロード制御信号１２６が出力さ
れ、レジスタにラッチされたデータ信号１２２のうちビ
ットレジスタ１８によりＭＳＢ側８ビット分が選択さ
れ、データ信号１２３となってＰ／Ｓ部１９のシフトレ
ジスタにロードされる。こののち、さらに残りの４ビッ
トがシフトされると１タイムスロットが終了であり、シ
フトレジスタには再び４ビットが残る。Ｄ部については
以上の動作を繰り返す。
【００２２】図３（ｂ）、図４（ａ）はα部のデータを
メモリ１２から読みだす場合を示す。この場合、Ｐ／Ｓ
部１９のシフトレジスタに残っているビット数によっ
て、１タイムスロットでα部をレジスタ１７にラッチす
る場合と、１タイムスロットでα部とその次のＤ部を２
回レジスタ１７にラッチする場合とに分けられる。図３
（ｂ）は１回ラッチする場合であり、この場合は左側に
ラッチされそのうちデータ部分は５ビットとなりビット
レジスタ１８によりＬＳＢ側５ビット分が選択されＰ／
Ｓ部１９のシフトレジスタにロードされる。従ってロー
ドされるビット数は通常のＤ部より３ビット少ないの
で、１タイムスロット分シフトしたあとに残るビットは
前回より３ビット少なくなる。図３（ｂ）の例では当初
４ビットあったのがシフト後は１ビットになっている。
メモリ１２から読みだす場合を示す。この場合、Ｐ／Ｓ
部１９のシフトレジスタに残っているビット数によっ
て、１タイムスロットでα部をレジスタ１７にラッチす
る場合と、１タイムスロットでα部とその次のＤ部を２
回レジスタ１７にラッチする場合とに分けられる。図３
（ｂ）は１回ラッチする場合であり、この場合は左側に
ラッチされそのうちデータ部分は５ビットとなりビット
レジスタ１８によりＬＳＢ側５ビット分が選択されＰ／
Ｓ部１９のシフトレジスタにロードされる。従ってロー
ドされるビット数は通常のＤ部より３ビット少ないの
で、１タイムスロット分シフトしたあとに残るビットは
前回より３ビット少なくなる。図３（ｂ）の例では当初
４ビットあったのがシフト後は１ビットになっている。
【００２３】また図４（ａ）は２回ラッチする場合であ
り、この場合は１回目のデータをレジスタ１７の左側
に、２回目のＤ部のデータを右側にラッチする。データ
部分はレジスタ１７にラッチされたデータの連結のうち
１３ビットとなり、ビットレジスタ１８によりＬＳＢ側
１３ビット分が選択されＰ／Ｓ部１９のシフトレジスタ
にロードされる。従ってロードされるビット数は、通常
のＤ部より５ビット多いので１タイムスロット分のシフ
ト後に残るビットは前回より５ビット多くなる。
り、この場合は１回目のデータをレジスタ１７の左側
に、２回目のＤ部のデータを右側にラッチする。データ
部分はレジスタ１７にラッチされたデータの連結のうち
１３ビットとなり、ビットレジスタ１８によりＬＳＢ側
１３ビット分が選択されＰ／Ｓ部１９のシフトレジスタ
にロードされる。従ってロードされるビット数は、通常
のＤ部より５ビット多いので１タイムスロット分のシフ
ト後に残るビットは前回より５ビット多くなる。
【００２４】従って１回ラッチするか２回ラッチするか
の制御はビット位置レジスタ２１の記憶内容を示すラッ
チ信号１２７による。現在の残りビット数によって残留
ビットが８ビット以下となるように判断すればよい。具
体的には、残りビットが０〜２の場合 ２回ラッチで１
３ビットロードとなり新たな残りビットは５〜７ビット
となる。
の制御はビット位置レジスタ２１の記憶内容を示すラッ
チ信号１２７による。現在の残りビット数によって残留
ビットが８ビット以下となるように判断すればよい。具
体的には、残りビットが０〜２の場合 ２回ラッチで１
３ビットロードとなり新たな残りビットは５〜７ビット
となる。
【００２５】残りビットが３〜７の場合 １回ラッチで
５ビットロードとなり新たな残りビットは０〜４ビット
となる。 ビット位置レジスタ２１の内容は、メモリ１３からの読
出信号１２４と自分の値とにより上記のように制御され
更新される。
５ビットロードとなり新たな残りビットは０〜４ビット
となる。 ビット位置レジスタ２１の内容は、メモリ１３からの読
出信号１２４と自分の値とにより上記のように制御され
更新される。
【００２６】また図４（ｂ）（ｃ）はγ部のデータをメ
モリ１から読み出す場合を示し、スタッフなしの場合は
図４（ｂ）、スタッフありの場合が図４（ｃ）となるが
動作はα部の場合と同じである。以上のα部、γ部でレ
ジスタ１７のラッチデータ信号１２２をＰ／Ｓ部１９の
シフトレジスタにロードする場合、データ信号１２２と
シフトレジスタのロード位置とのビット対応がかわるの
で、ビットセレクタ１８においてビット位置レジスタか
らの制御信号１２５によりビット位置をシフトするよう
に切替え、データ信号１２３としてＰ／Ｓ部にロードす
る。
モリ１から読み出す場合を示し、スタッフなしの場合は
図４（ｂ）、スタッフありの場合が図４（ｃ）となるが
動作はα部の場合と同じである。以上のα部、γ部でレ
ジスタ１７のラッチデータ信号１２２をＰ／Ｓ部１９の
シフトレジスタにロードする場合、データ信号１２２と
シフトレジスタのロード位置とのビット対応がかわるの
で、ビットセレクタ１８においてビット位置レジスタか
らの制御信号１２５によりビット位置をシフトするよう
に切替え、データ信号１２３としてＰ／Ｓ部にロードす
る。
【００２７】
【発明の効果】以上説明したように本発明のデマッピン
グ回路は、出力データ信号は従来の回路例と同様に制御
されるが、本発明では入力データ信号のメモリへの書き
込みが従来３個のメモリに対し１個のメモリだけとな
り、従って書込側の処理が簡単になる。また読出部では
データ種別信号によりデータの種別がわかるので、メモ
リのデータ信号を読み出すアドレス位置を知る必要がな
いので、メモリの容量を少なくすることができる。また
読出側の特定スロットに対するタイミングはビット毎の
リセット動作が必要なく高速動作を必要としない。以上
のように、本発明はメモリ容量を少なくでき、従ってメ
モリの制御回路規模も小さくて済み、また高速処理も要
しないという効果がある。
グ回路は、出力データ信号は従来の回路例と同様に制御
されるが、本発明では入力データ信号のメモリへの書き
込みが従来３個のメモリに対し１個のメモリだけとな
り、従って書込側の処理が簡単になる。また読出部では
データ種別信号によりデータの種別がわかるので、メモ
リのデータ信号を読み出すアドレス位置を知る必要がな
いので、メモリの容量を少なくすることができる。また
読出側の特定スロットに対するタイミングはビット毎の
リセット動作が必要なく高速動作を必要としない。以上
のように、本発明はメモリ容量を少なくでき、従ってメ
モリの制御回路規模も小さくて済み、また高速処理も要
しないという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１における動作を説明し、（ａ）〜（ｅ）は
各変換過程のフレーム構成図である。
各変換過程のフレーム構成図である。
【図３】図１における動作を説明し、（ａ）は通常タイ
ムスロット（Ｄ部分）、（ｂ）は特定タイムスロット
（α部分）のビット構成図である。
ムスロット（Ｄ部分）、（ｂ）は特定タイムスロット
（α部分）のビット構成図である。
【図４】図１における動作を説明し、（ａ）は特定タイ
ムスロット（α部分）、（ｂ）はγ部分（スタッフな
し）、（ｃ）はγ部分（スタッフあり）のビット構成図
である。
ムスロット（α部分）、（ｂ）はγ部分（スタッフな
し）、（ｃ）はγ部分（スタッフあり）のビット構成図
である。
【図５】従来の回路例のブロック図である。
【図６】図５における動作を説明し、（ａ）〜（ｄ）各
変換過程のフレーム構成図である。
変換過程のフレーム構成図である。
１０ デスタッフ判定部 １１ デマッピングカウンタ １２ メモリ １３ メモリ １７ レジスタ １８ ビットセレクタ １９ Ｐ／Ｓ部 ２０ バイトカウンタ ２１ ビット位置レジスタ ２２ 位相比較回路 ２３ ＰＬＬ １０１ 入力データ信号 １０２ ペイロードタイミング信号 １０３ 入力タイミング信号 １０５ 出力データ信号 １０６ 出力タイミング信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00 - 3/26
Claims (1)
- 【請求項１】 データ伝送用で全ビットを情報ビットで
占められたバイト単位の通常タイムスロットとビット合
わせあるいはスタッフ用で空きビットを含む前記バイト
単位の特定タイムスロットとを混在し構成する上位フレ
ームの並列のデータ信号を入力し、スタッフパルスの有
無を判定しデスタッフ判定信号を出力するデスタッフ判
定部と、デスタッフ判定信号と入力側タイミング信号と
ペイロードタイミング信号とを入力しメモリ書込制御信
号と入力側位相比較信号と前記データ信号の種別とスタ
ッフのありなしとを示すデータ種別信号とを出力するデ
マッピングカウンタ部と、前記データ信号を前記メモリ
書込制御信号によりバイト単位で書き込み記憶保持する
第１のメモリ部と、前記データ種別信号を書き込み記憶
保持する第２のメモリ部と、ＰＬＬ制御信号により位相
制御された出力タイミング信号を出力するＰＬＬ部と、
前記データ種別信号と前記出力タイミング信号とにより
制御されメモリ読出制御信号と出力側位相比較信号とを
出力するバイトカウンタと、前記データ種別信号と前記
出力タイミング信号とで制御されビットセレクタ制御信
号とデータロード制御信号とラッチ信号とを出力するビ
ット位置レジスタと、前記メモリ読出制御信号に従って
前記第１のメモリ部から読み出したデータ信号を入力し
前記ラッチ信号により前記通常タイムスロットに対して
は１バイト分前記特定タイムスロットに対しては１バイ
トあるいは２バイト分のデータを保持するためにラッチ
するレジスタ部と、レジスタ部からの出力データのビッ
ト位置を前記ビットセレクタ制御信号によりシフトし情
報ビット部分のみを選択して出力するビットセレクタ
と、前記ビットセレクタからの出力データを前記データ
ロード制御信号に従いロードし前記出力タイミング信号
に従い直列信号に変換し出力するＰ／Ｓ部と、前記入力
側位相比較信号と前記出力側位相比較信号とを入力し前
記ＰＬＬ制御信号を出力する位相比較部とを備えること
を特徴とするデマッピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050295A JP2957432B2 (ja) | 1995-01-26 | 1995-01-26 | デマッピング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050295A JP2957432B2 (ja) | 1995-01-26 | 1995-01-26 | デマッピング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204667A JPH08204667A (ja) | 1996-08-09 |
| JP2957432B2 true JP2957432B2 (ja) | 1999-10-04 |
Family
ID=11751988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050295A Expired - Fee Related JP2957432B2 (ja) | 1995-01-26 | 1995-01-26 | デマッピング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957432B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4840574B2 (ja) * | 2006-03-23 | 2011-12-21 | 日本電気株式会社 | 中継伝送を考慮した無線伝送方法及びその装置 |
-
1995
- 1995-01-26 JP JP1050295A patent/JP2957432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204667A (ja) | 1996-08-09 |
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Legal Events
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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