JP2508861B2 - ワ―ド多重時間スイッチ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイト多重等のワード単位で時分割多重化
されている信号を交換する時分割スイッチ構成を簡略化
することに関するものである。

〔従来の技術〕

従来、ハイウェイ上の通話信号の位相変換を行う時間
スイッチとしては、刊行物「ディジタル交換方式」（千
葉正人監修電子通信学会）42ページ〜44ページ記載のも
のが知られている。第６図は従来技術による時間スイッ
チの構成を示すブロック図である。第６図によれば、従
来技術による時間スイッチは、５ビットのカウンタ601
と、信号入力が入力ハイウェイ608に、第１〜第５の制
御入力がカウンタ601の第１〜第５の出力に接続された
デマルチプレクサ602と、第１〜第32の入力がデマルチ
プレクサ602の第１〜第32の出力に接続された通話路メ
モリ606と、第１〜第３の制御入力がカウンタ601の第１
〜第３の出力に、第１〜第32の信号入力が通話路メモリ
606の第１〜第32の出力に接続され、出力が出力ハイウ
ェイ609に接続されたマルチプレクサ604と、第1,第２の
アドレス入力がカウンタ601の第4,第５の出力に接続さ
れ、第1,第２の出力がマルチプレクサ604の第4,第５の
制御入力に接続された制御メモリ610とからなる。

また、制御メモリ610は、制御メモリセル607と、第１
〜第４の信号入力が制御メモリ607の第１〜第４の出力
に、第1,第２の出力がマルチプレクサ604の第4,第５の
制御入力に接続されたマルチプレクサ605とからなる。

第６図の時間スイッチにおいて、４つの信号が１フレ
ームに１ワード＝８ビットでバイト多重された入力ハイ
ウェイ608上のタイムスロット８〜15に多重化された通
話信号Ａを、出力ハイウェイ609上のタイムスロット０
〜７に出力する場合について説明する。まず、デマルチ
プレクサ602は、入力ハイウェイ608上のタイムスロット
８〜15に多重化された通話信号Ａを、カウンタ601の出
力により通話路メモリ606のアドレス＃８〜＃15に書込
む。

一方、図示していない制御系により、制御メモリセル
607のアドレス＃０に“1"が書込まれているものとす
る。ここで、カウンタ601の出力が０〜７、すなわち出
力ハイウェイ609上のタイムスロット番号が０〜７のと
き、マルチプレクサ605は制御メモリセル607のアドレス
＃０に書込まれた“1"を出力する。マルチプレクサ604
はカウンタ601の第１〜第３の出力をアドレス下位３ビ
ットとし、マルチプレクサ605の第1,第２の出力をアド
レス上位２ビットとして通話路メモリ606から通話信号
を読みだす。

これにより、出力ハイウェイ609上のタイムスロット
０〜７に通話信号Ａが出力される。

このように従来の時間スイッチによれば、バイト多重
された４つの通話信号の時間順序を任意に入替えて出力
することができる。

〔発明が解決しようとする課題〕

以上示したようにバイト多重等のワード単位で時分割
多重化されている信号を交換する時分割スイッチにおい
ては、１フレーム中に含まれる通話路信号のビット数が
多い為、デマルチプレクサ602,マルチプレクサ604の回
路規模が大きくなるという問題があった。

本発明の目的は、このような問題を解決し、シーケン
シャルに情報を書込むデマルチプレクサまたは読み出す
マルチプレクサが不要となり、さらに、制御メモリによ
り読み出しアドレスを指定するマルチプレクサ、また
は、書込みアドレスを指定するデマルチプレクサも、回
路規模の小さなものですむワード多重時間スイッチを提
供することにある。

〔課題を解決するための手段〕

本発明のワード多重時間スイッチは、N,Mをあらかじ
め決められた整数とし、入力ハイウェイに接続され、Ｎ
ビットにあらかじめ規定されたワード長のシフトレジス
タをＭ段直列接続し、第１の入力に入力ハイウェイが接
続され、第２から第Ｍ＋１の入力にはＭ段あるシフトレ
ジスタのそれぞれの出力が接続され、出力が出力ハイウ
ェイに接続されたマルチプレクサと、０からＭまでの出
力タイムスロットの位置を示すカウンタと、アドレス入
力が前記カウンタの出力に、出力が前記マルチプレクサ
の制御入力に接続され、ハイウェイに出力する情報のワ
ード単位のアドレスを保持する制御メモリとからなるこ
とを特徴とする。

この発明によれば、制御メモリには、このメモリのア
ドレスに対応するタイムスロットへ出力する情報が多重
化されているワード単位の入力タイムスロット番号を書
込んでおき、制御メモリの出力から出力タイムスロット
番号を引いた値をマルチプレクサの制御入力とすること
ができる。

あるいは、制御メモリには、このメモリのアドレスに
対応するタイムスロットへ出力する情報が多重化された
ワード単位の入力タイムスロット番号からあらかじめワ
ード単位の出力タイムスロット番号を引いた値を書込ん
でおくことができる。

また本発明のワード多重時間スイッチは、N,Mをあら
かじめ決められた整数とし、入力ハイウェイに接続され
たデマルチプレクサと、０からＭまでの入力タイムスロ
ットの位置を示すカウンタと、アドレス入力が前記カウ
ンタの出力に、出力が前記デマルチプレクサの制御入力
に接続され、ハイウェイから入力する情報のＮビットに
あらかじめ規定されたワード単位のアドレスを保持して
いる制御メモリと、ワード長のシフトレジスタをＭ段直
列接続し、前記デマルチプレクサの第１から第Ｍの出力
にそれぞれ第１から第Ｍのシフトレジスタの入力を接続
し、前記デマルチプレクサの第Ｍ＋１の出力を第Ｍのシ
フトレジスタの出力と出力ハイウェイに接続することを
特徴とする。

この発明によれば、制御メモリには、このメモリのア
ドレスに対応するタイムスロットから入力する情報が出
力されるワード単位の出力タイムスロット番号を書込ん
でおき、制御メモリの出力から入力タイムスロット番号
を引いた値をマルチプレクサの制御入力とすることがで
きる。

あるいは、制御メモリには、このメモリのアドレスに
対応するタイムスロットから入力する情報が多重化され
たワード単位の出力タイムスロット番号からあらかじめ
ワード単位の入力タイムスロット番号を引いた値を書込
んでおくことができる。

また本発明によれば、シフトレジスタの容量は１フレ
ーム長とし、あるいは２フレーム長であってもよい。ま
た、入力ハイウェイに接続された最初の１ワード分のシ
フトレジスタを省略することもできる。

〔作用〕

通話路信号を記憶する通話路メモリをシフトレジスタ
により構成し、ワード単位でタップを取り出し、そのタ
ップからの信号をワード単位で読み出すことにより、入
力信号を所望のアドレスに記憶する為のデマルチプレク
サが不要となる。更に、出力する信号を選択するマルチ
プレクサも多重度分を選択すれば良い為、回路規模を小
さくすることができる。

また、制御メモリの内容によりシフトレジスタに書込
む位置を選択し、シフトレジスタから直接出力を得るこ
とにより、上記の回路と同様な効果が得られる。

さらに、シフトレジスタを２フレーム分持つことによ
り、同一のフレームに入っている信号を同一のフレーム
に入れて出力することができ、多元接続を行う場合など
に、情報の順序を保存して交換することができる。

〔実施例〕

以下に図面を参照して本発明のワード多重時間スイッ
チの実施例を説明する。

第１図は本発明の第１の実施例を示すブロック図であ
る。このワード多重時間スイッチは、入力ハイウェイ10
0に縦続接続された８ビットのシフトレジスタ110,111,1
12と、第１の入力が入力ハイウェイ100に接続され、第
２〜第４の入力がそれぞれシフトレジスタ110〜112の出
力に接続され、出力が出力ハイウェイ150に接続された
マルチプレクサ120と、カウンタ130と、アドレス入力が
カウンタ130の出力に接続され、出力がマルチプレクサ1
20の制御入力に接続された制御メモリ140とからなる。

さらに、制御メモリ140は、制御メモリセル141と、第
１〜第４の入力が制御メモリセル142の第１〜第４の出
力に、制御入力がカウンタ130の出力に接続され、出力
がマルチプレクサ120の制御入力に接続されたマルチプ
レクサ142とからなる。

第２図に第１の実施例においてマルチプレクサ120に
与える制御信号の出力方法を示すタイミング図を示す。

ここでは、第１図のワード多重時間スイッチにおい
て、信号Ａが入力ハイウェイ100のワード位置１すなわ
ちタイムスロット８〜15に、信号Ｂが入力ハイウェイ10
0のワード位置２すなわちタイムスロット16〜23に、１
ワード＝８ビットでワード多重（バイト多重）されてい
るものとする。そして、その信号Ａを出力ハイウェイ15
0のワード位置０すなわちタイムスロット０〜７に、信
号Ｂを出力ハイウェイ150のワード位置３すなわちタイ
ムスロット24〜31に出力する場合を考える。

第１図に示すように、入力ハイウェイ100から入力さ
れたハイウェイ信号は順次シフトレジスタ110〜112に記
憶されていく。出力ワード位置を示しているカウンタ13
0は、入力ハイウェイのワード位置０の信号がシフトレ
ジスタ112に記憶された時点でリセットされる。

本実施例においては、出力すべき情報が時間と共にシ
フトレジスタ110〜112を移動していく。そのため、制御
メモリ140に書込まれる読み出しアドレス情報は、その
移動分を加味しておく必要がある。まず、出力ワード位
置０では入力ワード位置１の信号Ａはアドレス＃１のシ
フトレジスタ111から出力される為、制御メモリ140は出
力すべき信号の入力ワード位置１をマルチプレクサ120
に出力する。これにより、信号Ａは出力ワード位置０に
出力される。ワード位置３では、信号は３ワード分シフ
トされているため、次のフレームの信号Ｂがマルチプレ
クサ120のアドレス＃３に入ってくる。したがって、制
御メモリ140は出力すべき信号Ｂの入力ワード位置２か
ら、法４で出力ワード位置３を引いた値３をマルチプレ
クサ120に出力する。これにより、信号Ｂは出力ワード
位置３に出力される。

この動作は、出力すべき信号の入力ワード位置から出
力ワード位置を引いた値を図示していない制御系であら
かじめ計算し、制御メモリ140に書込むことにより、従
来と同様な制御メモリで実現できる。ただし、出力ハイ
ウェイの同一フレーム上の信号ＡとＢは異なる入力フレ
ームの信号である。

以上説明した実施例の構成では、入力ハイウェイ信号
の記憶をシフトレジスタ110〜112を用いて行うため、ビ
ット毎に書込みアドレスを指定するデマルチプレクサが
不要となり、さらに、読み出しアドレスを指定するマル
チプレクサもワード単位に選択できれば良いため、回路
規模が小さくなるという利点がある。

第３図は本発明の第２の実施例を示すブロック図であ
る。このワード多重時間スイッチは、入力ハイウェイ30
0に縦続接続された８ビットのシフトレジスタ310,311,3
12と、第１の入力が入力ハイウェイ300に接続され、第
２〜第４の入力がそれぞれシフトレジスタ310〜312の出
力に接続され、出力が出力ハイウェイ350に接続された
マルチプレクサ320と、カウンタ330と、アドレス入力が
カウンタ330の出力に接続された制御メモリ340と、被減
算値入力に制御メモリ340の出力が、減算値入力にカウ
ンタ330の出力が接続され、出力がマルチプレクサ320の
制御入力に接続された減算器360とからなる。

さらに、制御メモリ340は制御メモリセル341と、第１
〜第４の入力が制御メモリセル341の第１〜第４の出力
に、制御入力がカウンタ330の出力に接続され、出力が
減算器360の被減算値入力に接続されたマルチプレクサ3
42とからなる。

本実施例によれば、信号の交換動作は第１の実施例と
同様に行われる。さらに、出力すべき信号の入力ワード
位置から出力ワード位置を引いたものを制御信号として
マルチプレクサ320に与える動作をハードウェア減算器3
60で行う。このため、制御系での制御信号生成が従来と
同様にでき、従来の制御ソフトウェアをそのまま用いる
ことができるという利点がある。

第４図は本発明の第３の実施例を示すブロック図であ
る。このワード多重時間スイッチは、入力ハイウェイ40
0に縦続接続された７個の８ビットシフトレジスタ410〜
416と、第１の入力が入力ハイウェイ400に接続され、第
２〜第８の入力がそれぞれシフトレジスタ410〜416の出
力に接続され、出力が出力ハイウェイ450に接続された
マルチプレクサ420と、カウンタ430と、アドレス入力が
カウンタ430の出力に接続され、出力がマルチプレクサ4
20の制御入力に接続された制御メモリ440とからなる。

さらに、制御メモリ440は制御メモリセル441と、第１
〜第４の入力が制御メモリセル441の第１〜第４の出力
に、制御入力がカウンタ430の出力に接続され、出力が
マルチプレクサ420の制御入力に接続されたマルチプレ
クサ442とからなる。

第４図のワード多重時間スイッチにおいて、信号Ａが
入力ハイウェイ400のワード位置１すなわちタイムスロ
ット８〜15に、信号Ｂが入力ハイウェイ400のワード位
置２すなわちタイムスロット16〜23に１ワード＝８ビッ
トでワード多重（バイト多重）されているものとする。
そして、その信号Ａを出力ハイウェイ450のワード位置
０すなわちタイムスロット０〜７に、信号Ｂを出力ハイ
ウェイ450のワード位置３すなわちタイムスロット24〜3
1に出力する場合を考える。

この場合、制御メモリセル441のアドレス＃0,＃３に
は図示されていない制御系により、それぞれ出力すべき
信号の入力ワード位置から出力ワード位置を引いた値
に、１フレーム中のワード数４を足した値5,3が書込ま
れているものとする。

入力ハイウェイ440から入力されたハイウェイ信号
は、順次シフトレジスタ410〜416に記憶されていく。出
力ワード位置を示しているカウンタ430は、入力ハイウ
ェイのワード位置０の信号がシフトレジスタ416に記憶
された時点でリセットされる。出力ワード位置０の時点
では制御メモリ440から制御メモリセル441のアドレス＃
０に記憶されている値５が出力されるので、マルチプレ
クサ420により＃５の信号が選択され、シフトレジスタ4
11の内容Ａが出力ハイウェイ450に出力される。また、
出力ワード位置３の時点では制御メモリ440から値３が
出力されるので、マルチプレクサ420により＃３の信号
が選択され、シフトレジスタ413の内容Ｂが出力ハイウ
ェイ450に出力される。

本実施例によれば、シフトレジスタを２フレーム分持
つことにより、入力の１フレーム分の情報全部を出力の
１フレーム分の時間記憶することができるため、同一の
入力フレームに入っている信号を同一の出力フレームに
出力することができる。このため、多元接続を行う場合
などに、情報の順序を保存して交換することができると
いう利点がある。

第５図は本発明の第４の実施例を示すブロック図であ
る。このワード多重時間スイッチは、入力ハイウェイ50
0に接続されたデマルチプレクサ520と、縦続接続され、
更にそれぞれの入力がデマルチプレクサ520の第１〜第
３の出力に接続された８ビットのシフトレジスタ510,51
1,512と、シフトレジスタ512の出力とデマルチプレクサ
520の第４の出力に接続された出力ハイウェイ550と、カ
ウンタ530と、アドレス入力がカウンタ530の出力に接続
され、出力がデマルチプレクサ520の制御入力に接続さ
れた制御メモリ540とからなる。

さらに、制御メモリ540は、制御メモリセル541と、第
１〜第４の入力が制御メモリセル541の第１〜第４の出
力に、制御入力がカウンタ530の出力に接続され、出力
がデマルチプレクサ520の制御入力に接続されたマルチ
プレクサ542とからなる。

第１〜第３の実施例においてはシーケンシャルライ
ト，ランダムリードのスイッチ構成について説明した
が、第４の実施例においてはランダムライト，シーケン
シャルリードのスイッチ構成を示している。

ここでは第４の実施例において、信号Ａが入力ハイウ
ェイ500のワード位置１すなわちタイムスロット８〜15
にワード多重（バイト多重）されているものとする。そ
して、その信号Ａを出力ハイウェイ550のワード位置０
に出力する場合を考える。

シフトレジスタ510〜512に格納すべき信号の出力ワー
ド位置０から入力ワード位置１を法４で引いた値３を図
示していない制御系であらかじめ計算し、制御メモリセ
ル541のアドレス＃１に書込む。

カウンタ530を入力ハイウェイ500のワード位置０でリ
セットする。すると、入力ハイウェイのワード位置１で
は、制御メモリ540はアドレス＃１に記憶された制御信
号３を出力する。すると、信号Ａはシフトレジスタ510
に書込まれる。このあと、信号Ａはシフトレジスタ511,
512で遅延させられ、次のフレームのワード位置０で出
力ハイウェイ550に出力される。

以上説明した第４の実施例の構成でも、入力ハイウェ
イ信号の記憶をシフトレジスタ510〜512を用いて行うた
め、書込みアドレスを指定するデマルチプレクサ520が
ワード単位に選択できれば良く、回路規模が小さくな
り、また、読みだしアドレスを指定するマルチプレクサ
が不要となるという利点がある。

さらに、第４の実施例に示すランダムライト，シーケ
ンシャルリードのスイッチ構成においても、第２の実施
例と同様にハードウェア減算器を制御メモリ540とデマ
ルチプレクサ520の間に置くことにより制御系で減算す
る必要が無くなる。

また、第４の実施例において第３の実施例と同様に２
フレーム分のシフトレジスタを持つことにより、入力の
１フレーム分の情報全部を出力の１フレーム分の時間記
憶することができるため、同一の入力フレームに入って
いる信号を同一の出力フレームに出力することができ
る。

〔発明の効果〕

以上述べたように本発明によれば、シーケンシャルに
情報を書込むデマルチプレクサまたは読み出すマルチプ
レクサが不要となり、さらに、制御メモリにより読み出
しアドレスを指定するマルチプレクサ、または、書込み
アドレスを指定するデマルチプレクサも、回路規模の小
さなものですむため、ワード多重時間スイッチの構成を
簡単にすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック
図、 第２図は本発明の第１の実施例の動作を示すタイムチャ
ート、 第３図は第２の実施例の構成を示すブロック図、 第４図は第３の実施例の構成を示すブロック図、 第５図は第４の実施例の構成を示すブロック図、 第６図は従来技術によるワード多重時間スイッチの構成
を示すブロック図である。 110〜112,310〜312,411〜416,510〜512……シフトレジ
スタ 120,320,420,604……マルチプレクサ 520……デマルチプレクサ 140,340,440,540,610……制御メモリ 130,330,430,530,601……カウンタ

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】N,Mをあらかじめ決められた整数とし、入
   力ハイウェイに接続され、Ｎビットにあらかじめ規定さ
   れたワード長のシフトレジスタをＭ段直列接続し、第１
   の入力に入力ハイウェイが接続され、第２から第Ｍ＋１
   の入力にはＭ段あるシフトレジスタのそれぞれの出力が
   接続され、出力が出力ハイウェイに接続されたマルチプ
   レクサと、０からＭまでの出力タイムスロットの位置を
   示すカウンタと、アドレス入力が前記カウンタの出力
   に、出力が前記マルチプレクサの制御入力に接続され、
   ハイウェイに出力する情報のワード単位のアドレスを保
   持する制御メモリとからなることを特徴とするワード多
   重時間スイッチ。
2. 【請求項２】制御メモリには、このメモリのアドレスに
   対応するタイムスロットへ出力する情報が多重化されて
   いるワード単位の入力タイムスロット番号を書込んでお
   き、制御メモリの出力から出力タイムスロット番号を引
   いた値をマルチプレクサの制御入力とすることを特徴と
   する請求項１記載のワード多重時間スイッチ。
3. 【請求項３】制御メモリには、このメモリのアドレスに
   対応するタイムスロットへ出力する情報が多重化された
   ワード単位の入力タイムスロット番号からあらかじめワ
   ード単位の出力タイムスロット番号を引いた値を書込ん
   でおくことを特徴とする請求項１記載のワード多重時間
   スイッチ。
4. 【請求項４】N,Mをあらかじめ決められた整数とし、入
   力ハイウェイに接続されたデマルチプレクサと、０から
   Ｍまでの入力タイムスロットの位置を示すカウンタと、
   アドレス入力が前記カウンタの出力に、出力が前記デマ
   ルチプレクサの制御入力に接続され、ハイウェイから入
   力する情報のＮビットにあらかじめ規定されたワード単
   位のアドレスを保持している制御メモリと、ワード長の
   シフトレジスタをＭ段直列接続し、前記デマルチプレク
   サの第１から第Ｍの出力にそれぞれ第１から第Ｍのシフ
   トレジスタの入力を接続し、前記デマルチプレクサの第
   Ｍ＋１の出力を第Ｍのシフトレジスタの出力と出力ハイ
   ウェイに接続することを特徴とするワード多重時間スイ
   ッチ。
5. 【請求項５】制御メモリには、このメモリのアドレスに
   対応するタイムスロットから入力する情報が出力される
   ワード単位の出力タイムスロット番号を書込んでおき、
   制御メモリの出力から入力タイムスロット番号を引いた
   値をマルチプレクサの制御入力とすることを特徴とする
   請求項４記載のワード多重時間スイッチ。
6. 【請求項６】制御メモリには、このメモリのアドレスに
   対応するタイムスロットから入力する情報が多重化され
   たワード単位の出力タイムスロット番号からあらかじめ
   ワード単位の入力タイムスロット番号を引いた値を書込
   んでおくことを特徴とする請求項４記載のワード多重時
   間スイッチ。
7. 【請求項７】シフトレジスタの容量が１フレーム長であ
   ることを特徴とする請求項１〜６のいずれかに記載のワ
   ード多重時間スイッチ。
8. 【請求項８】シフトレジスタの容量が２フレーム長であ
   ることを特徴とする請求項１〜６のいずれかに記載のワ
   ード多重時間スイッチ。
9. 【請求項９】入力ハイウェイに接続された最初の１ワー
   ド分のシフトレジスタが省略されていることを特徴とす
   る請求項７または８記載のワード多重時間スイッチ。