JP3130343B2 - データ位相変換方式 - Google Patents
データ位相変換方式Info
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- JP3130343B2 JP3130343B2 JP03264497A JP26449791A JP3130343B2 JP 3130343 B2 JP3130343 B2 JP 3130343B2 JP 03264497 A JP03264497 A JP 03264497A JP 26449791 A JP26449791 A JP 26449791A JP 3130343 B2 JP3130343 B2 JP 3130343B2
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- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデータ位相変換方式、よ
り具体的にはデータのタイムスロットの入れ替えを行な
うデータ位相変換回路に関する。
り具体的にはデータのタイムスロットの入れ替えを行な
うデータ位相変換回路に関する。
【０００２】
【従来の技術】従来、この種の回路としてたとえば特開
平２−１２１４３９に開示されるものがある。ここで
は、時間スイッチ回路の従来技術が示されており、シリ
アルなデータのタイムスロットの入れ替えを行なってい
る。図３および図４はこの従来技術における時間スイッ
チ回路の構成図である。すなわち、同図に示すようにこ
の回路では、シリアルな入力データを一時保持するデー
タバッファと、このデータバッファへのシリアルデータ
の書きこみ／読み出しを所定のタイムスロット入替えに
合わせて制御するアドレス・コントロール・メモリと、
ＲＯＭを組み合わせた回路になっている。
平２−１２１４３９に開示されるものがある。ここで
は、時間スイッチ回路の従来技術が示されており、シリ
アルなデータのタイムスロットの入れ替えを行なってい
る。図３および図４はこの従来技術における時間スイッ
チ回路の構成図である。すなわち、同図に示すようにこ
の回路では、シリアルな入力データを一時保持するデー
タバッファと、このデータバッファへのシリアルデータ
の書きこみ／読み出しを所定のタイムスロット入替えに
合わせて制御するアドレス・コントロール・メモリと、
ＲＯＭを組み合わせた回路になっている。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術は、時間スイッチ回路であるため、任意なア
ドレスに書きこみ／読み出しができるデータバッファ回
路やアドレス・コントロール・メモリ回路を必要とす
る。したがって、たとえば入力したデータのタイムスロ
ット入替えを半固定的に設定できる装置に適用した場合
には、これら回路により、実現される装置が比較的大規
模になるという欠点があった。
な従来技術は、時間スイッチ回路であるため、任意なア
ドレスに書きこみ／読み出しができるデータバッファ回
路やアドレス・コントロール・メモリ回路を必要とす
る。したがって、たとえば入力したデータのタイムスロ
ット入替えを半固定的に設定できる装置に適用した場合
には、これら回路により、実現される装置が比較的大規
模になるという欠点があった。
【０００４】本発明は以上述べた回路規模の増大という
欠点を除去し、より簡素な回路構成とすることにより高
速データの変換を可能とし、変換に伴うデータ遅延時間
を最小化できるデータ位相変換方式を提供することを目
的とする。
欠点を除去し、より簡素な回路構成とすることにより高
速データの変換を可能とし、変換に伴うデータ遅延時間
を最小化できるデータ位相変換方式を提供することを目
的とする。
【０００５】
【課題を解決するための手段および作用】本発明は上述
の課題を解決するために、同期データを入力し、この同
期データのタイムスロットを入れ替えて出力するデータ
位相変換方式は、入力する同期データに対するタイムス
ロット入替えパターンにおける各タイムスロットの遅延
量を算出し、この遅延量の中から最も遅延量が小さい最
大進相値を選び、最大進相値の絶対値を算出された各タ
イムスロットの遅延量に加算して制御遅延値を求め、制
御遅延値の中から最大値を同期データを入力するシフト
レジスタの段数とするとともに、これら制御遅延値を同
期データのタイムスロットの位相を入れ替える選択制御
信号とし、同期データは同期クロックをシフトクロック
とするクロックによりシフトレジスタに入力され、選択
制御信号に応じたシフトレジスタのシフト段出力がシフ
トクロックに同期して逐次選択されることにより、タイ
ムスロットの入れ替えが行われる。
の課題を解決するために、同期データを入力し、この同
期データのタイムスロットを入れ替えて出力するデータ
位相変換方式は、入力する同期データに対するタイムス
ロット入替えパターンにおける各タイムスロットの遅延
量を算出し、この遅延量の中から最も遅延量が小さい最
大進相値を選び、最大進相値の絶対値を算出された各タ
イムスロットの遅延量に加算して制御遅延値を求め、制
御遅延値の中から最大値を同期データを入力するシフト
レジスタの段数とするとともに、これら制御遅延値を同
期データのタイムスロットの位相を入れ替える選択制御
信号とし、同期データは同期クロックをシフトクロック
とするクロックによりシフトレジスタに入力され、選択
制御信号に応じたシフトレジスタのシフト段出力がシフ
トクロックに同期して逐次選択されることにより、タイ
ムスロットの入れ替えが行われる。
【０００６】また本発明によれば、上記に記載のデータ
位相変換方式において、この方式を適用したデータ位相
変換回路は、制御遅延値の最大値の段数を有し、シフト
クロックによって入力したデータを出力するシフトレジ
スタと、同期データのフレーム内のビット数に対応した
カウンタ手段と、各タイムスロットにおける制御遅延値
が格納され、この遅延値に応じてタイムスロットの入替
えにおける選択制御信号の出力を行う制御手段と、シフ
トレジスタから出力されたデータを入力し、このデータ
を制御手段から入力した選択制御信号に従って選択出力
する選択手段とを有する。
位相変換方式において、この方式を適用したデータ位相
変換回路は、制御遅延値の最大値の段数を有し、シフト
クロックによって入力したデータを出力するシフトレジ
スタと、同期データのフレーム内のビット数に対応した
カウンタ手段と、各タイムスロットにおける制御遅延値
が格納され、この遅延値に応じてタイムスロットの入替
えにおける選択制御信号の出力を行う制御手段と、シフ
トレジスタから出力されたデータを入力し、このデータ
を制御手段から入力した選択制御信号に従って選択出力
する選択手段とを有する。
【０００７】
【実施例】次に添付図面を参照して本発明によるデータ
位相変換方式の実施例を詳細に説明する。
位相変換方式の実施例を詳細に説明する。
【０００８】図１を参照すると、本発明によるデータ位
相変換方式を適用したデータ位相変換回路の実施例が示
されている。同図に示すようにこのデータ位相変換回路
は、入力したデータのタイムスロットを入れ替えて出力
する時間スイッチ回路であり、シリアルに接続されたシ
フトレジスタ１０−１〜１０−ｎと、ｍ進カウンタ１
２、ＲＯＭ１４、デコーダ１６およびセレクタ１８によ
り構成されている。
相変換方式を適用したデータ位相変換回路の実施例が示
されている。同図に示すようにこのデータ位相変換回路
は、入力したデータのタイムスロットを入れ替えて出力
する時間スイッチ回路であり、シリアルに接続されたシ
フトレジスタ１０−１〜１０−ｎと、ｍ進カウンタ１
２、ＲＯＭ１４、デコーダ１６およびセレクタ１８によ
り構成されている。
【０００９】シフトレジスタ１０は、同期データをシリ
アルに入力してこれを一時保持するデータ保持回路であ
り、シフトレジスタ１０−１〜１０−ｎによりｎ段シフ
トレジスタを構成している。シフトレジスタ１０はそれ
ぞれ、シフトクロック１００によりデータの入力と出力
を行う。すなわち、シフトレジスタ１０−１〜１０−ｎ
−１は入力したデータをシフトクロック１００により右
隣のシフトレジスタおよびセレクタ１８に出力し、シフ
トレジスタ１０−ｎは入力したデータをシフトクロック
１００によりセレクタ１８に出力する。
アルに入力してこれを一時保持するデータ保持回路であ
り、シフトレジスタ１０−１〜１０−ｎによりｎ段シフ
トレジスタを構成している。シフトレジスタ１０はそれ
ぞれ、シフトクロック１００によりデータの入力と出力
を行う。すなわち、シフトレジスタ１０−１〜１０−ｎ
−１は入力したデータをシフトクロック１００により右
隣のシフトレジスタおよびセレクタ１８に出力し、シフ
トレジスタ１０−ｎは入力したデータをシフトクロック
１００によりセレクタ１８に出力する。
【００１０】ｍ進カウンタ１２は、ＲＯＭ１４のアドレ
スを与えるデータ入力の１フレーム分のカウンタであ
り、シフトクロック１００によりカウントアップし、フ
レームパルス１１０でこのカウントをクリアにする。ｍ
進カウンタ１２は、シフトロックによりカウントアップ
したデータ１２０をアドレスデータとしてＲＯＭ１４に
出力する。ＲＯＭ１４は、アドレスデータ１２０で指定
されたアドレスに対応するデータをセレクタ１８の選択
データとして読み出し、この選択データ１２２をデコー
ダ１６に出力する。
スを与えるデータ入力の１フレーム分のカウンタであ
り、シフトクロック１００によりカウントアップし、フ
レームパルス１１０でこのカウントをクリアにする。ｍ
進カウンタ１２は、シフトロックによりカウントアップ
したデータ１２０をアドレスデータとしてＲＯＭ１４に
出力する。ＲＯＭ１４は、アドレスデータ１２０で指定
されたアドレスに対応するデータをセレクタ１８の選択
データとして読み出し、この選択データ１２２をデコー
ダ１６に出力する。
【００１１】デコーダ１６は、選択データ１２２をセレ
クタ１８の入力端子に合わせて展開する回路であり、選
択制御信号１２４をセレクタ１８に出力する。なお、本
実施例ではデコーダ１６を用いた例を示したが、セレク
タ１８の選択制御数がＲＯＭ１４の出力ビット数と同じ
か又は小さい場合には、デコーダ１６を用いずにＲＯＭ
１４がセレクタ１８を直接制御してもよい。
クタ１８の入力端子に合わせて展開する回路であり、選
択制御信号１２４をセレクタ１８に出力する。なお、本
実施例ではデコーダ１６を用いた例を示したが、セレク
タ１８の選択制御数がＲＯＭ１４の出力ビット数と同じ
か又は小さい場合には、デコーダ１６を用いずにＲＯＭ
１４がセレクタ１８を直接制御してもよい。
【００１２】このように構成されるデータ位相変換回路
において、データ入力はｎ段のシフトレジスタ１０に入
力され、データ入力および各シフトレジスタ１０の出力
はｎ＋１入力のセレクタ１８に入力される。データ入力
に対応したフレームパルス１１０でクリアされ、シフト
クロック１００でカウントするｍ進カウンタ１２の出力
はＲＯＭ１４とデコーダ１６によりセレクタ１８の選択
制御信号１２４を得る。
において、データ入力はｎ段のシフトレジスタ１０に入
力され、データ入力および各シフトレジスタ１０の出力
はｎ＋１入力のセレクタ１８に入力される。データ入力
に対応したフレームパルス１１０でクリアされ、シフト
クロック１００でカウントするｍ進カウンタ１２の出力
はＲＯＭ１４とデコーダ１６によりセレクタ１８の選択
制御信号１２４を得る。
【００１３】次に本実施例におけるセレクタ１８の選択
制御方式を詳細に説明する。セレクタ１８の選択制御方
式は、図２に例示するように、データ入力列に対するタ
イムスロット入替パターンにおいて、各タイムスロット
毎に遅延量（Ａ）を初めに算出する。そして、（Ａ）の
遅延量の数値の中から最大の進相値、この場合には負の
最大値「−３」を選び、この絶対値「３」を（Ａ）で求
めた各遅延量に加算して補正値（Ｂ）を制御遅延値とし
て得る。カウンタ出力１２０に対してこの補正値Ｂを得
るようにＲＯＭ１４を設計する。すなわち、カウンタ出
力１２０が「０」のときにはセレクタ１８の入力端子３
が、カウンタ出力１２０が「１」のときにはセレクタ１
８の入力端子２が、カウンタ出力１２０が「３」のとき
にはセレクタ１８の入力端子５がそれぞれ選択されるよ
うＲＯＭ１４を設計する。又、この実施例では補正値
（Ｂ）の最大値が「９」になるため、シフトレジスタ１
０の段数は９段あれば良い。また、データ入力に対する
データ出力の絶対遅延量は補正値（３段）となる。
制御方式を詳細に説明する。セレクタ１８の選択制御方
式は、図２に例示するように、データ入力列に対するタ
イムスロット入替パターンにおいて、各タイムスロット
毎に遅延量（Ａ）を初めに算出する。そして、（Ａ）の
遅延量の数値の中から最大の進相値、この場合には負の
最大値「−３」を選び、この絶対値「３」を（Ａ）で求
めた各遅延量に加算して補正値（Ｂ）を制御遅延値とし
て得る。カウンタ出力１２０に対してこの補正値Ｂを得
るようにＲＯＭ１４を設計する。すなわち、カウンタ出
力１２０が「０」のときにはセレクタ１８の入力端子３
が、カウンタ出力１２０が「１」のときにはセレクタ１
８の入力端子２が、カウンタ出力１２０が「３」のとき
にはセレクタ１８の入力端子５がそれぞれ選択されるよ
うＲＯＭ１４を設計する。又、この実施例では補正値
（Ｂ）の最大値が「９」になるため、シフトレジスタ１
０の段数は９段あれば良い。また、データ入力に対する
データ出力の絶対遅延量は補正値（３段）となる。
【００１４】図２の点線より下には、補正値（Ｂ）によ
りｎ（０〜９）に対する選択が時系列的に行なわれ、そ
の結果が期待するタイムスロット入替パターンになって
いることを、データがシフトしていく過程と選択される
データを丸記号で示すことによりあらわしている。すな
わち、タイムスロット１として入力されたデータは、初
めのシフトクロック１００によりカウンタ出力「０」に
よりシフトレジスタ１０−３から出力される時に、選択
信号１２４によってセレクタ１８の入力端子３が選択さ
れて出力される。次に、タムスロット３として入力され
たデータは、２番目のシフトクロック１００によりカウ
ンタ出力「１」によってシフトレジスタ１０−２から出
力される時に、選択信号１２４によってセレクタ１８の
入端子２が選択されて出力される。続いて、タイムスロ
ット５として入力されたデータは、３番目のシフトクロ
ック１００によりカウンタ出力「２」によってシフトレ
ジスタ１０−１から出力される時に、選択信号１２４に
よってセレクタ１８の入力端子１が選択されて出力され
る。以下、同様にｍ進カウンタ１２のカウンタ値１２０
でＲＯＭ１４のアドレスが選択され、これにより記録さ
れているパターンに従ってセレクタ１８の入力端子の選
択が行われる。なお、本実施例ではデータの遅延量が３
段であるため、実際には出力データは入力データより３
段遅れて出力される。
りｎ（０〜９）に対する選択が時系列的に行なわれ、そ
の結果が期待するタイムスロット入替パターンになって
いることを、データがシフトしていく過程と選択される
データを丸記号で示すことによりあらわしている。すな
わち、タイムスロット１として入力されたデータは、初
めのシフトクロック１００によりカウンタ出力「０」に
よりシフトレジスタ１０−３から出力される時に、選択
信号１２４によってセレクタ１８の入力端子３が選択さ
れて出力される。次に、タムスロット３として入力され
たデータは、２番目のシフトクロック１００によりカウ
ンタ出力「１」によってシフトレジスタ１０−２から出
力される時に、選択信号１２４によってセレクタ１８の
入端子２が選択されて出力される。続いて、タイムスロ
ット５として入力されたデータは、３番目のシフトクロ
ック１００によりカウンタ出力「２」によってシフトレ
ジスタ１０−１から出力される時に、選択信号１２４に
よってセレクタ１８の入力端子１が選択されて出力され
る。以下、同様にｍ進カウンタ１２のカウンタ値１２０
でＲＯＭ１４のアドレスが選択され、これにより記録さ
れているパターンに従ってセレクタ１８の入力端子の選
択が行われる。なお、本実施例ではデータの遅延量が３
段であるため、実際には出力データは入力データより３
段遅れて出力される。
【００１５】また、本実施例ではＲＯＭ１４には遅延量
が「３」のパターンが記憶されている場合を例に説明し
たが、本発明は特に遅延量が「３」に限定されるもので
はない。また、たとえばＲＯＭ１４に複数のパターンを
格納し、この中から状況に応じてパターンの選択を行う
ようにしてもよい。この場合には、シフトレジスタ１０
の段数はこれらパターンの中の補正値（Ｂ）の最大値と
なる。
が「３」のパターンが記憶されている場合を例に説明し
たが、本発明は特に遅延量が「３」に限定されるもので
はない。また、たとえばＲＯＭ１４に複数のパターンを
格納し、この中から状況に応じてパターンの選択を行う
ようにしてもよい。この場合には、シフトレジスタ１０
の段数はこれらパターンの中の補正値（Ｂ）の最大値と
なる。
【００１６】
【発明の効果】このように本発明のデータ位相変換方式
によれば、時間スイッチでは必要であった任意なアドレ
スに書きこみ／読み出しができるデータバッファ回路や
アドレス・コントロール・メモリ回路等を用いずにデー
タ位相変換回路を構成できるため以下に示す効果が期待
できる。
によれば、時間スイッチでは必要であった任意なアドレ
スに書きこみ／読み出しができるデータバッファ回路や
アドレス・コントロール・メモリ回路等を用いずにデー
タ位相変換回路を構成できるため以下に示す効果が期待
できる。
【００１７】１．従来の回路に対して単純な回路の組合
せで、全体の回路規模も小さくできる。
せで、全体の回路規模も小さくできる。
【００１８】２．制御回路が単純であり、回路間の配線
数も少ない。
数も少ない。
【００１９】３．フレームパルス（カウンタのクリア）
により簡単に再同期できる。
により簡単に再同期できる。
【００２０】４．シフトレジスタの段数がタイムスロッ
ト入替パターンに対して最小化できる（補正値Ｂの最大
値）。
ト入替パターンに対して最小化できる（補正値Ｂの最大
値）。
【００２１】５．データ入力に対するデータ出力の絶対
遅延量が最小化できる。
遅延量が最小化できる。
【００２２】６．ＬＳＩ化が容易にできる。
【図１】本発明によるデータ位相変換方式の実施例を示
すデータ位相変換回路の機能ブロック図、
すデータ位相変換回路の機能ブロック図、
【図２】本発明によるデータ位相変換方式の実施例にお
ける動作内容を示す説明図、
ける動作内容を示す説明図、
【図３】従来技術における時間スイッチ回路の構成図、
【図４】従来技術における時間スイッチ回路の構成図で
ある。
ある。
１０−１〜１０−ｎ シフトレジスタ １２ ｍ進カウンタ １４ ＲＯＭ １６ デコーダ １８ セレクタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/04 301 H04L 3/52 101 H04L 12/50
Claims (3)
- 【請求項１】 同期データを入力し、この同期データの
タイムスロットを入れ替えて出力するデータ位相変換方
式において、 入力する前記同期データに対するタイムスロット入替え
パターンにおける各タイムスロットの遅延量を算出し、
この遅延量の中から最も遅延量が小さい最大進相値を選
び、 前記最大進相値の絶対値を前記算出した各タイムスロッ
トの遅延量に加算して制御遅延値を求め、 前記制御遅延値の中から最大値を前記同期データを入力
するシフトレジスタの段数とするとともに、これら制御
遅延値を前記同期データのタイムスロットの位相を入れ
替える選択制御信号とし、 前記同期データは同期クロックをシフトクロックとする
クロックにより前記シフトレジスタに入力され、前記選
択制御信号に応じたシフトレジスタのシフト段出力が前
記シフトクロックに同期して逐次選択されることによ
り、タイムロットの入れ替えが行われることを特徴とす
るデータ位相変換方式。 - 【請求項２】 請求項１に記載のデータ位相変換方式に
おいて、この方式を適用したデータ位相変換回路は、 前記制御遅延値の最大値の段数を有し、前記シフトクロ
ックによって前記入力したデータを出力するシフトレジ
スタと、 前記同期データのフレーム内のビット数に対応したカウ
ンタ手段と、 各タイムスロットにおける前記制御遅延値が格納され、
この遅延値に応じてタイムスロットの入替えにおける選
択制御信号の出力を行う制御手段と、 前記シフトレジスタから出力されたデータを入力し、こ
のデータを前記制御手段から入力した選択制御信号に従
って選択出力する選択手段とを有することを特徴とする
データ位相変換回路。 - 【請求項３】 請求項２に記載のデータ位相変換回路に
おいて、前記制御手段は、前記制御遅延値が格納され、
この制御遅延値をデータとして出力する記憶手段と、前
記記憶手段の出力に応じて前記選択手段に選択制御信号
を出力するデコーダとを有することを特徴とするデータ
位相変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03264497A JP3130343B2 (ja) | 1991-10-14 | 1991-10-14 | データ位相変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03264497A JP3130343B2 (ja) | 1991-10-14 | 1991-10-14 | データ位相変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110588A JPH05110588A (ja) | 1993-04-30 |
| JP3130343B2 true JP3130343B2 (ja) | 2001-01-31 |
Family
ID=17404064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03264497A Expired - Fee Related JP3130343B2 (ja) | 1991-10-14 | 1991-10-14 | データ位相変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130343B2 (ja) |
-
1991
- 1991-10-14 JP JP03264497A patent/JP3130343B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110588A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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