JP2871688B2 - ディジタル信号の多重化回路と多重分離回路 - Google Patents
ディジタル信号の多重化回路と多重分離回路Info
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- JP2871688B2 JP2871688B2 JP63047065A JP4706588A JP2871688B2 JP 2871688 B2 JP2871688 B2 JP 2871688B2 JP 63047065 A JP63047065 A JP 63047065A JP 4706588 A JP4706588 A JP 4706588A JP 2871688 B2 JP2871688 B2 JP 2871688B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、ディジタル・データ通信の分野で利用さ
れるディジタル信号の多重化回路と多重分離回路に関す
るものである。
れるディジタル信号の多重化回路と多重分離回路に関す
るものである。
（従来の技術） ディジタル・データ通信の分野で使用される多重化回
路には、フレーム構成のディジタル信号をフレームごと
に設けられたフレームメモリに書込み、この書込み速度
よりも高速で読出すことによりフレームの時分割多重化
を行うものがある。
路には、フレーム構成のディジタル信号をフレームごと
に設けられたフレームメモリに書込み、この書込み速度
よりも高速で読出すことによりフレームの時分割多重化
を行うものがある。
このような多重化回路では、安価な低速のメモリを用
いて実施的な高速読出しを実現するために、多重化対象
の低次群信号列に直列／並列変換を施して所定ビット幅
の並列データに変換しながらフレームメモリに書込み、
書込みデータを並列データ単位に読出してそのまま処理
したり、あるいは高速のシフトレジスタを用いて並列／
直列変換を行って高次群の直列データに戻すという構成
が採用される場合がある。
いて実施的な高速読出しを実現するために、多重化対象
の低次群信号列に直列／並列変換を施して所定ビット幅
の並列データに変換しながらフレームメモリに書込み、
書込みデータを並列データ単位に読出してそのまま処理
したり、あるいは高速のシフトレジスタを用いて並列／
直列変換を行って高次群の直列データに戻すという構成
が採用される場合がある。
すなわち、上記多重化回路の１フレーム分の構成は、
第５図に示すように、フレームメモリ１、直列／並列
（S/P）変換回路２、セレクタ3,4、分周回路５、遅延回
路6,7、位相比較回路８を備えている。入力端子INに出
現する低次群信号はセレクタ３を経て直列／並列変換回
路２に供給され、入力端子CKWからセレクタ４を経て供
給される書込み側のクロック信号に同期して適宜なビッ
ト幅の並列データに変換され、分周回路５から出力され
る書込み指令に同期してフレームメモリ１に書込まれ
る。一方、フレームメモリからの読出しは、読出し側の
クロック信号CKRに同期して並列データ単位で行われ
る。
第５図に示すように、フレームメモリ１、直列／並列
（S/P）変換回路２、セレクタ3,4、分周回路５、遅延回
路6,7、位相比較回路８を備えている。入力端子INに出
現する低次群信号はセレクタ３を経て直列／並列変換回
路２に供給され、入力端子CKWからセレクタ４を経て供
給される書込み側のクロック信号に同期して適宜なビッ
ト幅の並列データに変換され、分周回路５から出力され
る書込み指令に同期してフレームメモリ１に書込まれ
る。一方、フレームメモリからの読出しは、読出し側の
クロック信号CKRに同期して並列データ単位で行われ
る。
第５図の回路では、書込み側と読出し側のクロック信
号は同期していない。このため、書込み側のクロック信
号が早過ぎてフレームメモリ１からの読出しの終了前に
次のデータの書込みが開始されてしまうとデータの破壊
が生ずる。このデータの破壊を防ぐため、位相比較回路
８によって書込み側と読出し側のクロック信号の速度を
比較し、書込み側が早過ぎる場合にはセレクタ３と４の
切替えにより遅延回路６と７を書込み側に選択的に挿入
するように構成されている。
号は同期していない。このため、書込み側のクロック信
号が早過ぎてフレームメモリ１からの読出しの終了前に
次のデータの書込みが開始されてしまうとデータの破壊
が生ずる。このデータの破壊を防ぐため、位相比較回路
８によって書込み側と読出し側のクロック信号の速度を
比較し、書込み側が早過ぎる場合にはセレクタ３と４の
切替えにより遅延回路６と７を書込み側に選択的に挿入
するように構成されている。
（発明が解決しようとする課題） 上記従来の多重化回路では、フレームメモリの他に直
列／並列変換回路を設置すると共に、書込み速度の調整
用に位相比較回路と遅延回路とセレクタとを設置してい
るので、回路が複雑・高価になるという問題がある。
列／並列変換回路を設置すると共に、書込み速度の調整
用に位相比較回路と遅延回路とセレクタとを設置してい
るので、回路が複雑・高価になるという問題がある。
また、書込み側と読出し側のクロック信号の位相比較
によって書込み速度の調整を行っているので、制御が微
妙であり経路の切替え時などにデータの破壊を生じるお
それもある。
によって書込み速度の調整を行っているので、制御が微
妙であり経路の切替え時などにデータの破壊を生じるお
それもある。
また、多重分離回路についても同様の問題がある。
（課題を解決するための手段） 本発明に係わるディジタル信号の多重化回路は、各フ
レームメモリが１フレーム分のデータを適宜なビット幅
の並列データ群に直列／並列変換しつつ保持すると共に
並列データ単位の出力を行うシフトレジスタ群を含む第
1,第２の記憶部から成ると共に、各記憶部へのデータの
書込みと読出しが１フレームごとに交番することによ
り、回路の簡易化と低廉化を実現すると共に、書込み位
置と読出し位置の距離を１フレーム以上離間させること
によりデータの破壊を有効に防止するように構成されて
いる。
レームメモリが１フレーム分のデータを適宜なビット幅
の並列データ群に直列／並列変換しつつ保持すると共に
並列データ単位の出力を行うシフトレジスタ群を含む第
1,第２の記憶部から成ると共に、各記憶部へのデータの
書込みと読出しが１フレームごとに交番することによ
り、回路の簡易化と低廉化を実現すると共に、書込み位
置と読出し位置の距離を１フレーム以上離間させること
によりデータの破壊を有効に防止するように構成されて
いる。
本発明に係わるディジタル信号の多重分離回路は、上
記多重化回路と同一の回路構成のもとで書込みと読出し
の動作が逆になるように動作することにより、回路の簡
易化と低廉化を実現するように構成されている。
記多重化回路と同一の回路構成のもとで書込みと読出し
の動作が逆になるように動作することにより、回路の簡
易化と低廉化を実現するように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例） 第１図は、本発明の一実施例に係わるディジタル信号
の多重化回路の１フレーム分の構成を示すブロック図で
ある。
の多重化回路の１フレーム分の構成を示すブロック図で
ある。
この１フレーム分の構成には、第１の記憶部Ａと第２
の記憶部Ｂとが含まれている。第１の記憶部Ａは各17段
構成の12個のシフトレジスタa1,a2・・・・・a12から構
成されている。第２の記憶部Ｂも、各17段構成の12個の
シフトレジスタb1,b2・・・・・b12から構成されてい
る。第１の記憶部Ａの書込み側には、12個のシフトレジ
スタa1〜a12のそれぞれに対応して12個のクロック・セ
レクタα１〜α12が設置されている。第２の記憶部Ｂの
書込み側にも、12個のシフトレジスタb1〜b12のそれぞ
れ対応して12個のクロック・セレクタβ１〜β12が設置
されている。
の記憶部Ｂとが含まれている。第１の記憶部Ａは各17段
構成の12個のシフトレジスタa1,a2・・・・・a12から構
成されている。第２の記憶部Ｂも、各17段構成の12個の
シフトレジスタb1,b2・・・・・b12から構成されてい
る。第１の記憶部Ａの書込み側には、12個のシフトレジ
スタa1〜a12のそれぞれに対応して12個のクロック・セ
レクタα１〜α12が設置されている。第２の記憶部Ｂの
書込み側にも、12個のシフトレジスタb1〜b12のそれぞ
れ対応して12個のクロック・セレクタβ１〜β12が設置
されている。
12個のクロック・セレクタα１〜α12のそれぞれは、
12個の入力端子C1〜C12に出現する書込みクロック信号C
K1〜CK12と入力端子CKに出現する読出しクロック信号CL
Kの一方を入力端子Ｍに出現するモード選択指令に従っ
て選択し、12個のシフトレジスタa1〜a12の一つに供給
する。同様に、12個のクロック信号セレクタβ１〜β12
のそれぞれも、12個の入力端子C1〜C12に出現する書込
みクロック信号CK1〜CK12と入力端子CKに出現する読出
しクロック信号CLKの一方を入力端子Ｍに出現するモー
ド選択指令に従って選択し、12個のシフトレジスタb1〜
b12の一つに供給する。
12個の入力端子C1〜C12に出現する書込みクロック信号C
K1〜CK12と入力端子CKに出現する読出しクロック信号CL
Kの一方を入力端子Ｍに出現するモード選択指令に従っ
て選択し、12個のシフトレジスタa1〜a12の一つに供給
する。同様に、12個のクロック信号セレクタβ１〜β12
のそれぞれも、12個の入力端子C1〜C12に出現する書込
みクロック信号CK1〜CK12と入力端子CKに出現する読出
しクロック信号CLKの一方を入力端子Ｍに出現するモー
ド選択指令に従って選択し、12個のシフトレジスタb1〜
b12の一つに供給する。
第1,第２の記憶部A,Bの読出し側には、12個のデータ
・セレクタγ1,γ２・・・・・γ12が設置されている。
これら12個のデータ・セレクタγ１〜γ12は、第１の記
憶部Ａの12個のシフトレジスタa1〜a12に出現する12ビ
ット幅の並列データと、第２の記憶部Ｂの12個のシフト
レジスタb1〜b12に出現する12ビット幅の並列データの
うちの一方を入力端子Ｍに出現するモード選択指令MSに
従って選択し、12個のデータ出力端O1〜O12に供給す
る。
・セレクタγ1,γ２・・・・・γ12が設置されている。
これら12個のデータ・セレクタγ１〜γ12は、第１の記
憶部Ａの12個のシフトレジスタa1〜a12に出現する12ビ
ット幅の並列データと、第２の記憶部Ｂの12個のシフト
レジスタb1〜b12に出現する12ビット幅の並列データの
うちの一方を入力端子Ｍに出現するモード選択指令MSに
従って選択し、12個のデータ出力端O1〜O12に供給す
る。
第１図の回路では、第1,第２の記憶部A,Bを構成する
各17段構成の12個のシフトレジスタによって１フレーム
分のデータが各12ビット幅の17個の並列データ群に直列
／並列変換されながら保持される。この直列／並列変換
されながら保持された17個の並列データは、17個の読出
しクロック信号CLKに同期して対応の記憶部から読出さ
れる。また、上記第1,第２の記憶部A,Bへのデータの書
込みと読出しが１フレームごとに交番される。
各17段構成の12個のシフトレジスタによって１フレーム
分のデータが各12ビット幅の17個の並列データ群に直列
／並列変換されながら保持される。この直列／並列変換
されながら保持された17個の並列データは、17個の読出
しクロック信号CLKに同期して対応の記憶部から読出さ
れる。また、上記第1,第２の記憶部A,Bへのデータの書
込みと読出しが１フレームごとに交番される。
すなわち、第２図と第３図の波形図に示すように、入
力端子Ｉに出現する多重化対象の低次信号DTに含まれる
最初の12ビット分のデータ〔D1,D2,D3・・・D12〕は、
モード選択指令MSに従ってセレクタα１〜α12が選択中
の書込みクロック信号CK1〜CK12に同期して、12個のシ
フトレジスタa1〜a12にシフト入力されてゆく。低次信
号DTに含まれる後続の12ビット分のデータ〔D13,D14,D1
5・・・D24〕は、書込みクロック信号CK1〜CK12に同期
して、12個のシフトレジスタa1〜a12にシフト入力され
てゆく。以下同様にして、低次信号DTに含まれる12ビッ
ト分のデータが書込みクロック信号に同期して12個のシ
フトレジスタa1〜a2にシフト入力されてゆき、最後の12
ビット分のデータ〔D393,D394・・・・D204〕のシフト
入力によって１フレーム分のデータの書込みが終了す
る。
力端子Ｉに出現する多重化対象の低次信号DTに含まれる
最初の12ビット分のデータ〔D1,D2,D3・・・D12〕は、
モード選択指令MSに従ってセレクタα１〜α12が選択中
の書込みクロック信号CK1〜CK12に同期して、12個のシ
フトレジスタa1〜a12にシフト入力されてゆく。低次信
号DTに含まれる後続の12ビット分のデータ〔D13,D14,D1
5・・・D24〕は、書込みクロック信号CK1〜CK12に同期
して、12個のシフトレジスタa1〜a12にシフト入力され
てゆく。以下同様にして、低次信号DTに含まれる12ビッ
ト分のデータが書込みクロック信号に同期して12個のシ
フトレジスタa1〜a2にシフト入力されてゆき、最後の12
ビット分のデータ〔D393,D394・・・・D204〕のシフト
入力によって１フレーム分のデータの書込みが終了す
る。
第３図の波形図に示すように、上記１フレーム分の書
込みの終了とほぼ同期して入力端子Ｍ上のモード選択指
令MSが反転し、次の１フレーム分の低次信号の記憶部Ｂ
への書込みが開始される。この記憶部Ｂへの書込みは、
上記記憶部Ａへの書込みの場合と同様にして行われる。
一方、記憶部Ａについては、第３図と第４図の波形図に
示すように、入力端子CKに供給される17個の読出しクロ
ック信号CLKに同期して、各12ビット幅の17個の並列デ
ータ〔D1,D2・・・・D12〕，〔D13,D14・・・・D24〕・
・・・・・〔D393,D394・・・・D204〕が読出され、デ
ータ・セレクタγ１〜γ12を経て出力端子O1〜O12に出
力される。
込みの終了とほぼ同期して入力端子Ｍ上のモード選択指
令MSが反転し、次の１フレーム分の低次信号の記憶部Ｂ
への書込みが開始される。この記憶部Ｂへの書込みは、
上記記憶部Ａへの書込みの場合と同様にして行われる。
一方、記憶部Ａについては、第３図と第４図の波形図に
示すように、入力端子CKに供給される17個の読出しクロ
ック信号CLKに同期して、各12ビット幅の17個の並列デ
ータ〔D1,D2・・・・D12〕，〔D13,D14・・・・D24〕・
・・・・・〔D393,D394・・・・D204〕が読出され、デ
ータ・セレクタγ１〜γ12を経て出力端子O1〜O12に出
力される。
以下同様にして、第２の記憶部Ｂへの書込みが終了す
ると第１の記憶部Ａへの書込が開始され、この書込みの
途中で記憶部Ｂからの読出しが行われるという書込みと
読出しの交番が繰り返される。
ると第１の記憶部Ａへの書込が開始され、この書込みの
途中で記憶部Ｂからの読出しが行われるという書込みと
読出しの交番が繰り返される。
以上、シフトレジスタの段数が17で、個数が12の場合
を例示した。しかしながら、上記シフトレジスタの段数
や個数は、データ量や読み書き速度などに応じて他の適
宜な値を選択できる。
を例示した。しかしながら、上記シフトレジスタの段数
や個数は、データ量や読み書き速度などに応じて他の適
宜な値を選択できる。
以上、本発明の多重化回路の実施例を説明した。本発
明の多重分離回路は、上記多重化回路と同一の構成のも
とに書込み側と読出し側を逆転させればよいだけなの
で、その実施例の説明は省略する。
明の多重分離回路は、上記多重化回路と同一の構成のも
とに書込み側と読出し側を逆転させればよいだけなの
で、その実施例の説明は省略する。
（発明の効果） 以上詳細に説明したように、本発明に係わるディジタ
ル信号の多重化回路は、各フレームメモリが１フレーム
分のデータを適宜なビット幅の並列データ群に直列／並
列変換しつつ保持すると共に並列データ単位の読出しが
行われるシフトレジスタ群を含む第1,第２の記憶部から
成ると共に、各記憶部へのデータの書込みと読出しが１
フレームごとに交番される構成であるから、従来回路に
比べて簡易・安価になると共に、書込み位置と読出し位
置の距離が１フレーム以上離間されることによりデータ
の破壊か有効に防止できるという効果が奏される。
ル信号の多重化回路は、各フレームメモリが１フレーム
分のデータを適宜なビット幅の並列データ群に直列／並
列変換しつつ保持すると共に並列データ単位の読出しが
行われるシフトレジスタ群を含む第1,第２の記憶部から
成ると共に、各記憶部へのデータの書込みと読出しが１
フレームごとに交番される構成であるから、従来回路に
比べて簡易・安価になると共に、書込み位置と読出し位
置の距離が１フレーム以上離間されることによりデータ
の破壊か有効に防止できるという効果が奏される。
また、本発明の多重分離回路においても上記多重化回
路と同様の効果が奏される。
路と同様の効果が奏される。
第１図は本発明の一実施例に係わるディジタル信号の多
重化回路の構成を示すブロック図、第２図乃至第４図は
第１図の回路の動作を説明するための波形図、第５図は
従来のディジタル信号の多重化回路の構成を示すブロッ
ク図である。 Ａ……第１の記憶部、Ｂ……第２の記憶部、a1〜a12…
…シフトレジスタ、b1〜b12……シフトレジスタ、α１
〜α12,β１〜β12……クロック・セレクタ、γ１〜γ1
2……データ・セレクタ、Ｉ……多重化対象の低次信号
の入力端子、C1〜C12……書込クロック信号の入力端
子、CK……読出しクロック信号の入力端子、O1〜O12…
…データ出力端子。
重化回路の構成を示すブロック図、第２図乃至第４図は
第１図の回路の動作を説明するための波形図、第５図は
従来のディジタル信号の多重化回路の構成を示すブロッ
ク図である。 Ａ……第１の記憶部、Ｂ……第２の記憶部、a1〜a12…
…シフトレジスタ、b1〜b12……シフトレジスタ、α１
〜α12,β１〜β12……クロック・セレクタ、γ１〜γ1
2……データ・セレクタ、Ｉ……多重化対象の低次信号
の入力端子、C1〜C12……書込クロック信号の入力端
子、CK……読出しクロック信号の入力端子、O1〜O12…
…データ出力端子。
Claims (2)
- 【請求項１】フレーム構成のデイジタル信号をフレーム
ごとに設けられたフレームメモリに書込み、この書込み
速度よりも高速で読出すことによりフレーム多重化を行
うデイジタル信号の多重化回路において、 前記各フレームメモリは、１フレーム分のデータを適宜
なビット幅の並列データ群に直列／並列変換しつつ保持
すると共に並列データ単位の出力を行うシフトレジスタ
群を含む第1,第２の記憶部と、前記各シフトレジスタ入
力部にそれぞれ設けられモード選択指令に基づき読み出
しクロックまたは書込みクロックを選択し前記対応する
シフトレジスタに供給するセレクタと、前記１フレーム
分のシフトレジスタに対応してその各出力部に設けられ
前記モード選択指令に基づき前記第１または第２の記憶
部のデータを選択して出力させるセレクタと、前記モー
ド選択指令を導入する端子を備え、各記憶部へのデータ
の書込みと読出しが１フレームごとに交番されることを
特徴とするディジタル信号の多重化回路。 - 【請求項２】フレーム構成のディジタル信号をフレーム
ごとに設けられたフレームメモリに書込み、この書込み
速度よりも低速で読出すことによりフレーム多重分離を
行うディジタル信号の多重分離回路において、 前記各フレームメモリは、適宜なビット幅の並列データ
群から成る１フレーム分のデータを並列／直列変換しつ
つ保持すると共に直列データとして出力を行うシフトレ
ジスタ群を含む第1,第２の記憶部と、前記各シフトレジ
スタ出力部にそれぞれ設けられモード選択指令に基づき
読み出しクロックまたは書込みクロックを選択し前記対
応するシフトレジスタに供給するセレクタと、前記１フ
レーム分のシフトレジスタに対応してその各入力部に設
けられ前記モード選択指令に基づき前記第１または第２
の記憶部のデータを選択して入力させるセレクタと、前
記モード選択指令を導入する端子を備え、各記憶部への
データの書込みと読出しが１フレームごとに交番される
ことを特徴とするディジタル信号の多重分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047065A JP2871688B2 (ja) | 1988-02-29 | 1988-02-29 | ディジタル信号の多重化回路と多重分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047065A JP2871688B2 (ja) | 1988-02-29 | 1988-02-29 | ディジタル信号の多重化回路と多重分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01221948A JPH01221948A (ja) | 1989-09-05 |
| JP2871688B2 true JP2871688B2 (ja) | 1999-03-17 |
Family
ID=12764756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047065A Expired - Lifetime JP2871688B2 (ja) | 1988-02-29 | 1988-02-29 | ディジタル信号の多重化回路と多重分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871688B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157137A (ja) * | 1984-08-28 | 1986-03-24 | Nec Corp | 信号処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999556U (ja) * | 1982-12-24 | 1984-07-05 | 株式会社日立製作所 | 位相同期回路 |
-
1988
- 1988-02-29 JP JP63047065A patent/JP2871688B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157137A (ja) * | 1984-08-28 | 1986-03-24 | Nec Corp | 信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01221948A (ja) | 1989-09-05 |
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