JPS6324334B2 - - Google Patents
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- JPS6324334B2 JPS6324334B2 JP54136163A JP13616379A JPS6324334B2 JP S6324334 B2 JPS6324334 B2 JP S6324334B2 JP 54136163 A JP54136163 A JP 54136163A JP 13616379 A JP13616379 A JP 13616379A JP S6324334 B2 JPS6324334 B2 JP S6324334B2
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- 230000015654 memory Effects 0.000 claims description 33
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
- H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
- H04L5/245—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters with a number of discharge tubes or semiconductor elements which successively connect the different channels to the transmission channels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は複数の低速デイジタル多重化回線と、
単一の高速デイジタル多重化回線との相互変換を
行なう多重化多重分離化回路に関するものであ
る。
単一の高速デイジタル多重化回線との相互変換を
行なう多重化多重分離化回路に関するものであ
る。
時分割デイジタル伝送技術、時分割デイジタル
交換技術の急速な進展にともない個々の応用分野
において、その分野に適した各種のシステムが開
発されて来たが、さらに高度な応用をはかるた
め、それらのシステムを相互に接続して、サービ
スの種類や対象領域を拡大することが要求されて
いる。その場合には、各システムにおけるデイジ
タル符号形式等の違いとともに、回線の時分割多
重度の関係が問題となる。たとえば複数の低速デ
イジタル多重化回線（以下低速回線と略す場合が
ある）を多重化して単一の高速デイジタル多重化
回線（以下高速回線と略す場合がある。）に変換
する場合にも高速回線の速度が低速回線の速度の
整数倍ではない場合があり得る。この場合には多
重化、多重分離化とともに速度変換も同時に実行
する回路が必要となる。
交換技術の急速な進展にともない個々の応用分野
において、その分野に適した各種のシステムが開
発されて来たが、さらに高度な応用をはかるた
め、それらのシステムを相互に接続して、サービ
スの種類や対象領域を拡大することが要求されて
いる。その場合には、各システムにおけるデイジ
タル符号形式等の違いとともに、回線の時分割多
重度の関係が問題となる。たとえば複数の低速デ
イジタル多重化回線（以下低速回線と略す場合が
ある）を多重化して単一の高速デイジタル多重化
回線（以下高速回線と略す場合がある。）に変換
する場合にも高速回線の速度が低速回線の速度の
整数倍ではない場合があり得る。この場合には多
重化、多重分離化とともに速度変換も同時に実行
する回路が必要となる。
従来このような多重化多重分離化回路としては
第１図に示すような回路が用いられていた。すな
わち多重化回路については複数の低速デイジタル
多重化回線をいつたん本数倍の多重度の高速デイ
ジタル多重化回線に変換してから速度変換を行な
つて所望の多重度の高速デイジタル多重化回線と
し、多重分離化回路については、高速デイジタル
多重化回線をいつたん低速デイジタル多重化回線
の本数倍の多重度の高速デイジタル多重化回線に
速度変換してから、低速デイジタル多重化回線に
分離する方法である。
第１図に示すような回路が用いられていた。すな
わち多重化回路については複数の低速デイジタル
多重化回線をいつたん本数倍の多重度の高速デイ
ジタル多重化回線に変換してから速度変換を行な
つて所望の多重度の高速デイジタル多重化回線と
し、多重分離化回路については、高速デイジタル
多重化回線をいつたん低速デイジタル多重化回線
の本数倍の多重度の高速デイジタル多重化回線に
速度変換してから、低速デイジタル多重化回線に
分離する方法である。
第１図において、入力側の第１の低速デイジタ
ル多重化回線１１および第ｍの低速デイジタル多
重化回線１２（多重度はともにn1）は多重化回路
１３によつて多重度n2（＝n1×ｍ）の単一の高速
デイジタル多重化回線１４に変換される。高速デ
イジタル多重化回線１４上の信号は１フレームご
とに交互にメモリ１５および１６に書込まれる。
書込用アドレス１７は高速デイジタル多重化回線
１４に対応した速度とアドレス内容を持ち、選択
回路１８，１９を経てメモリ１５，１６に１フレ
ームごとに交互に供給される。このようにして書
込まれた信号は、次のフレームで読出され、選択
回路２０を経て出力側の高速デイジタル多重化回
線２１（多重度n3）上に出力される。読出用アド
レス２２は高速デイジタル多重化回線２１に対応
した速度とアドレス内容を持ち、選択回路１８，
１９を経て、メモリ１５，１６に１フレームごと
に交互に供給される。
ル多重化回線１１および第ｍの低速デイジタル多
重化回線１２（多重度はともにn1）は多重化回路
１３によつて多重度n2（＝n1×ｍ）の単一の高速
デイジタル多重化回線１４に変換される。高速デ
イジタル多重化回線１４上の信号は１フレームご
とに交互にメモリ１５および１６に書込まれる。
書込用アドレス１７は高速デイジタル多重化回線
１４に対応した速度とアドレス内容を持ち、選択
回路１８，１９を経てメモリ１５，１６に１フレ
ームごとに交互に供給される。このようにして書
込まれた信号は、次のフレームで読出され、選択
回路２０を経て出力側の高速デイジタル多重化回
線２１（多重度n3）上に出力される。読出用アド
レス２２は高速デイジタル多重化回線２１に対応
した速度とアドレス内容を持ち、選択回路１８，
１９を経て、メモリ１５，１６に１フレームごと
に交互に供給される。
すなわちメモリ１５および１６は、一方が書込
み中のときは他方が読出し中という関係にあり、
しかもこの関係を１フレームごとに逆転させて動
作する。選択回路１８および１９は、各々メモリ
１５，１６の動作に対応したアドレスを選択して
メモリに供給し、選択回路２０はメモリ１５，１
６のうち読出し中のメモリの出力を選択して、出
力側高速デイジタル多重化回線２１上に出力す
る。
み中のときは他方が読出し中という関係にあり、
しかもこの関係を１フレームごとに逆転させて動
作する。選択回路１８および１９は、各々メモリ
１５，１６の動作に対応したアドレスを選択して
メモリに供給し、選択回路２０はメモリ１５，１
６のうち読出し中のメモリの出力を選択して、出
力側高速デイジタル多重化回線２１上に出力す
る。
このようにしてn2チヤネル分の信号をメモリに
書込み、n3チヤネル分の信号をメモリから読出す
ことによつて、多重度n1のｍ本の低速デイジタル
多重化回線は多重度n3の単一の高速デイジタル多
重化回線に変換される。したがつてn2（＝n1×ｍ）
＞n3の場合は（n2−n3）個のチヤネルが脱落し、
n2＜n3の場合は（n3−n2）個のチヤネルが増加す
る。
書込み、n3チヤネル分の信号をメモリから読出す
ことによつて、多重度n1のｍ本の低速デイジタル
多重化回線は多重度n3の単一の高速デイジタル多
重化回線に変換される。したがつてn2（＝n1×ｍ）
＞n3の場合は（n2−n3）個のチヤネルが脱落し、
n2＜n3の場合は（n3−n2）個のチヤネルが増加す
る。
一方入力側高速デイジタル多重化回線２３につ
いても、全く同様にしてメモリ２４，２５は１フ
レームごとに交互に読出し、書込みを行ない、読
出された出力を選択回路２６が多重度n2（＝n1×
ｍ）の高速デイジタル多重化回線２７上に出力す
る。ただしこの場合アドレス１７は高速デイジタ
ル多重化回線２７に対応した読出しアドレスとな
り、アドレス２２は入力側高速デイジタル多重化
回線２３に対応した書込みアドレスとなる。高速
デイジタル多重化回線２７は多重分離化回路２８
によつて多重度n1のｍ本の低速デイジタル多重化
回線２９，３０に変換される。
いても、全く同様にしてメモリ２４，２５は１フ
レームごとに交互に読出し、書込みを行ない、読
出された出力を選択回路２６が多重度n2（＝n1×
ｍ）の高速デイジタル多重化回線２７上に出力す
る。ただしこの場合アドレス１７は高速デイジタ
ル多重化回線２７に対応した読出しアドレスとな
り、アドレス２２は入力側高速デイジタル多重化
回線２３に対応した書込みアドレスとなる。高速
デイジタル多重化回線２７は多重分離化回路２８
によつて多重度n1のｍ本の低速デイジタル多重化
回線２９，３０に変換される。
このようにしてn3チヤネル分の信号をメモリに
書込み、n2チヤネル分の信号をメモリから読出す
ことによつて、多重度n3の単一の高速デイジタル
多重化回線は、多重度n1のｍ本の低速デイジタル
多重化回線に変換される。そしてn2＞n3の場合は
（n2−n3）個のチヤネルが増加し、n2＜n3の場合
は（n3−n2）個のチヤネルが脱落する。
書込み、n2チヤネル分の信号をメモリから読出す
ことによつて、多重度n3の単一の高速デイジタル
多重化回線は、多重度n1のｍ本の低速デイジタル
多重化回線に変換される。そしてn2＞n3の場合は
（n2−n3）個のチヤネルが増加し、n2＜n3の場合
は（n3−n2）個のチヤネルが脱落する。
以上のような従来方式においては、１フレーム
分のメモリを切替えて用いるため、信号に１フレ
ーム分の遅延が生ずる。デイジタル通信システム
では、フレーム同期回路、交換機のメモリ・スイ
ツチ回路等遅延を生ずる部分が各所に多数存在
し、それらが累積されて全体としてかなり大きな
遅延量となるため、品質の劣化を生ずるおそれが
ある。したがつて各部分においてできるだけ遅延
量を減らすことが必要であり、多重化多重分離化
回路も例外ではない。また従来方式では２系統の
メモリを切替えて用いるため、それらの書込み、
読出しに必要なアドレス、タイミング信号の供給
や切替用の回路が必要になり、第１図からもわか
るように回路構成が複雑化する。さらにメモリと
しては高速デイジタル多重化回線に対応した動作
速度を有するものが必要である。したがつて多重
度のかなり高い高速回線と低速回線との変換を行
なう場合には、前述の回路構成の複雑さと相俟つ
て大きな困難をともなう。一方これらの回路を動
作させるクロツクとしては、多重度n2（＝n1×ｍ）
およびn3に対応した周波数のものが必要である。
多重度n1に対応した周波数のものは多重度n2に対
応した周波数のものから分周して作ればよい。し
かし多重度n2の回線は、多重度n1から多重度n3に
変換する途中の過程で一時的に必要になる回線で
あり、入力側、出力側には存在しない回線であ
る。そのような回線のために高い周波数のクロツ
ク源を設置することは、システム構成上に極めて
不利になる。すなわち多重度n2、n3に対応した周
波数を単一のクロツク源によつて供給する場合に
は両者の最小公倍数に相当する極めて高い周波数
のクロツク源が必要となる。また位相同期化した
異なるクロツク源によつて両周波数を供給する場
合には、多重度n2、n3の両回線のフレーム位相の
相対的な関係が変化すると、両回線のチヤネルの
対応関係が容易に崩れる可能性がある。
分のメモリを切替えて用いるため、信号に１フレ
ーム分の遅延が生ずる。デイジタル通信システム
では、フレーム同期回路、交換機のメモリ・スイ
ツチ回路等遅延を生ずる部分が各所に多数存在
し、それらが累積されて全体としてかなり大きな
遅延量となるため、品質の劣化を生ずるおそれが
ある。したがつて各部分においてできるだけ遅延
量を減らすことが必要であり、多重化多重分離化
回路も例外ではない。また従来方式では２系統の
メモリを切替えて用いるため、それらの書込み、
読出しに必要なアドレス、タイミング信号の供給
や切替用の回路が必要になり、第１図からもわか
るように回路構成が複雑化する。さらにメモリと
しては高速デイジタル多重化回線に対応した動作
速度を有するものが必要である。したがつて多重
度のかなり高い高速回線と低速回線との変換を行
なう場合には、前述の回路構成の複雑さと相俟つ
て大きな困難をともなう。一方これらの回路を動
作させるクロツクとしては、多重度n2（＝n1×ｍ）
およびn3に対応した周波数のものが必要である。
多重度n1に対応した周波数のものは多重度n2に対
応した周波数のものから分周して作ればよい。し
かし多重度n2の回線は、多重度n1から多重度n3に
変換する途中の過程で一時的に必要になる回線で
あり、入力側、出力側には存在しない回線であ
る。そのような回線のために高い周波数のクロツ
ク源を設置することは、システム構成上に極めて
不利になる。すなわち多重度n2、n3に対応した周
波数を単一のクロツク源によつて供給する場合に
は両者の最小公倍数に相当する極めて高い周波数
のクロツク源が必要となる。また位相同期化した
異なるクロツク源によつて両周波数を供給する場
合には、多重度n2、n3の両回線のフレーム位相の
相対的な関係が変化すると、両回線のチヤネルの
対応関係が容易に崩れる可能性がある。
本発明は従来方式のこれらの欠点を除去し、低
速デイジタル多重化回線に各々適当な遅延を与え
ることにより、全体として遅延が少なく、回路構
成も単純で所要クロツク源の周波数も低いような
多重化多重分離化回路を得んとするものである。
速デイジタル多重化回線に各々適当な遅延を与え
ることにより、全体として遅延が少なく、回路構
成も単純で所要クロツク源の周波数も低いような
多重化多重分離化回路を得んとするものである。
すなわち本発明によれば、複数の低速デイジタ
ル多重化回線と、その速度と本数の積とは異なる
速度を有する単一の高速デイジタル多重化回線と
の相互交換を行なう多重化多重分離化回路におい
て；入力側の低速デイジタル多重化回線ごとに設
けられ各回線に対して異なる遅延を与える複数個
の遅延回路と、前記遅延回路の出力を順次選択し
て出力する選択回路と、前記選択回路の出力を出
力側の高速デイジタル多重化回線に対応したタイ
ミングで読込んで出力する記憶回路とからなる多
重化回路と；入力側の高速デイジタル多重化回線
上の信号を前記高速デイジタル多重化回線に対応
したタイミングで複数の低速デイジタル多重化回
線に順次分配する分配回路と、前記分配回路の出
力を保持する保持回路と、前記保持回路の出力を
出力側の低速デイジタル多重化回線に対応し、か
つ各低速デイジタル多重化回線によつて少しずつ
異なるタイミングで読込んで出力する第１の記憶
回路と、前記第１の記憶回路の出力を各低速デイ
ジタル多重化回線について共通のタイミングで読
込んで出力する第２の記憶回路とからなる多重分
離化回路によつて構成されることを特徴とする多
重化多重分離化回路が得られる。
ル多重化回線と、その速度と本数の積とは異なる
速度を有する単一の高速デイジタル多重化回線と
の相互交換を行なう多重化多重分離化回路におい
て；入力側の低速デイジタル多重化回線ごとに設
けられ各回線に対して異なる遅延を与える複数個
の遅延回路と、前記遅延回路の出力を順次選択し
て出力する選択回路と、前記選択回路の出力を出
力側の高速デイジタル多重化回線に対応したタイ
ミングで読込んで出力する記憶回路とからなる多
重化回路と；入力側の高速デイジタル多重化回線
上の信号を前記高速デイジタル多重化回線に対応
したタイミングで複数の低速デイジタル多重化回
線に順次分配する分配回路と、前記分配回路の出
力を保持する保持回路と、前記保持回路の出力を
出力側の低速デイジタル多重化回線に対応し、か
つ各低速デイジタル多重化回線によつて少しずつ
異なるタイミングで読込んで出力する第１の記憶
回路と、前記第１の記憶回路の出力を各低速デイ
ジタル多重化回線について共通のタイミングで読
込んで出力する第２の記憶回路とからなる多重分
離化回路によつて構成されることを特徴とする多
重化多重分離化回路が得られる。
以下本発明を図面を参照して詳細に説明する。
第２図は本発明の実施例を示す図で、入力側の第
１の低速デイジタル多重化回線３１はそのまます
なわち遅延０で、第２の低速デイジタル多重化回
線３２は第１の遅延回路３３によつてｄの遅延を
与えられ、第ｍの低速デイジタル多重化回線３４
は第（ｍ−１）の遅延回路３５によつて（ｍ−
１）×ｄの遅延を与えられて各々選択回路３６に
出力される。選択回路３６は入力端子３７に加え
られる切替信号にしたがい出力側高速デイジタル
多重化回線（多重度n3）の１チヤネルごとに各々
遅延を与えられたｍ本の入力側低速デイジタル多
重化回線の１つを選択して出力する。選択は遅延
０の第１の低速回線から順に遅延（ｍ−１）ｄの
第ｍの低速回線まで循環的に行なう。記憶回路３
８はこの出力を入力端子３９に加えられる出力側
高速デイジタル多重化回線に対応したクロツクパ
ルスで取込み、出力側高速デイジタル多重化回線
４０上に出力する。第３図に示すようにこのとき
各入力側低速デイジタル多重化回線に対する記憶
回路３８の取込みタイミングは少しずつずれてお
り、またn1×ｍ＞n3とすると同一の低速デイジタ
ル多重化回線上の各信号に対する相対的な取込み
タイミングも１フレームの間に次第に遅れて来
る。これに対して各低速入力回線に適当な遅延を
与えているので第３図に示すように１フレームの
最後の部分を除き、チヤネルの脱落（スリツプ現
象）を防ぎつつ所望の多重度n3の高速デイジタル
多重化回線に変換することができる。１フレーム
に相当する時間が経過すると、選択回路３６は再
び遅延０の第１の低速回線にもどつて選択を行な
う。したがつてこのときにn1×ｍ−n3個のチヤネ
ルがまとめて脱落する。またn1×ｍ＜n3の場合に
は同一の低速デイジタル多重化回線上の各信号に
対する相対的な取込みタイミングは１フレームの
間に次第に進んで来る。したがつて第３図の場合
よりも予め高速回線のフレーム位相を少し（低速
回線の１チヤネル分以下）遅らせておく必要があ
る。また１フレームの最後の部分ではn3−n1×ｍ
個のチヤネルが重複して現われる。なお遅延ｄは
０＜（ｍ−１）ｄ＜Ｔ（Ｔ：低速デイジタル多重化
回線の１チヤネル分の時間）を満たし、かつ取込
みタイミングが対応する各低速回線のチヤネル内
にとどまるように選ぶ。またそのような関係を満
せば、必ずしもすべての低速回線で遅延量が異な
つている必要はない。
第２図は本発明の実施例を示す図で、入力側の第
１の低速デイジタル多重化回線３１はそのまます
なわち遅延０で、第２の低速デイジタル多重化回
線３２は第１の遅延回路３３によつてｄの遅延を
与えられ、第ｍの低速デイジタル多重化回線３４
は第（ｍ−１）の遅延回路３５によつて（ｍ−
１）×ｄの遅延を与えられて各々選択回路３６に
出力される。選択回路３６は入力端子３７に加え
られる切替信号にしたがい出力側高速デイジタル
多重化回線（多重度n3）の１チヤネルごとに各々
遅延を与えられたｍ本の入力側低速デイジタル多
重化回線の１つを選択して出力する。選択は遅延
０の第１の低速回線から順に遅延（ｍ−１）ｄの
第ｍの低速回線まで循環的に行なう。記憶回路３
８はこの出力を入力端子３９に加えられる出力側
高速デイジタル多重化回線に対応したクロツクパ
ルスで取込み、出力側高速デイジタル多重化回線
４０上に出力する。第３図に示すようにこのとき
各入力側低速デイジタル多重化回線に対する記憶
回路３８の取込みタイミングは少しずつずれてお
り、またn1×ｍ＞n3とすると同一の低速デイジタ
ル多重化回線上の各信号に対する相対的な取込み
タイミングも１フレームの間に次第に遅れて来
る。これに対して各低速入力回線に適当な遅延を
与えているので第３図に示すように１フレームの
最後の部分を除き、チヤネルの脱落（スリツプ現
象）を防ぎつつ所望の多重度n3の高速デイジタル
多重化回線に変換することができる。１フレーム
に相当する時間が経過すると、選択回路３６は再
び遅延０の第１の低速回線にもどつて選択を行な
う。したがつてこのときにn1×ｍ−n3個のチヤネ
ルがまとめて脱落する。またn1×ｍ＜n3の場合に
は同一の低速デイジタル多重化回線上の各信号に
対する相対的な取込みタイミングは１フレームの
間に次第に進んで来る。したがつて第３図の場合
よりも予め高速回線のフレーム位相を少し（低速
回線の１チヤネル分以下）遅らせておく必要があ
る。また１フレームの最後の部分ではn3−n1×ｍ
個のチヤネルが重複して現われる。なお遅延ｄは
０＜（ｍ−１）ｄ＜Ｔ（Ｔ：低速デイジタル多重化
回線の１チヤネル分の時間）を満たし、かつ取込
みタイミングが対応する各低速回線のチヤネル内
にとどまるように選ぶ。またそのような関係を満
せば、必ずしもすべての低速回線で遅延量が異な
つている必要はない。
一方入力側の高速デイジタル多重化回線４１上
の各チヤネルは、入力端子３７に加えられる切替
信号にしたがつて、分配回路４２により第１の保
持回路４３、第２の保持回路４４、…第ｍの保持
回路４５に順次分配される。保持回路４３，４
４，４５は各々分配された信号を、次に信号が分
配されるまで保持する。前記保持回路に保持され
た信号は各々記憶回路４６，４７，４８によつ
て、出力側低速デイジタル多重化回線に対応した
クロツクパルスで取込まれる。このときの入力側
高速デイジタル多重化回線および保持回路４３，
４４，４５、記憶回路４６，４７，４８のタイミ
ングの関係はやはり第３図によつて表わされる。
すなわち第３図において…→で示したのが各保持
回路で分配回路４２の出力を取込んで保持を開始
するタイミングを示し、各低速入力回線の各チヤ
ネルの終了時点が、各記憶回路が対応する保持回
路の出力を取込むタイミングを示す。したがつて
各記憶回路は各々異なるタイミングで保持回路の
出力を取込むことになる。記憶回路４９は前記各
記憶回路の出力を共通のタイミングで取込み、出
力する回路である。この出力が各々出力側の第
１、第２、第ｍの低速デイジタル多重化回線５
０，５１，５２となる。この場合も保持回路４
３，４４，４５の取込みタイミングは少しずつず
れており、また対応する記憶回路４６，４７，４
８の取込みタイミングとの相対的な関係も１フレ
ームの間に次第にずれて来る。しかし各記憶回路
４６，４７，４８の取込みタイミングを第３図の
ように予めずらすことにより１フレームの最後の
部分を除きチヤネルの脱落や重複を防ぎつつｍ本
の低速デイジタル多重化回線に変換することがで
きる。１フレームの最後の部分ではn1×ｍとn3と
の差に相当する数のチヤネルが脱落あるいは重複
することは低速デイジタル多重化回線を高速デイ
ジタル多重化回線に変換する場合と同様である。
またタイミングずれｄに関する条件も同様であ
る。
の各チヤネルは、入力端子３７に加えられる切替
信号にしたがつて、分配回路４２により第１の保
持回路４３、第２の保持回路４４、…第ｍの保持
回路４５に順次分配される。保持回路４３，４
４，４５は各々分配された信号を、次に信号が分
配されるまで保持する。前記保持回路に保持され
た信号は各々記憶回路４６，４７，４８によつ
て、出力側低速デイジタル多重化回線に対応した
クロツクパルスで取込まれる。このときの入力側
高速デイジタル多重化回線および保持回路４３，
４４，４５、記憶回路４６，４７，４８のタイミ
ングの関係はやはり第３図によつて表わされる。
すなわち第３図において…→で示したのが各保持
回路で分配回路４２の出力を取込んで保持を開始
するタイミングを示し、各低速入力回線の各チヤ
ネルの終了時点が、各記憶回路が対応する保持回
路の出力を取込むタイミングを示す。したがつて
各記憶回路は各々異なるタイミングで保持回路の
出力を取込むことになる。記憶回路４９は前記各
記憶回路の出力を共通のタイミングで取込み、出
力する回路である。この出力が各々出力側の第
１、第２、第ｍの低速デイジタル多重化回線５
０，５１，５２となる。この場合も保持回路４
３，４４，４５の取込みタイミングは少しずつず
れており、また対応する記憶回路４６，４７，４
８の取込みタイミングとの相対的な関係も１フレ
ームの間に次第にずれて来る。しかし各記憶回路
４６，４７，４８の取込みタイミングを第３図の
ように予めずらすことにより１フレームの最後の
部分を除きチヤネルの脱落や重複を防ぎつつｍ本
の低速デイジタル多重化回線に変換することがで
きる。１フレームの最後の部分ではn1×ｍとn3と
の差に相当する数のチヤネルが脱落あるいは重複
することは低速デイジタル多重化回線を高速デイ
ジタル多重化回線に変換する場合と同様である。
またタイミングずれｄに関する条件も同様であ
る。
本発明の方式は、第２図からもわかるように従
来方式に比べて極めて簡単な回路構成によつて実
現することができる。遅延回路３３，３５、記憶
回路３８、保持回路４３，４４，４５、記憶回路
４６，４７，４８，４９はすべてラツチ回路によ
つて構成することができる。メモリを使用しない
ため、メモリの書込み、読出しのためのタイミン
グやアドレス等の複雑な制御信号が不要であり、
またメモリの動作速度によつて適用範囲が制限さ
れることもない。しかも遅延量は、第３図からわ
かるように低速回線の１〜２チヤネル程度であり
従来方式に比べてかなり小さくすることができ
る。
来方式に比べて極めて簡単な回路構成によつて実
現することができる。遅延回路３３，３５、記憶
回路３８、保持回路４３，４４，４５、記憶回路
４６，４７，４８，４９はすべてラツチ回路によ
つて構成することができる。メモリを使用しない
ため、メモリの書込み、読出しのためのタイミン
グやアドレス等の複雑な制御信号が不要であり、
またメモリの動作速度によつて適用範囲が制限さ
れることもない。しかも遅延量は、第３図からわ
かるように低速回線の１〜２チヤネル程度であり
従来方式に比べてかなり小さくすることができ
る。
さらに本発明方式においては低速回線（多重度
n1）に対応した周波数のクロツクと、高速回線
（多重度n3）に対応した周波数のクロツクがあれ
ばよく、多重度n2（＝n1×ｍ）に対応した周波数
のクロツクは不要である。このことはクロツク発
振器の所要発振周波数の低下に極めて有効であ
り、システム構成上非常に有利になる。また多重
度n1、n2に対応した周波数を位相同期化した異な
るクロツク発振器によつて供給する場合、多重度
n1，n3の両回線のフレーム位相の相対的な関係が
変化する可能性があるが、第３図に示した同一低
速入力回線上のチヤネルに対する取込みタイミン
グの変化範囲とチヤネルの両端との間の部分が余
裕となつてある程度の変化を許容することができ
る。
n1）に対応した周波数のクロツクと、高速回線
（多重度n3）に対応した周波数のクロツクがあれ
ばよく、多重度n2（＝n1×ｍ）に対応した周波数
のクロツクは不要である。このことはクロツク発
振器の所要発振周波数の低下に極めて有効であ
り、システム構成上非常に有利になる。また多重
度n1、n2に対応した周波数を位相同期化した異な
るクロツク発振器によつて供給する場合、多重度
n1，n3の両回線のフレーム位相の相対的な関係が
変化する可能性があるが、第３図に示した同一低
速入力回線上のチヤネルに対する取込みタイミン
グの変化範囲とチヤネルの両端との間の部分が余
裕となつてある程度の変化を許容することができ
る。
以上実施例について説明したように、本発明に
よれば極めて単純な回路構成と制御信号により、
遅延が少なくまた所要クロツク発振周波数が低く
て済む多重化多重分離化回路を実現することがで
き、その効果は極めて大きいものである。
よれば極めて単純な回路構成と制御信号により、
遅延が少なくまた所要クロツク発振周波数が低く
て済む多重化多重分離化回路を実現することがで
き、その効果は極めて大きいものである。
なお以上の説明では一応１チヤネルが１ビツト
で構成されるように説明したが、本発明は原理的
に直列形デイジタル多重化回線と並列形デイジタ
ル多重化回線とを問わず適用可能なものである。
で構成されるように説明したが、本発明は原理的
に直列形デイジタル多重化回線と並列形デイジタ
ル多重化回線とを問わず適用可能なものである。
第１図は従来の多重化多重分離化回路の一例を
示すブロツク図、第２図は本発明の実施例を示す
ブロツク図、第３図は第２図の実施例におけるタ
イミング関係を示す図である。 図において、３３，３５は遅延回路、３６は選
択回路、３８，４６，４７，４８，４９は記憶回
路、４２は分配回路、４３，４４，４５は保持回
路である。
示すブロツク図、第２図は本発明の実施例を示す
ブロツク図、第３図は第２図の実施例におけるタ
イミング関係を示す図である。 図において、３３，３５は遅延回路、３６は選
択回路、３８，４６，４７，４８，４９は記憶回
路、４２は分配回路、４３，４４，４５は保持回
路である。
Claims (1)
- １ 複数の低速デイジタル多重化回線と、その速
度と本数の積とは異なる速度を有する単一の高速
デイジタル多重化回線との相互変換を行なう多重
化多重分離化回路において；入力側の低速デイジ
タル多重化回線ごとに設けられた各回線に対して
異なる遅延を与える複数個の遅延回路と前記遅延
回路の出力を順次選択して出力する選択回路と、
前記選択回路の出力を出力側の高速デイジタル多
重化回線に対応したタイミングで読込んで出力す
る記憶回路とからなる多重化回路と；入力側の高
速デイジタル多重化回線上の信号を、前記高速デ
イジタル多重化回線に対応したタイミングで複数
の低速デイジタル多重化回線に順次分配する分配
回路と、前記分配回路の出力を保持する保持回路
と、前記保持回路の出力を出力側の低速デイジタ
ル多重化回線に対応し、かつ各低速デイジタル多
重化回線によつて少しずつ異なるタイミングで読
込んで出力する第１の記憶回路と、前記第１の記
憶回路の出力を各低速デイジタル多重化回線につ
いて共通のタイミングで読込んで出力する第２の
記憶回路とからなる多重分離化回路によつて構成
されることを特徴とする多重化多重分離化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13616379A JPS5660129A (en) | 1979-10-22 | 1979-10-22 | Multiplex multiple separating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13616379A JPS5660129A (en) | 1979-10-22 | 1979-10-22 | Multiplex multiple separating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660129A JPS5660129A (en) | 1981-05-23 |
| JPS6324334B2 true JPS6324334B2 (ja) | 1988-05-20 |
Family
ID=15168785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13616379A Granted JPS5660129A (en) | 1979-10-22 | 1979-10-22 | Multiplex multiple separating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660129A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382033A (ja) * | 1986-09-25 | 1988-04-12 | Nec Corp | フレ−ム変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367308A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Multiplexing device |
-
1979
- 1979-10-22 JP JP13616379A patent/JPS5660129A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367308A (en) * | 1976-11-27 | 1978-06-15 | Mitsubishi Electric Corp | Multiplexing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660129A (en) | 1981-05-23 |
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