JP2553302B2 - タイムスロット入替装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイムスロット入替装
置に関する。

【０００２】

【従来の技術】従来、この種のタイムスロット入替装置
は、図４に示すように、ユニットフレーム毎に入力デー
タ信号ＩＮを収納、終端しかつそれらを時間軸上で入れ
替えを行うマルチフレーム構成を取っている。

【０００３】入力データ信号ＩＮは、第１〜第Ｎ（Ｎは
第１の複数を表わす）の属性による特性を持つデータタ
イムスロットを備えている。入力データ信号の中には、
データタイムスロットの内の第２の複数の連続したもの
は、第１〜第Ｘタイムスロット（Ｘは第２の複数を表わ
す）から成る上記ユニットフレームとして配置されてい
る。

【０００４】入力データ信号ＩＮは、第１のタイムスロ
ット入替回路１１（１）に供給される。第１のタイムス
ロット入替回路１１（１）は、中央処理装置（ＣＰＵ）
１３によって制御され、第１の属性に従って入力データ
信号を処理することによって第１の回路出力信号を生成
する。

【０００５】第１の回路出力信号は、中央処理装置（Ｃ
ＰＵ）１３によって制御された第２〜第Ｎのタイムスロ
ット入替回路１１（２）〜１１（Ｎ）に並列に供給され
る。第Ｎの属性による第１の回路出力信号を処理するま
でに、第ｎのタイムスロット入替回路１１（添字省略）
（ｎは一般的には１〜Ｎの間で任意に変化する）は、或
る位相で第ｎの回路出力信号を生成する。

【０００６】このような第２〜第Ｎの回路出力信号は、
第１〜第（Ｎ−１）の位相調整回路１５（１）から１５
（Ｎ−１）に供給される。第２〜第Ｎの回路出力信号の
位相調整をしながら、第１〜第（Ｎ−１）の位相調整回
路１５（添字省略）は、位相調整信号を生成する。

【０００７】第１のタイムスロット入替回路１１（１）
は、位相調整信号が次々に重ねられた入力データ信号を
最後に供給する。それにより、第１のタイムスロット入
替回路１１（１）は、出力データ信号ＯＵＴを生成す
る。

【０００８】第１のタイムスロット入替回路１１（１）
において、入力データ信号は、第１のデータメモリ１７
及び第１のフレーム周期ユニット（Ｆ ＳＹＮＣ）１９
（１）に供給される。図示した例では、第ｎのタイムス
ロット入替回路１１（ｎ）は、第ｎのデータメモリ（番
号なし）を含んでいる。第２〜第Ｎのタイムスロット入
替回路１１は、第２〜第Ｎのフレーム周期ユニット１９
（２）〜１９（Ｎ）を含んでいる。第２〜第Ｎのフレー
ム周期ユニット１９（番号省略）のうちの第Ｎのフレー
ム周期ユニット１９（Ｎ）は後で図示する。

【０００９】第１のデータメモリ１７は、書き込みアド
レスカウンタ（Ｗ ＣＴＲ）２１を伴なう。第１のフレ
ーム周期ユニット（Ｆ ＳＹＮＣ）１９（１）及び書き
込みアドレスカウンタ（Ｗ ＣＴＲ）２１の組み合わせ
は、第１のデータメモリ１７に書き込みアドレス信号を
供給するための第１の書き込みアドレス発生器として作
用する。

【００１０】第１のデータメモリ１７は、更に、ＣＰＵ
１３による制御が行われるアドレス制御メモリ（ＡＣ
Ｍ）２３を伴い、これには書き込みアドレスカウンタ
（Ｒ ＣＴＲ）２５及びマルチフレームカウンタ（ＭＦ
ＣＴＲ）２７が付随する。アドレス制御メモリ（ＡＣ
Ｍ）２３、書き込みアドレスカウンタ２５及びマルチフ
レームカウンタ２７の組み合わせは、ＣＰＵ１３の制御
の下でデータメモリ（たとえば１７）に読み出しアドレ
ス信号を供給するための読み出しアドレス発生器として
作用する。

【００１１】ところで、入力データ信号ＩＮは、連続す
るユニトフレームが多重化されたマルチフレーム信号で
ある。第１〜第Ｎのタイムスロット入替回路１１は、第
１〜第Ｎの属性に従ってマルチフレーム信号を処理する
ためのものである。

【００１２】第１のタイムスロット入替回路１１（１）
においてデータメモリ１７は、書き込みアドレス信号に
よって制御され、格納データとして第１の属性のデータ
タイムスロットがロードされる。ＣＰＵ１３に制御され
る読み出しアドレス信号によって制御され、データメモ
リ１７は、第１の回路出力信号として格納データを出力
する。第１の回路出力信号において、データタイムスロ
ットは、入替えすなわち再配置される。

【００１３】第１の回路出力信号は、並列な第２〜第Ｎ
のスロット入替回路１１に前述したように供給される。
ＣＰＵ１３に制御されて第ｎのタイムスロット入替回路
１１（ｎ）は、第ｎの属性のデータタイムスロットが入
替えられた第ｎの回路出力信号を生成する。第ｎの回路
出力信号は、第（ｎ−１）の位相調整回路１５（ｎ−
１）に送出される。

【００１４】

【発明が解決しようとする課題】しかしながら、各タイ
ムスロット入替回路１１は、データメモリのようにある
数の回路要素を備えている。そのため、従来のタイムス
ロット入替装置では、階段状の襷掛接続の構成となる結
果、設定制御が極めて複雑になる。

【００１５】しかも、入力データ信号が多くの属性によ
る特徴を持つとき、従来のタイムスロット入替装置で
は、ハードウェアの規模が巨大になり、位相調整回路が
必要な為、信号の遅延が増大するという欠点もある。

【００１６】そこで、本発明の技術的課題は、コンパク
トで制御が容易で、各信号に余計な遅延を生じさせない
で最小限の遅延時間でタイムスロットの入替を行うこと
ができるタイムスロット入替装置を得ることにある。

【００１７】

【課題を解決するための手段】本発明によれば、各デー
タタイムスロットが第１乃至第Ｎ（Ｎは２以上の整数）
の属性（ＴＰ（１）〜ＴＰ（Ｎ））の一つを持つように
特徴付けられており、各ユニットフレームが第１乃至第
Ｘ（Ｘは２以上の整数）のデータタイムスロット（ＴＳ
（１）〜ＴＳ（Ｘ））を有している入力データ信号（Ｉ
Ｎ）に応答して、前記データタイムスロットを前記第１
乃至前記第Ｎの属性に従って入れ替えて、入れ替えられ
たタイムスロットを有する出力データ信号を生成するタ
イムスロット入替装置であって、前記入力データ信号が
前記第１乃至前記第Ｎの属性によって特徴付けられた第
１乃至第Ｎのマルチフレーム（ＭＦ（１）〜ＭＦ
（Ｎ））のマルチフレーム構造を有している前記タイム
スロット入替装置において、中央処理装置（１３）と、
各ユニットフレームにおける前記第１乃至前記第Ｘのデ
ータタイムスロットを表す書き込みアドレス信号を発生
する書き込みアドレスカウンタ（２１）と、この書き込
みアドレスカウンタに接続されると共に前記中央処理装
置から前記第１乃至前記第Ｎの属性をそれぞれ書き込み
属性として供給され、前記書き込みアドレス信号に同期
して前記書き込み属性を表すスイッチモード信号を出力
するスイッチモードメモリ（３５）と、前記入力データ
信号を供給され、前記ユニットフレームにおいて前記第
１乃至第Ｎの属性によってそれぞれ特徴付けられたデー
タタイムスロットについて同期をとり、前記第１の属性
乃至前記第Ｎの属性によってそれぞれ特徴付けられたデ
ータタイムスロットのシーケンスを、第１乃至第Ｎの同
期シーケンスとして出力する第１乃至第Ｎのフレーム同
期ユニット（１９（１）〜１９（Ｎ））と、前記スイッ
チモードメモリ及び前記フレーム同期ユニットに接続さ
れ、前記第１乃至前記第Ｎの同期シーケンスから、前記
スイッチモード信号によって表された前記書き込み属性
で特徴付けられたシーケンスを第１乃至第Ｎの選択され
たシーケンスとして選択するセレクタユニット（３７）
と、前記入力データ信号を供給されると共に、前記書き
込みアドレスカウンタ及び前記セレクタユニットに接続
され、前記書き込みカウント信号及び前記選択されたシ
ーケンスに従って各ユニットフレームの前記データタイ
ムスロットを、格納されたデータ信号として格納する唯
一のデータメモリ（１７）と、前記各ユニットフレーム
において繰り返されるデータタイムスロットを表す読み
出しカウント信号を出力する読み出しアドレスカウンタ
（２５）と、その時点で前記第１乃至前記第Ｎのマルチ
フレームの一つを表すマルチフレームカウント信号を出
力するマルチフレームカウンタ（２７）と、前記スイッ
チモードメモリに接続され、位相調整されたスイッチモ
ード信号を生成する位相調整回路（２９）と、前記マル
チフレームカウンタ及び前記位相調整回路に接続され、
前記マルチフレームカウント信号を前記位相調整された
スイッチモード信号によって調整し、調整されたマルチ
フレームカウント信号をアドレスメモリ制御信号として
出力するアドレスメモリ制御ユニット（３９）と、前記
唯一のデータメモリ、前記読み出しアドレスカウンタ、
及び前記アドレスメモリ制御ユニットに接続され、前記
中央処理装置から前記第１乃至前記第Ｎの属性をそれぞ
れ読み出し属性として供給され、前記読み出しカウント
信号及び前記アドレスメモリ制御信号に応答して前記格
納されたデータ信号を前記唯一のデータメモリから前記
出力データ信号として読み出すための読み出しアドレス
信号を出力するアドレス制御メモリ（２３）とを有する
ことを特徴とするタイムスロット入替装置が得られる。

【００１８】

【実施例】本発明の一実施例によるタイムスロット入替
装置を図面を用いて説明する。

【００１９】図１を参照して、本発明の一実施例による
タイムスロット入替装置の説明をする。従来例と同じ部
分については同じ参照番号や符号を付してある。

【００２０】本発明の一実施例によるタイムスロット入
替装置は、図４に示された従来例と比較して、ＣＰＵ１
３によって制御される唯一のタイムスロット入替回路か
ら成る。その結果、この実施例によるタイムスロット入
替装置は、書き込みアドレス信号をデータメモリ１７に
供給するための唯一の書き込みアドレス発生器、及び読
み出しアドレス信号をデータメモリ１７に供給するため
の唯一の読み出しアドレス発生器を備えている。しか
も、唯一の位相調整回路２９（φ ＡＤＪＵＳＴ）が位
相調整回路１５の代わりに使用されている。

【００２１】この実施例によるタイムスロット入替装置
においては、第１〜第Ｎのフレーム同期ユニット１９
は、図４と同様に使用される。新規な書き込みアドレス
発生器は、フレーム同期ユニット１９及び書き込みアド
レスカウンタ２１を含み、図４に関する書き込みアドレ
ス発生器とは異なりＣＰＵ１３によって制御される。新
規な読み出しアドレス発生器は、ＣＰＵ１３、書き込み
アドレスカウンタ２５、及びマルチフレームカウンタ２
７によって制御されたアドレス制御メモリ２３を含んで
いる。書き込みアドレスカウンタ２１及び２５は、タイ
ムスロットカウンタ（ＴＳ ＣＴＲ）と呼ぶこともあ
る。

【００２２】ところで、一般に、このようなタイムスロ
ット入替装置は、多種の複数のメディアを備えているデ
ジタル通信ネットワークの時分割多重化装置に主に使用
されている。これらメディアは、様々な属性すなわち第
１の複数Ｎのメディアデータ信号を処理する。

【００２３】時分割多重化装置において、メディアデー
タ信号は、一連続のデータタイムスロットで表わされ
る。これらデータタイムスロットのうちの第２の複数Ｘ
のものは、一つのユニットフレームにフレームタイムス
ロットとして配置される。このようなユニットフレーム
は、様々なマルチフレーム長、及びマルチフレーム周期
を持つマルチフレームを備えているマルチフレーム構造
のマルチフレーム信号に多重化される。マルチフレーム
長は最大フレーム長を持っている。タイムスロット入替
装置は、マルチフレーム信号を処理してメディアデータ
信号を収容または終端する。

【００２４】入力データ信号ＩＮは、マルチフレーム信
号である。出力データ信号ＯＵＴにおいて、マルチフレ
ーム信号のタイムスロットは、属性に従って後述するよ
うに配置される。

【００２５】一時的に図２を参照して、属性は第１〜第
Ｎの属性ＴＰ（１）〜ＴＰ（Ｎ）によって特定される。
入力データ信号のユニットフレームは、ＩＮで図示され
ている。図示された例において、ユニットフレームは、
第１の属性ＴＰ（１）のデータＡの第１のタイムスロッ
トＴＳ（１）、第Ｎの属性ＴＰ（Ｎ）のデータＢの第２
のタイムスロットＴＳ（２）、第Ｎの属性ＴＰ（Ｎ）の
データＣの第３のタイムスロットＴＳ（３）、第１の属
性ＴＰ（１）のデータＤの第４のタイムスロットＴＳ
（４）、…、及びある属性のデータの第Ｘのタイムスロ
ットＴＳ（Ｘ）を備えている。

【００２６】出力データ信号のユニットフレームは、Ｏ
ＵＴで図示されている。図示された例において、ユニッ
トフレームは、第１の属性ＴＰ（１）のデータＤの第１
のタイムスロットＴＳ（１）、第Ｎの属性ＴＰ（Ｎ）の
データＣの第２のタイムスロットＴＳ（２）、第Ｎの属
性ＴＰ（Ｎ）のデータＣの第３のタイムスロットＴＳ
（３）、第１の属性ＴＰ（１）のデータＡの第４のタイ
ムスロットＴＳ（４）、…、及びある属性のデータの第
ＸのタイムスロットＴＳ（Ｘ）を備えている。

【００２７】図示されているように、入力データ信号の
データタイムスロットは、属性に従って出力データ信号
に入れ替えられる。ある特別の例でもう一度この属性に
ついて後で説明する。

【００２８】各ユニットフレームのフレームタイムスロ
ットは、第１〜第Ｎの属性によって特徴づけられる必要
はなく、属性の一部分についてのみによって特徴づけら
れても良い。これは、各マルチフレームのデータライン
スロットに同様に当てはまる。

【００２９】図２を続けて参照するとともに図１に戻る
と、データメモリ１７は、参照番号１７に指し示された
ブロックによって図２にも示される。データメモリ１７
は、ブロック１７から分離したブロック３１に図示され
た内部構造を持っている。書き込みアドレス発生器及び
読み出しアドレス発生器の動作は、他のブロック３３に
図示されている。

【００３０】図１及び図２において、データメモリ１７
は、少なくとも一つの最大フレーム長のメモリ容量を持
ち、第１〜第Ｎの属性ＴＰ（添字省略）に一対一に相当
する第１〜第Ｎのメモリ部を備えている。第１〜第Ｎの
属性は、第１〜第ＮのマルチフレームＭＦ（１）〜ＭＦ
（Ｎ）に相当し、これによりブロック３１にはラベルが
付される。

【００３１】これらマルチフレームＭＦ（添字省略）
は、マルチフレームカウンタ２７によって生成されたマ
ルチフレームカウント信号によって特定される。この事
実は、ラベルＭＦ ＣＴＲによりブロック３１の下に表
わされる。具体的には、メモリ部は、すぐ後で明らかに
なるように書き込み及び読み出しアドレス信号によって
特定される。

【００３２】各メモリ部は、第１〜第Ｘのタイムスロッ
トＴＳ（添字省略）に一対一に相当する第１〜第Ｘのメ
モリユニットを備えている。メモリユニットは、他のラ
ベルＴＳ ＣＴＲによってブロック３１の下に表わされ
ているようにタイムスロットカウンタ２１または２３に
よって特定される。

【００３３】メモリ部及びメモリユニットは、単に図示
の都合でブロック３１の中に垂直に伸びている。書き込
みアドレス発生器によって生成された書き込みアドレス
信号によって、マルチフレームの予め定められた数の様
々なデータタイムスロットは、格納タイムスロットとし
てデータメモリ１７に格納される。

【００３４】各マルチフレームのユニットフレームの第
１〜第Ｘのタイムスロットは、格納データとして第１〜
第Ｎのメモリ部のうち関連したものの第１〜第Ｘのメモ
リユニット中に格納される。これら関連したメモリ部
は、格納タイムスロットを特徴づける属性に対応する。
マルチフレームが最大フレーム長より短いマルチフレー
ム長をもつとき、データメモリ１７はタイムスロットな
しで格納タイムスロットと共に維持しても良い。

【００３５】書き込みアドレスカウンタ２１は、関連す
るメモリ部において入力データ信号におけるデータタイ
ムスロットに同調したメモリユニットを特定する際に、
書き込みアドレス信号に使用される書き込みカウント信
号を生成する。読み出しアドレスカウンタ２５は、メモ
リ部の関連したもののメモリユニットを認識する際、読
み出しアドレス信号に使用される読み出しカウント信号
を生成する。

【００３６】マルチフレームカウンタ２７は、最大フレ
ーム長に等しいカウント長を持っている。マルチフレー
ムカウンタ２７は、上述したマルチフレームカウント信
号を生成する。マルチフレームカウント信号は、様々な
マルチフレーム及びその結果として第１〜第Ｎの属性を
表わす。例えば、マルチフレームカウント信号は、第１
〜第Ｎのマルチフレームに相当する第１〜第Ｎのマルチ
フレームカウントを表わす。マルチフレームカウントが
最大のとき、マルチフレームカウント信号は、最大フレ
ーム長を持つマルチフレームを表わす。このようにし
て、マルチフレームカウント信号は、読み出しアドレス
信号に第１〜第Ｎのメモリ部を特定する。

【００３７】新規な書き込みアドレス発生器は、少なく
とも一つの最大フレーム長のメモリ容量を持ち、ＣＰＵ
１３及び書き込みアドレスカウンタ２１によって制御さ
れたスイッチモードメモリ（ＳＷＭ）３５を備えてい
る。ＣＰＵ１３は、各マルチフレーム同期すなわち様々
なマルチフレームのおのおのにおいてデータタイムスロ
ットを特徴づける属性をスイッチモードメモリ（ＳＷ
Ｍ）３５に格納する。属性設定または指定信号として、
スイッチモードメモリ３５は、書き込みカウント信号に
応答して、データタイムスロットが個々に特徴づけられ
る属性を表わすスイッチモード信号を生成する。

【００３８】図２において、スイッチモード信号は、ブ
ロック３３においてＳＷＭのラベルのついた最左の欄に
図示される。図示された例では、書き込みカウント信号
が、各ユニットフレーム期間に第１〜第４のタイムスロ
ットＴＳ（１）〜ＴＳ（４）を表わすとき、第１のＴＰ
（１）、第ＮのＴＰ（Ｎ）、再び第ＮのＴＰ（Ｎ）、及
び第１のＴＰ（１）の属性を、スイッチモード信号は特
定する。

【００３９】新規な書き込みアドレス発生器において、
第１〜第Ｎのフレーム同期ユニット１９は、第１〜第Ｎ
の属性に一対一に対応している。入力データ信号を直接
供給される第ｎのフレーム同期ユニット１９（ｎ）は、
第ｎの属性情報信号として第ｎの選択されたシーケンス
を生成する。第ｎの選択されたシーケンスは、データタ
イムスロットのうち第ｎの属性によって特徴づけられた
ものを表わす。このようにして、第１〜第Ｎのフレーム
同期ユニット１９は、第１〜第Ｎの選択されたシーケン
スを生成する。

【００４０】新規な書き込みアドレス発生器において、
セレクタユニット３７は、スイッチモードメモリ３５か
ら供給されたスイッチモード信号によって制御される。
第１から第Ｎの選択されたシーケンスから、セレクタユ
ニット３７は、スイッチモード信号によって時々刻々選
択されたものを単一の選択されたシークエンスとして選
択する。単一の選択されたシーケンスは、メモリ部のう
ち関連したものを確認する際、書き込みアドレス信号に
使用される。

【００４１】更にくわしく、図１及び図２を参照して、
書き込みアドレス信号は、ある特別なメモリ部に一時に
は一つの特定なメモリユニットを特定するために、新規
な書き込みアドレス発生器によって発生される。データ
メモリ１７及び第１〜第Ｎのフレーム同期ユニット１９
は図２にＩＮで図示されたユニットフレームの第１のタ
イムスロットを供給するとき、書き込みアドレス信号
は、ブロック１７に図示され、実線によってユニットフ
レームＩＮのデータＡに関連させた点Ａによって表わし
たようにデータＡをデータメモリ１７に格納する。同様
にして、ユニットフレームＩＮのデータＢ、Ｃ、Ｄなど
は、ブロック１７に図示され、実線及び一点鎖線による
ユニットフレーム内のデータに関連させた点Ｂ、Ｃ、Ｄ
などによって表わされるようにデータメモリ１７に格納
される。

【００４２】図１及び図２を参照して、新規な読み出し
アドレス発生器をより詳細に説明する。入力データ信号
のデータタイムスロットまたはフレームタイムスロット
が、出力データ信号において入替られすなわち配置かえ
される例に関して前述したように、入力データ信号のユ
ニットフレームＩＮにおける第１のタイムスロットＴＳ
（１）のデータＡは、出力データ信号のユニットフレー
ムＯＵＴにおいては第４のタイムスロットＴＳ（４）に
入れ替えられる。

【００４３】出力データ信号におけるデータまたはフレ
ームタイムスロットは、入れ替えタイムスロットと呼ぶ
ことにする。言い換えれば、格納されたタイムスロット
は、新規な読み出しアドレス発生器によって発生された
読み出しアドレス信号によって入れ替えられたタイムス
ロットとして読み出される。

【００４４】出力データ信号もまた、最大フレーム長を
持つマルチフレーム構造を持っている。出力データ信号
に対して、位相調整回路２９は、スイッチモード信号を
出力マルチフレームと入力データ信号におけるマルチフ
レームとの間に位相差に従って位相調整モード信号に調
整する。位相調整モード信号は、書き込みと読み出しア
ドレス信号との間に位相差を与えるためのものである。

【００４５】新規な読み出しアドレス発生器は、最大フ
レーム長を処理することができるメモリ容量を持ってい
るアドレスメモリ制御ユニット３９を備えている。マル
チフレームカウンタ２７からマルチフレームカウント信
号及び位相調整回路２９からの位相調整信号が供給され
るアドレスメモリ制御ユニット３９は、アドレス制御メ
モリ２３を制御する際、使用されるアドレスメモリ制御
信号を生成する。

【００４６】アドレス制御メモリ２３は、少なくとも最
大フレーム長のメモリ容量を持っている。アドレス制御
メモリ２３の内容は、ブロック３３のうちラベルＡＣＭ
で全体的に特定された中欄及び最右欄に図示されてい
る。中欄は、入力データ信号のデータまたはフレームタ
イムスロットが、第１の属性ＴＰ（１）により特徴づけ
られるときすなわち第１のマルチフレームＭＦ（１）に
あるときに、格納されたタイムスロットが入れ替えられ
る入れ替えタイムスロットを示す。同様に、最右欄は、
入力データ信号のデータタイムスロットが第Ｎの属性Ｔ
Ｐ（Ｎ）により特徴づけられたときに、入れ替えタイム
スロットを示す。

【００４７】更に詳しくは、点Ｄは、ブロック１７にお
いて点Ｄから引き出された破線で表わされたように、ユ
ニットフレームＯＵＴの入れ替えタイムスロットに第１
のタイムスロットとして配置されるようにデータメモリ
１７から読み出される。この第１のタイムスロットは、
ブロック３１に第１のマルチフレームＭＦ（１）の第４
のタイムスロットＳＴ（４）として図示されたデータタ
イムスロットに対応してブロック３３の中欄にシンボル
ＭＦ（１）／ＴＳ（１）で表示したように第１のタイム
スロットが第１の属性によって特徴づけられまたは第１
のマルチフレームにある。最右欄にＭＦ（Ｎ）／ＭＦ
（２）とリストされているように、点Ｃは、第Ｎのマル
チフレームの第２のタイムスロットとして読み出され
る。点Ｂは、第Ｎのマルチフレームの第３のタイムスロ
ットＭＦ（Ｎ）／ＴＳ（３）として読み出される。中欄
に再び図示されているように、点Ａは、第１のマルチフ
レームの第４のタイムスロットＭＦ（１）／ＴＳ（４）
として読み出せる。

【００４８】このようにして、アドレス制御メモリ２３
は、ＣＰＵ１３によって入れ替えタイムスロットを特徴
づける際に使用された属性である読み出し属性がロード
される。アドレス制御メモリ２３は、アドレスメモリ制
御信号及び読み出しアドレスカウンタ２５によって生成
された読み出しカウント信号によって制御され、読み出
しアドレス信号を生成する。読み出しアドレス信号にお
いて、属性またはマルチフレームは、データメモリ１７
のメモリ部を確認された部として確認するために表示さ
れる。タイムスロットは、確認された部のメモリユニッ
トにアクセスするために特定される。

【００４９】図３を新たに参照するとともに図１を再び
参照して、以前に述べた特別の例の属性について述べ
る。図３において、ユニットフレームはＩＮ及びＯＵＴ
で図示されている。図２におけるように、データメモリ
は、ブロック１７として図示されている。その内部構造
は、垂直に伸ばしブロック３１に示される。新規な書き
込み及び読み出しアドレスの動作がブロック３３に図示
されている。

【００５０】その特別な例において、第１の属性ＴＰ
（１）は２マルチフレーム構造を持つデータタイムスロ
ットを特徴づける。この構造に対しては、修飾語の「２
マルチフレーム」は、２つのマルチフレームが一つのユ
ニットとして扱われてこのようなユニットが多重化され
ることを意味する。第２の属性ＴＰ（２）は、２０マル
チフレーム構造のデータイムスロットを特徴づける。こ
の構造では、２０のマルチフレームが一つのユニットと
して扱われこれらユニットが多重化される。

【００５１】このようなマルチフレーム構造において、
フレームビットは、マルチフレームのおのおののヘッド
すなわち先頭端を表示するように定義されている。フレ
ームビットに基づいて、フレーム同期ユニット１９のお
のおのがマルチフレームのヘッドを検出する。

【００５２】ユニットフレームＩＮにおいて、第１のタ
イムスロットＴＳ（１）は、第１の属性ＴＰ（１）によ
って特徴づけられ、第１のフレーム同期ユニット１９
（１）によって検出される。第２のタイムスロットＴＳ
（２）は第２の属性ＴＰ（２）によって特徴づけられ、
フレーム同期ユニット１９（２）は、第２のフレーム周
期ユニット１９（２）によって検出される。

【００５３】ブロック３１及び３３において、第２０の
マルチフレームＭＦ（２０）は、図２に図示された第Ｎ
のマルチフレームＭＦ（Ｎ）に相当する。ブロック１７
及びう３３において、点Ｂすなわち第２の属性ＴＰ
（２）の第２のタイムスロットＴＳ（２）に対する格納
されたタイムスロットは、第２の属性すなわち第２０の
マルチフレームの第３のタイムスロットＭＦ（２０）／
ＴＳ（３）である入れ替えタイムスロットとしてデータ
メモリ１７から読み出される。図３に図示された他の例
は図２から自明のことであると信じられる。

【００５４】図１〜図３を再び参照して、新規なタイム
スロット入れ替え装置は、唯一のタイムスロット入れ替
え回路を備えるという。その結果、単一のデータメモリ
１７、単一の新規な書き込みアドレス発生器、及び唯一
の新規な読み出しアドレス発生器を備えるという顕著な
特徴を有する。新規なタイムスロット入替装置は、新規
な読み出しアドレス発生器の要素として理解され、従来
のタイムスロット入替装置に使用された位相調整回路１
５とは異なる動作の単一の位相調整回路２９によって付
加的に特徴づけられている。

【００５５】この発明は一実施例、及び２つの操作モー
ドに関し特別に記載したが、当業者によって様々な変形
例が考えられる。例えば、様々な他の方法で新規な書き
込みアドレス及び読み出しアドレス発生器を実現するこ
とも可能である。

【００５６】

【発明の効果】以上示したように本発明によれば、マル
チフレーム構造に対するタイムスロット入替装置に唯一
のタイムスロット入替回路を備え、単一のデータメモ
リ、新規な単一の書き込みアドレス発生器、及び新規な
単一の読み出しアドレス発生器を設けるようにしたの
で、コンパクトで、制御が容易で、各入力データ信号に
関係的には出力データ信号に余計な遅延を生じさせない
で最小限の遅延時間でタイムスロットの入替を行うこと
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるタイムスロット入替装
置のブロック図である。

【図２】図１に図示されたタイムスロット入替装置の動
作を説明するための図である。

【図３】図１に図示されたタイムスロット入替装置の動
作を説明するための他の図である。

【図４】従来のタイムスロット入替装置のブロック図で
ある。

【符号の説明】

１１（１） 第１のタイムスロット入替回路 １１（２） 第２のタイムスロット入替回路 １１（Ｎ） 第Ｎのタイムスロット入替回路 １３ ＣＰＵ １５（１） 第１の位相調整回路（φＡＤＪＵＳＴ） １５（Ｎ−１） 第（Ｎ−１）の位相調整回路（φＡ
ＤＪＵＳＴ） １７ データメモリ １９（１） 第１のフレーム同期ユニット（Ｆ ＳＹ
ＮＣ） １９（Ｎ） 第Ｎのフレーム同期ユニット（Ｆ ＳＹ
ＮＣ） ２１ 書き込みアドレスカウンタ（Ｗ ＣＴＲ） ２３ アドレス制御メモリ（ＡＣＭ） ２５ 読み出しアドレスカウンタ（Ｒ ＣＴＲ） ２７ マルチフレームカウンタ（ＭＦ ＣＴＲ） ２９ 位相調整回路（φ ＡＤＪＵＳＴ） ３１ データメモリの内部構造を示すブロック ３３ 動作を説明するブロック ３５ スイッチモードメモリ（ＳＷＭ） ３７ セレクタユニット ３９ アドレスメモリ制御ユニット

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 各データタイムスロットが第１乃至第Ｎ
   （Ｎは２以上の整数）の属性の一つを持つように特徴付
   けられており、各ユニットフレームが第１乃至第Ｘ（Ｘ
   は２以上の整数）のデータタイムスロットを有している
   入力データ信号に応答して、前記データタイムスロット
   を前記第１乃至前記第Ｎの属性に従って入れ替えて、入
   れ替えられたタイムスロットを有する出力データ信号を
   生成するタイムスロット入替装置であって、前記入力デ
   ータ信号が前記第１乃至前記第Ｎの属性によって特徴付
   けられた第１乃至第Ｎのマルチフレームのマルチフレー
   ム構造を有している前記タイムスロット入替装置におい
   て、 中央処理装置と、 各ユニットフレームにおける前記第１乃至前記第Ｘのデ
   ータタイムスロットを表す書き込みアドレス信号を発生
   する書き込みアドレスカウンタと、 この書き込みアドレスカウンタに接続されると共に前記
   中央処理装置から前記第１乃至前記第Ｎの属性をそれぞ
   れ書き込み属性として供給され、前記書き込みアドレス
   信号に同期して前記書き込み属性を表すスイッチモード
   信号を出力するスイッチモードメモリと、 前記入力データ信号を供給され、前記ユニットフレーム
   において前記第１乃至第Ｎの属性によってそれぞれ特徴
   付けられたデータタイムスロットについて同期をとり、
   前記第１の属性乃至前記第Ｎの属性によってそれぞれ特
   徴付けられたデータタイムスロットのシーケンスを、第
   １乃至第Ｎの同期シーケンスとして出力する第１乃至第
   Ｎのフレーム同期ユニットと、 前記スイッチモードメモリ及び前記フレーム同期ユニッ
   トに接続され、前記第１乃至前記第Ｎの同期シーケンス
   から、前記スイッチモード信号によって表された前記書
   き込み属性で特徴付けられたシーケンスを第１乃至第Ｎ
   の選択されたシーケンスとして選択するセレクタユニッ
   トと、 前記入力データ信号を供給されると共に、前記書き込み
   アドレスカウンタ及び前記セレクタユニットに接続さ
   れ、前記書き込みカウント信号及び前記選択されたシー
   ケンスに従って各ユニットフレームの前記データタイム
   スロットを、格納されたデータ信号として格納する唯一
   のデータメモリと、 前記各ユニットフレームにおいて繰り返されるデータタ
   イムスロットを表す読み出しカウント信号を出力する読
   み出しアドレスカウンタと、 その時点で前記第１乃至前記第Ｎのマルチフレームの一
   つを表すマルチフレームカウント信号を出力するマルチ
   フレームカウンタと、 前記スイッチモードメモリに接続され、位相調整された
   スイッチモード信号を生成する位相調整回路と、 前記マルチフレームカウンタ及び前記位相調整回路に接
   続され、前記マルチフレームカウント信号を前記位相調
   整されたスイッチモード信号によって調整し、調整され
   たマルチフレームカウント信号をアドレスメモリ制御信
   号として出力するアドレスメモリ制御ユニットと、 前記唯一のデータメモリ、前記読み出しアドレスカウン
   タ、及び前記アドレスメモリ制御ユニットに接続され、
   前記中央処理装置から前記第１乃至前記第Ｎの属性をそ
   れぞれ読み出し属性として供給され、前記読み出しカウ
   ント信号及び前記アドレスメモリ制御信号に応答して前
   記格納されたデータ信号を前記唯一のデータメモリから
   前記出力データ信号として読み出すための読み出しアド
   レス信号を出力するアドレス制御メモリとを有すること
   を特徴とするタイムスロット入替装置。
2. 【請求項２】 前記唯一のデータメモリは、第１乃至第
   Ｎのメモリセクションを有し、各メモリセクションは、
   前記書き込みアドレスカウンタ、前記セレクタユニッ
   ト、及び前記アドレス制御メモリに接続されると共に前
   記入力データ信号を供給される第１乃至第Ｘのメモリユ
   ニットを有し、 前記ユニットフレームのデータタイムスロットの各々
   は、前記唯一のデータメモリに、格納されたタイムスロ
   ットとして、前記選択されたシーケンスによって指定さ
   れた前記メモリセクションの一つにおける、前記書き込
   みカウント信号によって表された前記メモリユニットの
   一つに書き込まれ、 前記アドレス制御メモリは、前記読み出しカウント信号
   及び前記アドレスメモリ制御信号に従って、前記格納さ
   れたタイムスロットが前記入れ替えられたタイムスロッ
   トとして読み出されように、読み出しアドレス信号を出
   力し、この読み出しアドレス信号は、前記入れ替えられ
   たタイムスロットの各々を、前記アドレスメモリ制御信
   号によって表された前記メモリセクションの一つにおけ
   る、前記読み出しカウント信号によって表された前記メ
   モリユニットの一つから、読み出すのに用いられること
   を特徴とする請求項１に記載のタイムスロット入替装
   置。
3. 【請求項３】 前記マルチフレーム長は前記属性によっ
   て異なっており、前記マルチフレームの各々は前記属性
   によって異なるマルチフレーム長の内の最大マルチフレ
   ーム長以下のマルチフレーム長を有しており、前記スイ
   ッチモードメモリ、前記メモリセクションのＮ×Ｘ個の
   メモリユニット、及び前記アドレス制御メモリの各々
   は、少なくとも前記最大マルチフレーム長に相当するフ
   レームを記憶可能なメモリ容量を有し、前記マルチフレ
   ームカウンタは、少なくとも前記最大マルチフレーム長
   に相当するフレーム数をカウント可能なカウンタである
   ことを特徴とする請求項２に記載のタイムスロット入替
   装置。