JPS60247731A - バツフアメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、デジタルインタフェースの入力ラインに対し
設けられ、この入力ラインにおける入力データのデータ
クロックと前記のインタフェースの内部クロックとの間
でのドリフトやジッタ等の位相変動を補償するバッファ
メモリであって、該バッファメモリは、到来データをデ
ータクロックでバッファメモリ内に順次に書込み且つ前
記のデータを内部りｐツクで時間偏移的に読出す読出し
／書込み制御装置を具え、更に書込み作動が関連の瞬時
に行なわれるメモリ位置と、読出し作動が前記の瞬時と
同じ時間に行なわれるメモリ位置との間隔をモニタする
モニタ装置をも具えており、前記モニタ装置は、前記の
間隔が書込みおよび読出しの双方またはいずれか一方に
際し所定値よりも小さくなると複数のメモリ位置をスキ
ップすることにより前記の間隔を広げるようになってい
るバッファメモリに関するものである。

この種類のバッファメモリは、他のインタフェースから
到来する入力データであってそのデータクロックが入力
信号自体から或いは別個のクロックラインから取出され
るようになっている入力データを関連のインタフェース
の内部クロックに適、合させるのに必要となる。２つの
インタフェースが同一のマスタクロックによって制御さ
れる場合でもこれらデータクロックおよび内部クロック
の２つのクロックは同期されない。送はインタフェース
と受信インタフェースとの間のデータ伝送路は位相変動
を生ぜしめ、６ドリフト”と称される長期間の位相変動
が、通常大きさの小さなパジッタ”と称される短期間の
位相変ｉに重畳される。

前記の長期間の位相変動は、特に伝送路が長くデータ伝
送速度が速い場合に極めて大きくなるおそれがあり、こ
れらはデータクロック周期の数倍にもなるおそれがある
。発生する位相変動に相当する値よりも大きな容量を有
するバッファメモリを、中央クロックにより制御される
インタフェースヲ有するスイッチング回路網中のデジタ
ルインタフェースの入力ライン中に挿入する場合には、
到来する入力データのデータクロックをインタフェース
の内部クロックに適合させる際にデータは失なわれない
。非同期スイッチング回路網においては、データ損失す
な１わちデータの流れにおけるギャップはいわゆるスタ
ッフィング［ｓｔｕｆｆｉｎｇ　ｌ　法ヲ用いることに
より無くすことができる。この場合、周波数偏差によっ
て生じる定移相が通常、伝送路の影響の下で生じる位相
変動よりも著しく小さくなり、従ってこの場合もバッフ
ァメモリの容ｔを少くともデータ変動に対応するものと
する必要がアル。このようなバッファメモリにおいては
いかなる場合にも、同時の読出しおよび書込み作動が少
くとも瞬時的に可能となるようにする必要がある。この
同時作動はいわゆる弾性メモリ原理を用いることにより
達成される。

上述した種類のバッファメモリは１９８２年にブラウン
シュバイクエ科大学のヘルムト・クリーム［Ｈｅｌｍｕ
ｔ　Ｋｌｉｅｍ　１氏によって発表された論文１時間多
重技術によるデジタル広帯域回路網に対する同期化の可
能性ｔ　Ｓｙｎｃｈｒｏｎｉｓａｔｉｏｎｍ′ｏ’ｇｌ
ｉｃｈｋｅｉｔｅｎｆｕｒ　ｄｉｇｉｔａｌｅ　Ｂｒｅ
ｉｔｂａｎａｎｅｔｚｅ　ｍｉｔＺｅｉｔｍｕｌｔｉｐ
ｌｅＸｔｅＣｈｎｉｋ　＋　”に記載されており既知で
ある。この既知のバッファメモリは２部分、すなわち境
界付近の場合に入力データをあるアドレ、スで書込むこ
とができこれと同時に他のアドレスでデータを読出すこ
とができる極めて小゛容量の弾性メモリと、この弾性メ
モリから読出されたデータを受け、フレームメモリと称
される大型メモリとより成っており、このフレームメモ
リはこれらのデータをインタフェースの内部クロックと
同期して書込み且つこれらのデータをアドレスシフト法
で読出して実際のインタフェースに供給する。

データクロックの周波数は位相変動の為に少くとも短期
間的にインタフェースの内部りｐツクの周波数よりも高
くなるおそれがある為、しばしば２つの入力データのキ
ャラクタを内部クリックの１周期内でフレームメモリ内
に書込みつるようにする必要がある。従って、フレーム
メモリはインタフェースの内部クロックの各周期中２回
の書込み作動と１回の読出し作動とを異なるアドレスで
行ないつるように作動する。従って、フレームメモリの
サイクル持続時間をインタフェースの内部クロックの周
期の３分の１よりも短かくする必要がある。従って、特
にデータ伝送速度が極めて速い場合に、極めて高速で従
って高価なメモリを必要とし、更にバッファメモリ全体
を弾性メモリとフレームメモリとに分割するのに複雑で
構成が面倒な制御装置を必要とする。

本発明の目的は、サイクル持続時間を内部クロックの周
期全体よりも短かくする必要がなく、制御装置が簡単と
なる前述した種類のバ・ソファメモリを提供せんとする
にある。

本発明は、デジタルインタフェースの入力ラインに対し
設けられ、この入力ラインにおける入力データのデータ
クロックと前記のインタフェースの内部クロックとの間
でのドリフトやジッタ等の位相変動を補償するバッファ
メモリであって、該バッファメモリは、到来データをデ
ータクロックでバッファメモリ内に順次に書込み且つ前
記（Ｄ　データを内部クロックで時間偏移的に読出す読
出し／書込み制御装置を具え、更に書込み作動が関連の
瞬時に行なわれるメモリ位置と、読出し作動が前記の瞬
時と同じ時間に行なわれるメモリ位置との間隔をモニタ
するモニタ装置をも具えており、前記モニタ装置は、前
記の間隔が書込みおよび読出しの双方またはいずれか一
方に際し所定値よりも小さくなると複数のメモリ位置を
スキップすることにより前記の間隔を広げるようになっ
ているバッファメモリにおいて、該バッファメモリが複
数個の個別に順次にアドレスしうる記憶ブロックを有し
、前記のモニタ装置は書込みおよび読出し作動の少くと
も一方がある１つの記憶ブロックから他の記憶ブロック
に切換わる際にのみ書込みおよび読出し作動間での前記
の間隔をモニタし、この間隔が所定値よりも小さくなっ
た際に前記の読出し／書込み制御装置における記憶ブロ
ックのアドレシング中に書込みおよび読出し作動間での
前記の間隔が増大するようなアドレス飛越しを開始する
ようになっていることを特徴とする。

バッファメモリを例えば１個の集積回路或いは集積回路
の群を以って構成しつる個別の記憶ブロックに分割し、
書込みおよび読出し作動を本発明により制御することに
より、１つの記憶ブロック内では１つの書込み作動のみ
をまたは１つの続出し作動のみを行ないつる為、これら
の作動の各々に対しインタフェースの内部クロックの周
期全体或いは入力データのデータクロックの周期全体が
得られ、これらの周期は互いにほんのわずか偏移するだ
けである。

書込みおよび読出し作動を異なる記憶ブロックで同時に
行なう為にメモリを数個の記憶ブロックに分割すること
は原理的に欧州特許公開第２６４６０号明細書に記載さ
れており既知である。しかし、この既知のバッファメモ
リは、メモリを一般に非循環的にランダムにアドレスす
るデータ処理システムに対するバッファメモリに関する
ものである。従って、既知のバッファメモリはアドレス
間隔モニタ装置を有していない。

更に、書込みおよび読出し作動を互いに独立して行ない
つる数個の記憶パンク（メそりバンク）を有する大型Ｐ
ＩＦＯ（先入れ先出し）メモリはドイツ連邦共和国特許
第８１８７２９２号明細書に記載されており既知である
。この場合、データが順次に供給される度に前のデータ
が次の記憶バ、ンクに供給される。従って読出しと書込
みとの間の間隔をモニタする必要がない。しかし、読出
しおよび書込みは同じり四ツクは号による制御の下で同
期して行なわれる。

本発明によるバッファメモリのブロックは上記のＦＩＦ
Ｏメモリの記憶バンクとは異なる構造、例えばシフトレ
ジスタ或いは大型ＣＯＤ装倫の形態にすることができる
。書込みおよび読出しに対しては別個のカウンタを用い
、これらのカウンタにより関連の記憶ブロックがデータ
で完全に満たされたか否かを或いは完全に読出されたか
否かを決定し、且つこれに応じて他の記憶ブロックへの
切換えを制御する。或いはまた、読出しおよび書込みに
てする関連め個別のアドレス制御回路を有するランダム
、アクセス読出し／書込みメモリを用いることができる
。このアドレス制御回路の場゛合簡単なアドレス制御を
必要とするだけである。その理由は、・すべての記憶ブ
誼ツクが同様にアドレスされる為である。

ある１個の記憶ブロックが書込みおよび読出しに対し同
時にアドレスされるのを防止する為には、所定のアドレ
ス間隔を原理的に１個の記憶ブロックのアドレスの個数
に相当する間隔よりも゛短かくすることができない。読
出しおよび書込みに対し同一の記憶ブロックを同時にア
ドレスする場合に効率を最大にする為には、モニタ装置
が少くとも１りｏ　ツク期間（周期）の一部中にアドレ
ス飛越しを開始するようにする。この１クロック期間の
１部は使用する素子のスイッチング速度に許容されてい
る期間程度に小さくするのが好ましい。データクルツク
の位相は１個の記憶ブロックのアドレス列内で内部クロ
ックに対しほんのわずかしかシフトしない為、書込み作
動と読出し作動との重なりは制御に用いる素子のスイッ
チング（切換え）遅延に相当する程度でしか生ぜず、こ
のスイッチング遅延は記憶ブロック内に用いたメモリの
サイクル持続時間よりも可成り短かい為、このような重
なりによりメモリの正しい作動に悪影響を及はさない。

記憶ブロックのアドレシングにおけるアドレス、飛越し
は原理的に書込みアドレスに対してまた読出しアドレス
に対しても行なうことができ、例えば速いクロックで互
いに続いているアドレスの方向とは逆の方向にその都度
飛越しが行なわれるようにすることができる。しかし、
読出し／書込み制御装置が読出しアドレスのみに対する
アドレス飛越しを制御するようにするのが有利である。

この場合制御が極めて簡単となる。

時分割多重システムでは、入力データは通常順次のフレ
ームの形態で到来し、各フレームは同一個数のデータビ
ットとフレームを決定する中間挿入同期情報とより成っ
ている。この繰合、ある１つのフレーム内の所定の位置
におけ゛る入力データから他のフレームにおける同一の
或いは次の位置における入力データへアドレス飛越しが
行なわれるようにするのが有利である。この場合、アド
レス飛越しにより読出し中にフレーム構造を妨害しない
。このようにしない場合にはフレームクロック制御の再
同期化が必要となる。また、１個の記憶ブロック内に入
力データの数フレームを記憶することかできる為、次の
或いは前の記憶ブロックの同じ或いは次のアドレスにア
ドレス飛越しを行なう際に整数個のフレームがスキップ
されるＯその理由は、記憶ブロックのアドレシングにお
けるアドレス飛越しは実質的に記憶ブロック内、のある
アドレスから次のアドレスへの切換えと一致させる必要
がある為である。しかし一方では、記憶ブロックの容量
、すなわちアドレスの個数は、入力データの１フレーム
が複数の記憶ブロックを丁度充填するように選択するこ
とも、できる。この場合アドレス飛越しは対応する個数
の記憶ブロックに亘って行なう必要がある。しかし原理
的には、入力データフレームの順次の境界が記憶ブロッ
ク内の同一アドレスに位置しないようにすることもでき
る。この場合、記憶ブロックのアドレシングにおける飛
越しに加えて、記憶ブロック内でのアドレシングにおけ
る対応するアドレス飛越しを必要とする。

図面につき本発明を説明する。

第１図に示すバッファメモリにおいて、入力デ−タは直
列形態で到来し、ライン７を経て直−並列変換器１０に
供給され、この直−並列変換器１０は前記の入力データ
を１つのデータワードと関連する度に並列で接続ｆｉｌ
ｌを経て出力させる。

接続線１１は多数の並列ラインを以って構成され、これ
を二重ラインで示しである。第１図に二重ラインで示す
他の接続線も実際にビット群を並列に伝達する為の多数
の並列ラインを以って構成されている。

直−並列変換器１０が接続線１１を経て１つの完全なデ
ータワードを出力する度にライン９にパルスが現われる
。入力デ〜りを適当に符号化或いは変調することにより
、データ信号中に通常含まれているデータクロックから
ライン９にこのパルスを形成するのは既知の方法で行な
われ、本発明の範囲外のことである。

ライン９におけるパルスは、１個のカウンタ或いはカウ
ンタの列を以って構成するのが適している書込みアドレ
ス発生器１２に供給され、この書込みアドレス発生器１
２がこれらのパルスによりすべてのアドレスを順次に周
期的に発生する。前記のカウンタの出力端子は書込みア
ドレス発生器１２の出力端子１８に接続され、この出力
端子１８に順次のアドレスが並列ビット群の形態で現わ
れる。下位ビット群は接続ｍ１８ｂを経て４個の記憶ブ
ロック２０−１〜２０−４の書込みアドレス入力端子に
供給される。すなわち、すべての記憶ブロックのアドレ
スはこれら記憶ブロックによって分断して示しである接
続［１８ｂの二重ラインで示すように並列となっている
。このことは記憶ブロック２０−１〜２０−４のすべて
の書込みデータ入力端子が接続されている接続ｍｌｌと
、これら記憶ブロック２０−１〜２０−４のすべての読
出しデータ出力端子に接続された接続線２１と、これら
記憶ブロック２０−１〜２０−４のすべての読出しアド
レス入力端子に並列に接続された接続線１７ｂとに対し
ても当てはまる。実際にはより一層多数の記憶ブロック
を用いることができる。

上６位アドレスビットは接続ａｉｘａａを経てデフ、−
ダ１４に供給され、このデコーダが接続Ｍｌｌａにおけ
る各ビットの組合せに対し対応する信号をその出力ライ
ン１５−１　へｌ５−４の１つに発生する。これら出力
ライン１５−１〜１５−４は記憶ブロック２０−１〜２
０−４の書込み制御入力端子にそれぞれ接続されている
。書込み制御入力端子が関連の信号を受ける記憶ブロッ
クが接続線１１に得られるデータを接続線１’ｌｂを経
て供給されるアドレスに書込む。

書込みアドレス発生器１２のように１個のカウンタ或い
はカウンタの列を有しつる読出しアドレス発生器１６は
ライン５を経て内部ワードクロックを受ける。このワー
ドクロックは図示のバッファメモリが設けられるインタ
フェースのクロック発生器【図示せず）の内部クロック
から取出される。この読出しアドレス発生器１６は、ラ
イン９におけるパルスによる制御の下で書込み了ドレス
発生器１２において行なわれるのと同様に円部ワードク
ロックの各パルスに応答して次のアドレスに切換わる。

これにより順次のアドレスに相当する並列ビット群が読
出しアドレス発生器１６の出力端子１７に現われる。こ
の出力端子１７におけるアドレスの下位ビットは前述し
たようにして接続、１ｊ３１１？ｂを経て記憶ブロック
２０−１〜２〇−４の読出しアドレス入力端子に並列に
供給される。１出力端子１７にお゛ける上位ビットは接
続線１７ａを経てデコーダ１８に供給され、このデコー
ダ１８は接続線１７ａにおけるビットの各組合せに対し
対応する信号を対応する記憶ブロック２０−１〜２０−
４の読出し制御入力端子にそれぞれ接続された出力ライ
ン１９−１〜１９−４の１つに発生させる。読出し制御
入力端子を経て関連の信号を受ける記憶ブロックは接続
線１７ｂを経て供給されるアドレスでデータを読出し、
出力端子２１を経てこのデータを出力する。

これまで行なった説明は、記憶ブロック２０−１〜２０
−４の各々が例えば集積化ＥＣＬ記憶糞子１００１４５
のように個別の書込みおよび読出しアドレス入力端子と
個別のデータ入力端子およびデータ出力端子とを有する
という仮定に基づい、ているものである。読出しおよび
書込みに対し共通としたアドレス入力端子を有する記ｔ
ＩＪ素子においては、各記ｍｘ子のアドレス入力端子の
前にマルチプレクサを設け、各マルチプレクサを例えば
ライン１５−１〜１５−４の対応する１つにより制御し
、アドレス入力端子を書込みアドレスに切換えるととも
にその他の場合には読出しアドレスに切換わった状態を
維持するようにする必要がある。従って、その他のすべ
ての記憶ブロックにおいて読出しアドレスに存在するデ
ータが読出され・るも、ライン１９−１〜１９−４を経
て選択された記憶ブロックに対する接続線２１のみを経
てデータが出力される。

書込み或いは読出し作動に対しそれぞれアドレスされる
記憶ブロック２０−１〜２０−４を決定する接続、１ｌ
１１８ａにおける上位置込みアドレスビットおよび接続
線１７　ａにおける上位読出しアドレスビットはアドレ
ス間隔モニタ装置２２にも供給され、この装置２２はラ
イン５を経て内部ワードクシ゛ンクをも受ける。この装
置２２は対応す、るビット群が接続１ｉ１８ａお紅び１
？ａに存在するか否かを、すなわち書込みおよび読出し
に対し同じ記憶ブロックＣ例えば２０−２１がアドレス
されるか否かを検査する。どのような条件でこのように
同じ記憶ブロックがアドレスされる場合が生じるおそれ
があるかを第２図につき説明する。

書込みアドレスおよび読出しアドレスが通常順次に循環
的に生じるということを示す為に、第２図の円上に順次
の記憶ブロック２０−１〜２〇−４の順次のアドレス位
置をストロークで示した。

ある所定の瞬時に記憶ブロック２０−８の最終子ドレス
〔矢印ＷＰで示す）が書込み作動に対しアドレスされ、
記憶ブロック２０−２において矢印ＲＰによって示すア
ドレスが読出し作動に対してアドレスされるものとする
。これらの双方の矢印すなわち書込みおよび読出しの為
に制御されるそれぞれのアドレスは図示の方向に、すな
わちデータクロックおよび内部クロックによって決定さ
れる相対移相で段歩的に進行する。第２図に実線矢印で
示すアドレシングは問題がないこと明らかで、ある。そ
の理由は、書込みアドレスｗＰと読出しアドレスＲＰと
の間の間隔は１つの記憶ブロックのアドレスの数に相当
する間隔よりも大きく、従って書込みおよび読出しが異
なる記憶ブロックで行なわれる為である。

データクロックと内部クロックとの間の位相変動の為に
内部クロックの周波数が瞬間的に高くなり、読出しアド
レスの列が書込みアドレスの列よりも早く生じるものと
すると、矢印ＲＰおよびＷＰの完全な１回転が多数回生
じることに相当する、すべての記憶ブロックに亘る完全
なアドレスサイクルが多数化じた後、矢印ＲＰは矢印（
破線矢印ＩＲＰ　で示す位置まで矢印ｗＰに近づく。

このことは、読出し中の了ドレッシングが記憶クロック
２０−３の第１アドレスに丁度到達し、−データクロッ
クと内部クロックとの間の位相変動は比較的ゆっくりし
ている為に、同一の記憶ブロックにおける書込み作動の
終了時と読出し作動の開始時との間では極めて短時間の
重なりが生じるだけである。しかし他の手段を構しない
場合には、読出しアドレスが新たな記憶ブロックに切換
ゎる度毎にこの重なりが大きくなり、最終的にメモリの
正しい作動が達成されなくなる。

この現象を無くす為に、同一の記憶ブロックにおける書
込み作動および読出し作動の重なり、すなわち装置２２
の双方の入力端子における同じビットの組合せの時間的
型なりが、装置２２に用いられている素子の、制限され
たスイッチング速度の点と関連して影響を及ぼしぬる程
度に充分長くなると直ちに、装置２２がらライン２３を
経て読出しアドレス発生器１６に関連のは号が供給され
、これにより読出しアドレス発生器が上位アドレスビッ
トにおいて飛越しくジャンプ）を行ない、１つ前の記憶
ブロック２ｏ−２における次のアドレスが矢印（破線矢
印Ｉ　ＲＰ　Ｘ宋で示すようにアドレスされるようにす
る。従って、既に読出されたデータの群が再び続出され
るも、このことは任意の構成を有し容量が制限されたバ
ッファメモリを用いる場合には避けることができない。

しかし、書込みアドレスと読出しアドレスとの間の間隔
が再び大きくなる為、少くとも前よりも長くなった期間
書込み作動と読出し作動とが異なる記憶ブロックで行な
われるようになる。

この点で、アドレス飛越しは毎回１つの記憶ブロックに
亘り且つこの記憶ブロック内の次のアドレスに行なわれ
るものとする。入力データが時分割多重システムにおい
て通常そうであるようにフレーム単位で構成され、ｌフ
レームの入力データＣ同期情報を含む）が数個の記憶ブ
ロックを占める場合には、この記憶ブロック数に亘って
アドレスジャンプを行なうのが一層有効である。

第８図は、記憶ブロックのアドレシングにおけるアドレ
ス飛越しの実行に際しての読出しアドレ。

ス発生器１６とアドレス間隔モニタ装置２２との協働作
動を説明する為にこれら装置１６および２２の構成を詳
細に示す。モニタ装置２２は比較器８０を有し、この比
較器は接続線１８ａを経て書込みアドレスの上位ビット
を、また接続＠　１　？　ａを経て読出しアドレスの対
応するアドレスビットを受け、これら２つのアドレスカ
ー一致した場合にラインａ１を経て同期回路８２に関連
は号を供給する。前記の比較器３０はまたライン５を経
て読出しアドレスクロックを表わす内部ワードクロック
を受け、ライン３１における有量をこの内部クロックと
同期させて、アドレス飛越しが記憶ブロックのアドレシ
ング中２つの読出しクロック間で生じえず、常に１つの
読出しクロックと同時に或いは１つの読出しクロックの
直後に生じるようにする。同期回路８２は接続１Ｍ１７
ｂにおけるアドレスビットの一部、特にその最上位ビッ
トを受ケ、これから読出しアドレス発生器１６において
行なう必要のあるアドレス飛越しの方向を決定する。

このアドレス飛越しの方向はライン２８ａにおける信号
で示され、ライン２８ｂは各アドレス飛越し中その方向
にか〜わらず対応する信号を発生する。同期回路３２に
おいては、アドレス飛越しの方向を接続線１７ｂにおけ
る記憶ブロック中の了ドレスの最上位ビットから実際に
決定しつる。その理由は、耐量がライン８１に現われる
場合にこのアドレスビットが値６１”を有する場合には
、読出しアドレスは丁度ある記憶ブロック内の最終アド
レスをアドレスし、一方書込みアドレスはこの記憶ブロ
ックの第１アドレスに飛越し、すなわち書込みアドレス
は読出しアドレスの周波数よりも高い周波数で互いに進
行し、従ってアドレス発生器１６はその後１つの記憶ブ
ロックをスキップする、すなわち次の記憶ブロックの第
１アドレスから次の次の記憶ブロックの第２アドレスに
飛越す必要があり、これとは逆に、ライン３１に信号が
現われる際に接続線１７ｂにおける最上位ビットが値′
０”を有する場合には、読出しアドレスはある記憶ブロ
ックの第１アドレスをアドレスし、一方この記憶ブロッ
クの最終アドレスが依然として書込みアドレスによりア
ドレスされ、すなわち書込みアドレスすなわち入力クロ
ックの周波数は内部クロックに相当する読出しクロック
の周波数よりも高く、アドレス発生器１６はアドレス間
隔を広げる為に１つ前のブロックを再びアドレスする必
要がある為である。

アドレス発生器１６は２つのカウンタ８４および８６を
有しており、カウンタ８４はライン５を経て内部ワード
クロックを計数クロックとして受け、その桁上げ信号な
カウンタ８６の計数入力端子に供給する。接続線１７ｂ
を経て出力されるカウンタ８４の計数値はアドレス発生
器１６の出力端子１７を経て記憶ブロック２０−１〜２
Ｏ−４（第１図参照）の読出しアドレス入力端子に供給
される。同様に、読出しの為に了ドレスすべき記憶ブロ
ックを決定するカウンタ８６の出力信号も接続線１７ａ
およびアドレス発生器１６の出力端子１７を経てデコー
ダ１８Ｆ第１図参照）に且つ装置２２の入力端子に供給
され、更にこのアドレス発生器の内部でこの接続線１７
ａは読出し専用メモリ３８のアドレス入力端子に供給さ
れる。このメモリ３８は他のアドレスビットに対する他
の入力端子を有し、この入力端子には装置２２からのラ
イン２ａａが接続されており、このライン２８ａの信号
により読出し専用メモリ８８の了ド、レス区分を２部分
に分割する。このアドレス区分の一方の部分には接続１
１７ａを経て供給される各アドレスに対する次のアドレ
スが含まれており、当該法のアドレスが読出されて接続
線３９を経てカウンタ３６の並列のセット入力端子に供
給され従ってカウンタ３６はライン２ａｂにおける信号
に応答して前記次のアドレスに設定され、従って記憶ブ
ロックがアドレスされた際に前進飛越しを行なう。ライ
ン２８ａにおける信号によって決定されるアドレス区分
の他方の部分には、接続線１７ａを経て供給される各ア
ドレスに対しその前のアドレスが記憶されており、当該
前のアドレスも接続線８９を経てカウンタ８６の並列の
セット入力端子に供給され、従ってカウンタ３６は記憶
ブロックのアドレシング中ライン２８ｂにおける後のは
号に応答して後退飛越しを行なう。従らてアドレス飛越
しを簡単に制御しつる。入力データの１フレームが数個
の完全な記憶ブロックに及ぶ場合読取り専用メモリ８８
の内容に依存して１つよりも多い記憶ブロックに及ぶ飛
越しを達成させることもできる。１フレーム当りの入力
データおよび同期情報の個数対１記憶ブロツク当りのア
ドレスの個数の比またはその逆の比が整数でない場合に
は、当該記憶ブロック内でのアドレス飛越し、すなわち
カウンタ８４の飛越しを行なう必要もあり、このアドレ
ス飛越しは、接続線１７ｂにおける且つ場合によっては
ライン２３ａにおけるアドレス区分によってアドレスさ
れデータ出力端子がカウンタ８４の並列のセット入力端
子に接続されている他の読出し専用メモリ（図示せず）
により達成しつる。

【図面の簡単な説明】

第１１６は、バッファメモリの一例を示すブロック線図
、 第２図は、記憶ブロックの順次のアドレシングを示す線
図、 第８図は、アドレス間隔モニタ装置および読出しアドレ
ス発生器を詳細に示すブロック線図である０ １０・・・直−並列変換器　１２・・・書込みアドレス
発生器。 、１４・・・デコーダ １６・・・読出しアドレス発生器 １８・・・デコーダ ２０−１〜２０−４・・・記憶ブロック２２・・・アド
レス間隔モニタ装置 ３０・・・比較器　３２・・・同期回路８４．３６・・
・カウンタ　３８・・・読出し専用メモリ特許出願人　
エヌ・ベー・フィリップス・フルーイランペンファプリ
ケン 手　続　補　正　書 昭和６０年６月２５日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和６０年特許願第９５６６３号 ２、発明の名称 バ　ッ　フ　ァ　メ　モ　リ ３、補正をする者 事件との関係　特許出願人 ４、代理人 １、明細書第２４頁第２０行を 「を広げる為にもう一度前のブロックをアドレスす」 に訂正する。

Claims (1)

1. 【特許請求の範囲】 Ｌ　デジタルインタフェースの入力ラインに対し設けら
   れ、この入力ラインにおける入力データのデータクロッ
   クと前記のインタフェースの内部クロックとの間でのド
   リフトやジッタ等の位相変動を補償するバッファメモリ
   であって、該バッファメモリは、到来データをデータク
   ロックでバッファメモリ内に順次に書込み且つ前記のデ
   ータを内部クロックで時間偏移的に読出す読出し／書込
   み制御装置を具え、更に書込み作動が関連の瞬時に行な
   われるメモリ位置と、読出し作動が前記の瞬時と同じ時
   間に行なわれるメモリ位置との間隔をモニタするモニタ
   装置をも具えており、前記モニタ装置は、前記の間隔が
   書込みおよび読出しの双方、またはいずれか一方に際し
   所定値よりも小さくなると複数のメモリ位置をスキップ
   することにより前記の間隔を広げるようになっているバ
   ッファメモリにおいて、該バッファメモリが複数個の個
   別に順次にアドレスしつる記憶ブロックＣ２０）を有し
   、前記のモニタ装置（２２）は書込みおよび読出し作動
   の少くとも一方がある１つの記憶ブロックから他の記憶
   ブロックに切換わる際にのみ書込みおよび読出し作動間
   での前記の間隔をモニタし、この間隔が所定値よりも小
   さくなった際に前記の読出し／書込み制御装置（１２，
   １６１における記憶ブロックのアドレッシング中に書込
   みおよび読出し作動間での前記の間隔が増大するような
   アドレス飛越しを開始するようになっていることを特徴
   とするバッファメモリ。 ２、特許請求の範囲第１項に記載のバッファメモリにお
   いて、書込みおよび読出し作動に対し同じ記憶ブロック
   を同時にアドレスする場合に、前記のモニタ装置（２２
   ）がこれらの作動に対するクロック周期の一部に亘って
   アドレス飛越しを開始するようになっていることを特徴
   とするバッファメモリ。 ＆　特許請求の範囲第１または２項に記載のバッファメ
   モリにおいて、前記の読出し／書込み制御装置［１３１
   ，１６１が読出しアドレスに対してのみアドレス飛越し
   を制御するようになっていることを特徴とするバッファ
   メモリ０ ４　人力データが順次のフレームの形態で到来し、各フ
   レームが同一個数のデータビットとフレームを決定する
   中間挿入同期情報とからなっている特許請求の範囲第１
   〜８項のいずれか１つに記載のベソファメモリにおいて
   、アドレス飛越しがある１つのフレームの所定位置にお
   ける入力データから他のフレームにおける同−位置或い
   は次の位置における入力データに行なわれるようになっ
   ていることを特ｍとするバッファメモリ。