JP3199418B2 - データレート変換装置 - Google Patents
データレート変換装置Info
- Publication number
- JP3199418B2 JP3199418B2 JP29683391A JP29683391A JP3199418B2 JP 3199418 B2 JP3199418 B2 JP 3199418B2 JP 29683391 A JP29683391 A JP 29683391A JP 29683391 A JP29683391 A JP 29683391A JP 3199418 B2 JP3199418 B2 JP 3199418B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- data rate
- output
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数のデータ信号間の位
相関係を保存しつつ、データレートの変換を行う、デー
タレート変換装置に関する。
相関係を保存しつつ、データレートの変換を行う、デー
タレート変換装置に関する。
【０００２】
【従来の技術】近年、電気通信網においてはディジタル
化と運用性の向上を目指してネットワークの再構築が行
われている。このような中、ネットワーク内のインター
フェースとして同期ディジタルハイアラーキ（以下ＳＤ
Ｈと記す。）が標準化された（例えばＣＣＩＴＴ勧告
Ｇ．７０７〜Ｇ．７０９参照）。ＳＤＨのインターフェ
ースの中にコンテナ（以下Ｃと記す）、仮想コンテナ
（以下ＶＣと記す）、と同期伝送モジュールレベル（以
下ＳＴＭと記す）という多重化単位があり、ＣとＶＣと
ＳＴＭではそれぞれ異なったビットレートを有してい
る。そのためＣからＶＣ、ＶＣからＳＴＭへの多重化ま
たはＳＴＭからＶＣ、ＶＣからＣへの多重分離において
はなんらかの方法によりビットレートの変換が必要とな
ってくる。
化と運用性の向上を目指してネットワークの再構築が行
われている。このような中、ネットワーク内のインター
フェースとして同期ディジタルハイアラーキ（以下ＳＤ
Ｈと記す。）が標準化された（例えばＣＣＩＴＴ勧告
Ｇ．７０７〜Ｇ．７０９参照）。ＳＤＨのインターフェ
ースの中にコンテナ（以下Ｃと記す）、仮想コンテナ
（以下ＶＣと記す）、と同期伝送モジュールレベル（以
下ＳＴＭと記す）という多重化単位があり、ＣとＶＣと
ＳＴＭではそれぞれ異なったビットレートを有してい
る。そのためＣからＶＣ、ＶＣからＳＴＭへの多重化ま
たはＳＴＭからＶＣ、ＶＣからＣへの多重分離において
はなんらかの方法によりビットレートの変換が必要とな
ってくる。
【０００３】ＳＤＨにおいては伝送しようとするデータ
の情報量が大きい場合にはデータは何層かに分けられて
多重化され、多重分離される。前記の様に一つデータを
何層かに分けた状態を以下データの連結状態と呼ぶ。逆
にそれぞれの層のデータが各々何らの関係もなく独立し
た状態を以下デ−タの独立状態と呼ぶ。
の情報量が大きい場合にはデータは何層かに分けられて
多重化され、多重分離される。前記の様に一つデータを
何層かに分けた状態を以下データの連結状態と呼ぶ。逆
にそれぞれの層のデータが各々何らの関係もなく独立し
た状態を以下デ−タの独立状態と呼ぶ。
【０００４】以下従来のＣデータよりＶＣデータへの多
重化を行う、ＶＣフレーマについて図面を用いて説明す
る。
重化を行う、ＶＣフレーマについて図面を用いて説明す
る。
【０００５】図４はＮ個の従来のＶＣフレーマを示すブ
ロック図であり、図５はその動作を示す信号波形図であ
る。図４において、４９、５０、５１の点線で囲まれた
部分が従来のＶＣフレーマであり、いまＮ個（Ｎは２以
上の整数）のＶＣフレーマが縦にならんでいる。４９が
ＶＣフレーマ（１）、５０がＶＣフレーマ（Ｎ−１）、
５１がＶＣフレーマ（Ｎ）、５２、５３、５４がＣデー
タを一時保存するバッファメモリ、５５、５６、５７が
パスオーバーヘッド（以下ＰＯＨと記す）をＶＣのビッ
トレートに多重化されたＣデータに多重化するＰＯＨ多
重化装置、５８、５９、６０が連結時と独立時のクロッ
クの切り替えを行うクロック切替器、６１、６２、６３
がＣデータ入力端子、６４、６５、６６がバッファへの
Ｃデータの書き込みタイミング信号の入口である書き込
みクロック入力端子、６７、６８、６９は独立時の読み
だし時のタイミング信号の入口である独立時読みだしク
ロック入力端子、７０、７１、７２は連結時のバッファ
メモリよりデータの読みだしタイミング信号の入口であ
る連結時読みだしクロック入力端子である。いま、ＶＣ
フレーマ（１）以外のＶＣフレーマは連結設定になって
いるので、Ｎ個のＶＣフレーマで同じクロックで信号の
読みだしを行っている。７３、７４、７５はＶＣデータ
出力端子である。７６、７７、７８は連結時と独立時の
クロック切り替えを制御する連結信号入力端子である。
ロック図であり、図５はその動作を示す信号波形図であ
る。図４において、４９、５０、５１の点線で囲まれた
部分が従来のＶＣフレーマであり、いまＮ個（Ｎは２以
上の整数）のＶＣフレーマが縦にならんでいる。４９が
ＶＣフレーマ（１）、５０がＶＣフレーマ（Ｎ−１）、
５１がＶＣフレーマ（Ｎ）、５２、５３、５４がＣデー
タを一時保存するバッファメモリ、５５、５６、５７が
パスオーバーヘッド（以下ＰＯＨと記す）をＶＣのビッ
トレートに多重化されたＣデータに多重化するＰＯＨ多
重化装置、５８、５９、６０が連結時と独立時のクロッ
クの切り替えを行うクロック切替器、６１、６２、６３
がＣデータ入力端子、６４、６５、６６がバッファへの
Ｃデータの書き込みタイミング信号の入口である書き込
みクロック入力端子、６７、６８、６９は独立時の読み
だし時のタイミング信号の入口である独立時読みだしク
ロック入力端子、７０、７１、７２は連結時のバッファ
メモリよりデータの読みだしタイミング信号の入口であ
る連結時読みだしクロック入力端子である。いま、ＶＣ
フレーマ（１）以外のＶＣフレーマは連結設定になって
いるので、Ｎ個のＶＣフレーマで同じクロックで信号の
読みだしを行っている。７３、７４、７５はＶＣデータ
出力端子である。７６、７７、７８は連結時と独立時の
クロック切り替えを制御する連結信号入力端子である。
【０００６】以上のように構成されたＶＣフレーマにつ
いて以下図面を用いて説明する。バッファメモリ５２、
５３、５４にそれぞれＣデータ入力端子６１、６２、６
３より図５で示す信号ａ、信号ｂ、信号ｃが入力され
る。入力のタイミングはそれぞれ、書き込みクロック入
力端子６４、６５、６６より入力される書き込みクロッ
クにより決定され、送られてくるデータのビットレート
に一致している。バッファメモリ５２，５３，５４に書
き込まれたデータを独立時読みだしクロック入力端子６
７、６８、６９、および連結時読みだしクロック入力端
子７０、７１、７２から入力されるそれぞれの読みだし
クロックにより次段のＰＯＨ多重化器５５〜５７へ出力
される。今、連結状態に設定するとＮ個のバッファメモ
リ５２〜５４から出力されるデータはすべて１つのクロ
ックのタイミングに依存しているので、バッファメモリ
５２〜５４から出力されるＮ個のデータはすべて同じタ
イミングで出力される。バッファメモリ５２、５３、５
４から出力されるデータはそれぞれ図５の信号ｄ、ｅ、
ｆのようになり、ＶＣのビットレートに変換され、ＰＯ
Ｈが多重される部分はデータの二度読みだしが実行され
る。ここで、図４のＰＯＨ多重化装置５５、５６、５７
においてＰＯＨデータが多重化され出力されるＶＣデー
タは、それぞれ図５の信号ｇ、信号ｈ、信号ｉのように
なる。
いて以下図面を用いて説明する。バッファメモリ５２、
５３、５４にそれぞれＣデータ入力端子６１、６２、６
３より図５で示す信号ａ、信号ｂ、信号ｃが入力され
る。入力のタイミングはそれぞれ、書き込みクロック入
力端子６４、６５、６６より入力される書き込みクロッ
クにより決定され、送られてくるデータのビットレート
に一致している。バッファメモリ５２，５３，５４に書
き込まれたデータを独立時読みだしクロック入力端子６
７、６８、６９、および連結時読みだしクロック入力端
子７０、７１、７２から入力されるそれぞれの読みだし
クロックにより次段のＰＯＨ多重化器５５〜５７へ出力
される。今、連結状態に設定するとＮ個のバッファメモ
リ５２〜５４から出力されるデータはすべて１つのクロ
ックのタイミングに依存しているので、バッファメモリ
５２〜５４から出力されるＮ個のデータはすべて同じタ
イミングで出力される。バッファメモリ５２、５３、５
４から出力されるデータはそれぞれ図５の信号ｄ、ｅ、
ｆのようになり、ＶＣのビットレートに変換され、ＰＯ
Ｈが多重される部分はデータの二度読みだしが実行され
る。ここで、図４のＰＯＨ多重化装置５５、５６、５７
においてＰＯＨデータが多重化され出力されるＶＣデー
タは、それぞれ図５の信号ｇ、信号ｈ、信号ｉのように
なる。
【０００７】
【発明が解決しようとする課題】いま、多重化しようと
するデータの情報量が大きいとき、データはいくつかの
Ｃデータに分けられて多重化される。ここで、多重化さ
れるデータが何等かの原因で位相がずれて入力された場
合の信号波形図を図６に示す。バッファメモリ５２，５
３，５４に入力される信号はそれぞれ信号ｊ、ｋ、ｌの
ようになる。信号ｋは信号ｊにくらべて１データ分位相
が進んでおり信号ｌは信号ｊにくらべて１データ分位相
が遅れている。
するデータの情報量が大きいとき、データはいくつかの
Ｃデータに分けられて多重化される。ここで、多重化さ
れるデータが何等かの原因で位相がずれて入力された場
合の信号波形図を図６に示す。バッファメモリ５２，５
３，５４に入力される信号はそれぞれ信号ｊ、ｋ、ｌの
ようになる。信号ｋは信号ｊにくらべて１データ分位相
が進んでおり信号ｌは信号ｊにくらべて１データ分位相
が遅れている。
【０００８】今バッファメモリ５２，５３，５４の遅延
量がすべて同じ分だけの遅延量をもっているとする。
量がすべて同じ分だけの遅延量をもっているとする。
【０００９】これらの信号を入力した結果、ＶＣフレー
マ４９、５０、５１から出力されてくる信号は信号ｍ、
ｎ、ｏ（図６）のようになり、信号ｎは信号ｍにくらべ
て１データ分進んでおり、信号ｏは信号ｍに比べて１デ
ータ分遅れている。これらのデータ信号にＰＯＨ信号を
多重化するとＰＯＨ多重化装置５５，５６，５７から出
力される信号はそれぞれ信号ｐ、ｑ、ｒ（図６）のよう
になる、信号ｑはやはり信号ｐに比べて１データ信号が
進んでしまい、信号ｒは信号ｐに比べて１データ信号が
遅れてしまう。この１つだけ位相のずれたＶＣのデータ
群をこの後ＳＴＭのフレームに多重化し、伝送した後Ｖ
Ｃ、Ｃ、と多重分離してもやはり信号は位相がずれたま
まである。
マ４９、５０、５１から出力されてくる信号は信号ｍ、
ｎ、ｏ（図６）のようになり、信号ｎは信号ｍにくらべ
て１データ分進んでおり、信号ｏは信号ｍに比べて１デ
ータ分遅れている。これらのデータ信号にＰＯＨ信号を
多重化するとＰＯＨ多重化装置５５，５６，５７から出
力される信号はそれぞれ信号ｐ、ｑ、ｒ（図６）のよう
になる、信号ｑはやはり信号ｐに比べて１データ信号が
進んでしまい、信号ｒは信号ｐに比べて１データ信号が
遅れてしまう。この１つだけ位相のずれたＶＣのデータ
群をこの後ＳＴＭのフレームに多重化し、伝送した後Ｖ
Ｃ、Ｃ、と多重分離してもやはり信号は位相がずれたま
まである。
【００１０】また入力されるデータの位相が揃っていて
も、おのおのバッファメモリの遅延量はバッファメモリ
内の書き込みと読みだしのアドレス差に依存していてま
ちまちとなってしまう。したがって読み出されるデータ
の位相もばらばらになる可能性がある。ところがＮ個の
信号はもともと１つの信号であり前記のようにデータ間
の位相がずれるとそれだけで全体として誤った信号にな
ってしまう。
も、おのおのバッファメモリの遅延量はバッファメモリ
内の書き込みと読みだしのアドレス差に依存していてま
ちまちとなってしまう。したがって読み出されるデータ
の位相もばらばらになる可能性がある。ところがＮ個の
信号はもともと１つの信号であり前記のようにデータ間
の位相がずれるとそれだけで全体として誤った信号にな
ってしまう。
【００１１】バッファメモリにおいては書き込みアドレ
スと読みだしアドレスは周期的に変化している。もし書
き込みのアドレスと読みだしのアドレスが重なってしま
うと、読み出されるデータは誤ったデータが読み出され
てしまう。
スと読みだしアドレスは周期的に変化している。もし書
き込みのアドレスと読みだしのアドレスが重なってしま
うと、読み出されるデータは誤ったデータが読み出され
てしまう。
【００１２】書き込みのアドレスは書き込みのクロック
の周波数で変化している。同様に読みだしのアドレスは
読みだしのクロックの周波数で変化している。ＶＣフレ
ーマにおいて書き込みのクロックと読みだしクロックの
周波数が正常な状態にあるとしたら読みだしアドレスと
書き込みアドレスの差は１フレームにおいて１バイトし
か変化しないはずである。したがってアドレスの初期設
定において書き込みと読みだしのアドレスを十分はなし
て設定しておけばアドレスが重なってしまうことはない
はずである。
の周波数で変化している。同様に読みだしのアドレスは
読みだしのクロックの周波数で変化している。ＶＣフレ
ーマにおいて書き込みのクロックと読みだしクロックの
周波数が正常な状態にあるとしたら読みだしアドレスと
書き込みアドレスの差は１フレームにおいて１バイトし
か変化しないはずである。したがってアドレスの初期設
定において書き込みと読みだしのアドレスを十分はなし
て設定しておけばアドレスが重なってしまうことはない
はずである。
【００１３】ところが何等かの原因でクロックの周波数
が変化したり、ノイズの影響によってアドレスがジャン
プしアドレスが重なってしまうと読み出されるデータは
誤ったものになってしまう。さらにその時点より動作が
正常な状態に近くなると、書き込みと読みだしのアドレ
ス差はあまり変化しなくなり、長い範囲に渡って誤った
データが読み出されてしまう。
が変化したり、ノイズの影響によってアドレスがジャン
プしアドレスが重なってしまうと読み出されるデータは
誤ったものになってしまう。さらにその時点より動作が
正常な状態に近くなると、書き込みと読みだしのアドレ
ス差はあまり変化しなくなり、長い範囲に渡って誤った
データが読み出されてしまう。
【００１４】本発明は、前記課題に鑑み、連結状態にお
いてはビットレート変換後の出力データ信号間の位相関
係を一定に保ち、かつ独立状態においてはバッファメモ
リの読みだしアドレスと書き込みアドレスが重なる場合
にはアドレスのリセットが可能なデータレート変換装置
を提供するものである。
いてはビットレート変換後の出力データ信号間の位相関
係を一定に保ち、かつ独立状態においてはバッファメモ
リの読みだしアドレスと書き込みアドレスが重なる場合
にはアドレスのリセットが可能なデータレート変換装置
を提供するものである。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明のデータレート変換装置は、Ｎ層（Ｎは２以
上の整数）からなる入力信号と、Ｎ層の入力信号それぞ
れに同期したＮ個のフレームパルスとを入力し、Ｎ層の
前記入力信号をデータレート変換したＮ個のデータレー
ト変換後の信号と、Ｎ個の前記データレート変換後の信
号それぞれに同期したＮ個のデータレート変換後のフレ
ームパルスとを出力するデータレート変換装置であっ
て、前記データレート変換装置は、入力された前記入力
信号と前記フレームパルスとの書き込みと、前記入力信
号の読み出し時にデータレート変換を行ったＮ個のデー
タレート変換後の信号の出力と、前記フレームパルスの
読み出し時に前記データレート変換後の信号にそれぞれ
同期させたＮ個のデータレート変換後のフレームパルス
の出力とを行うＮ個のバッファメモリと、前記バッファ
メモリに対して、前記入力信号と前記フレームパルスと
の読み出し制御と、書き込み制御とを行うＮ個の制御器
と、自層の前記バッファメモリから出力される前記デー
タレート変換後の信号に同期した前記データレート変換
後のフレームパルスと他層の前記バッファメモリから出
力される前記データレート変換後の信号に同期した前記
データレート変換後のフレームパルスとの位相関係を比
較し、比較した結果を出力するＮ個の位相比較器とを具
備し、前記制御器は、前記位相比較器の出力する自層と
他層との前記データレート変換後のフレームパルスの位
相関係を比較した結果に基づき、自層と他層のそれぞれ
の前記データレート変換後の信号の位相が一致するよう
に、前記バッファメモリに対して、前記入力信号と前記
フレームパルスとの読み出し制御と書き込み制御とを行
い、前記バッファメモリは、前記読み出し制御と前記書
き込み制御に基づき、前記入力信号と前記フレームパル
スの読み出しと書き込みとを行うことを特徴とする構成
を成す。
に、本発明のデータレート変換装置は、Ｎ層（Ｎは２以
上の整数）からなる入力信号と、Ｎ層の入力信号それぞ
れに同期したＮ個のフレームパルスとを入力し、Ｎ層の
前記入力信号をデータレート変換したＮ個のデータレー
ト変換後の信号と、Ｎ個の前記データレート変換後の信
号それぞれに同期したＮ個のデータレート変換後のフレ
ームパルスとを出力するデータレート変換装置であっ
て、前記データレート変換装置は、入力された前記入力
信号と前記フレームパルスとの書き込みと、前記入力信
号の読み出し時にデータレート変換を行ったＮ個のデー
タレート変換後の信号の出力と、前記フレームパルスの
読み出し時に前記データレート変換後の信号にそれぞれ
同期させたＮ個のデータレート変換後のフレームパルス
の出力とを行うＮ個のバッファメモリと、前記バッファ
メモリに対して、前記入力信号と前記フレームパルスと
の読み出し制御と、書き込み制御とを行うＮ個の制御器
と、自層の前記バッファメモリから出力される前記デー
タレート変換後の信号に同期した前記データレート変換
後のフレームパルスと他層の前記バッファメモリから出
力される前記データレート変換後の信号に同期した前記
データレート変換後のフレームパルスとの位相関係を比
較し、比較した結果を出力するＮ個の位相比較器とを具
備し、前記制御器は、前記位相比較器の出力する自層と
他層との前記データレート変換後のフレームパルスの位
相関係を比較した結果に基づき、自層と他層のそれぞれ
の前記データレート変換後の信号の位相が一致するよう
に、前記バッファメモリに対して、前記入力信号と前記
フレームパルスとの読み出し制御と書き込み制御とを行
い、前記バッファメモリは、前記読み出し制御と前記書
き込み制御に基づき、前記入力信号と前記フレームパル
スの読み出しと書き込みとを行うことを特徴とする構成
を成す。
【００１６】
【作用】本発明は上記した構成によってビットレート変
換後のＮ層のデータ信号が異なった位相で出力されてく
る場合、自層のバッファメモリから出力されてくるフレ
ームパルスと基準となる層のバッファメモリから出力さ
れてくる基準となるデータ信号の位相に同期したフレー
ムパルスの位相を比較し、位相の進みと遅れを検出し検
出した結果に応じてバッファメモリへの書き込みとバッ
ファメモリからの読みだしを制御してバッファにおける
遅延量を操作して複数のバッファより出力されてくる複
数の信号の位相を一致させることができるものである。
換後のＮ層のデータ信号が異なった位相で出力されてく
る場合、自層のバッファメモリから出力されてくるフレ
ームパルスと基準となる層のバッファメモリから出力さ
れてくる基準となるデータ信号の位相に同期したフレー
ムパルスの位相を比較し、位相の進みと遅れを検出し検
出した結果に応じてバッファメモリへの書き込みとバッ
ファメモリからの読みだしを制御してバッファにおける
遅延量を操作して複数のバッファより出力されてくる複
数の信号の位相を一致させることができるものである。
【００１７】
【実施例】以下本発明の一実施例のデータレート変換装
置について図面を参照ながら説明する。図１は本発明の
一実施例のデータレート変換装置を包含したＶＣフレー
マの構成を示すものである。図２、図３は前記ＶＣフレ
ーマの動作を示す信号波形図である。
置について図面を参照ながら説明する。図１は本発明の
一実施例のデータレート変換装置を包含したＶＣフレー
マの構成を示すものである。図２、図３は前記ＶＣフレ
ーマの動作を示す信号波形図である。
【００１８】図１において、１、２、３の点線で囲まれ
た部分はＶＣフレーマで、いまＮ個（Ｎは２以上の整
数）のＶＣフレーマが存在しており、１はＶＣフレーマ
（１）、２はＶＣフレーマ（Ｎ−１）、３はＶＣフレー
マ（Ｎ）である。４、５、６は送られてきたＣデータを
一時保存するバッファメモリ、７、８、９は基準となる
フレームパルスと自己のバッファから出力されてくるフ
レームパルスの位相を比較する位相比較器、１０、１
１、１２は位相比較器７，８，９の結果と後述するアド
レス検査器１９，２０，２１の結果によりバッファメモ
リ４，５，６へのデータの書き込みとバッファメモリ
４，５，６よりデータの読みだしを制御する制御器、１
３、１４、１５は読み出されたデータにＰＯＨデータを
多重化するＰＯＨデータ多重化器、１６、１７、１８は
連結状態、独立状態の読みだしクロックの切り替えを行
うクロック切替器、１９、２０、２１はバッファメモリ
４，５，６の書き込みアドレスと読みだしアドレスを比
較するアドレス検査器、２２、２３、２４はＣデータが
入力されるＣデータ入力端子、２５、２６、２７は入力
されてくるＣデータに同期したフレームパルスが入力さ
れるフレームパルス入力端子、２８、２９、３０はＣデ
ータのバッファメモリ４，５，６への書き込みのタイミ
ングを決定する書き込みクロックが入力される書き込み
クロック入力端子、３１、３２、３３は連結状態のバッ
ファメモリからのデータの読みだしのタイミングを決定
するクロックが入力される連結時読みだしクロック入力
端子、３４、３５、３６は独立時のバッファメモリから
のデータの読みだしのタイミングを定義するクロックが
入力される独立時読みだしクロック入力端子、３７、３
８、３９は各ＶＣフレーマが連結状態か独立状態かを決
定する連結信号を入力する連結信号入力端子、４０、４
１、４２はＶＣデータを出力するＶＣデータ出力端子、
４３、４４、４５はＶＣデータに同期したフレームパル
スを出力するフレームパルス出力端子、４６、４７、４
８は基準となるフレームパルスを入力する基準フレーム
パルス入力端子である。
た部分はＶＣフレーマで、いまＮ個（Ｎは２以上の整
数）のＶＣフレーマが存在しており、１はＶＣフレーマ
（１）、２はＶＣフレーマ（Ｎ−１）、３はＶＣフレー
マ（Ｎ）である。４、５、６は送られてきたＣデータを
一時保存するバッファメモリ、７、８、９は基準となる
フレームパルスと自己のバッファから出力されてくるフ
レームパルスの位相を比較する位相比較器、１０、１
１、１２は位相比較器７，８，９の結果と後述するアド
レス検査器１９，２０，２１の結果によりバッファメモ
リ４，５，６へのデータの書き込みとバッファメモリ
４，５，６よりデータの読みだしを制御する制御器、１
３、１４、１５は読み出されたデータにＰＯＨデータを
多重化するＰＯＨデータ多重化器、１６、１７、１８は
連結状態、独立状態の読みだしクロックの切り替えを行
うクロック切替器、１９、２０、２１はバッファメモリ
４，５，６の書き込みアドレスと読みだしアドレスを比
較するアドレス検査器、２２、２３、２４はＣデータが
入力されるＣデータ入力端子、２５、２６、２７は入力
されてくるＣデータに同期したフレームパルスが入力さ
れるフレームパルス入力端子、２８、２９、３０はＣデ
ータのバッファメモリ４，５，６への書き込みのタイミ
ングを決定する書き込みクロックが入力される書き込み
クロック入力端子、３１、３２、３３は連結状態のバッ
ファメモリからのデータの読みだしのタイミングを決定
するクロックが入力される連結時読みだしクロック入力
端子、３４、３５、３６は独立時のバッファメモリから
のデータの読みだしのタイミングを定義するクロックが
入力される独立時読みだしクロック入力端子、３７、３
８、３９は各ＶＣフレーマが連結状態か独立状態かを決
定する連結信号を入力する連結信号入力端子、４０、４
１、４２はＶＣデータを出力するＶＣデータ出力端子、
４３、４４、４５はＶＣデータに同期したフレームパル
スを出力するフレームパルス出力端子、４６、４７、４
８は基準となるフレームパルスを入力する基準フレーム
パルス入力端子である。
【００１９】図２において、信号Ａは図１に示すバッフ
ァメモリ４に入力されるＣデータ、信号Ｂはバッファメ
モリ４に入力される信号Ａに同期したフレームパルス、
信号Ｃはバッファメモリ５に入力されるＣデータ、信号
Ｄはバッファメモリ５に入力される信号Ｃに同期したフ
レームパルス、信号Ｅはバッファメモリ６に入力される
Ｃデータ、信号Ｆはバッファメモリ６に入力される信号
Ｅに同期したフレームパルス、信号Ｇはバッファメモリ
４の出力信号で周波数変換されたＣデータ、信号Ｈはバ
ッファメモリ４の出力信号で信号Ｇに同期したフレーム
パルス、信号Ｉはバッファメモリ５の出力信号で周波数
変換されたＣデータ、信号Ｊはバッファメモリ５の出力
信号で信号Ｉに同期したフレームパルス、信号Ｋはバッ
ファメモリ６から出力される周波数変換されたＣデー
タ、信号Ｌはバッファメモリ６から出力されるフレーム
パルスで信号Ｋに同期したもの、信号ＭはＶＣフレーマ
（１）から出力されるＶＣデータ、信号ＮはＶＣフレー
マ（１）から出力されるフレームパルスで信号Ｍに同期
したもの、信号ＯはＶＣフレーマ（Ｎ−１）から出力さ
れるＶＣデータ、信号ＰはＶＣフレーマ（Ｎ−１）から
出力されるフレームパルスで信号Ｏに同期したもの、信
号ＱはＶＣフレーマ（Ｎ）から出力されるＶＣデータ、
信号ＲはＶＣフレーマ（Ｎ）から出力されるフレームパ
ルスで信号Ｑに同期したものである。
ァメモリ４に入力されるＣデータ、信号Ｂはバッファメ
モリ４に入力される信号Ａに同期したフレームパルス、
信号Ｃはバッファメモリ５に入力されるＣデータ、信号
Ｄはバッファメモリ５に入力される信号Ｃに同期したフ
レームパルス、信号Ｅはバッファメモリ６に入力される
Ｃデータ、信号Ｆはバッファメモリ６に入力される信号
Ｅに同期したフレームパルス、信号Ｇはバッファメモリ
４の出力信号で周波数変換されたＣデータ、信号Ｈはバ
ッファメモリ４の出力信号で信号Ｇに同期したフレーム
パルス、信号Ｉはバッファメモリ５の出力信号で周波数
変換されたＣデータ、信号Ｊはバッファメモリ５の出力
信号で信号Ｉに同期したフレームパルス、信号Ｋはバッ
ファメモリ６から出力される周波数変換されたＣデー
タ、信号Ｌはバッファメモリ６から出力されるフレーム
パルスで信号Ｋに同期したもの、信号ＭはＶＣフレーマ
（１）から出力されるＶＣデータ、信号ＮはＶＣフレー
マ（１）から出力されるフレームパルスで信号Ｍに同期
したもの、信号ＯはＶＣフレーマ（Ｎ−１）から出力さ
れるＶＣデータ、信号ＰはＶＣフレーマ（Ｎ−１）から
出力されるフレームパルスで信号Ｏに同期したもの、信
号ＱはＶＣフレーマ（Ｎ）から出力されるＶＣデータ、
信号ＲはＶＣフレーマ（Ｎ）から出力されるフレームパ
ルスで信号Ｑに同期したものである。
【００２０】図３において、信号Ｓは独立時のＶＣフレ
ーマ（Ｎ）のバッファメモリ６への書き込みアドレス、
信号Ｔは独立時のＶＣフレーマ（Ｎ）のバッファメモリ
６よりの読みだしアドレス、信号Ｕはアドレス検査器２
１から出力されるアドレス異常検出信号、信号Ｖは制御
器１２より出力されるアドレスリセットの信号、信号Ｗ
はバッファメモリ６より出力されるデータ信号である。
ーマ（Ｎ）のバッファメモリ６への書き込みアドレス、
信号Ｔは独立時のＶＣフレーマ（Ｎ）のバッファメモリ
６よりの読みだしアドレス、信号Ｕはアドレス検査器２
１から出力されるアドレス異常検出信号、信号Ｖは制御
器１２より出力されるアドレスリセットの信号、信号Ｗ
はバッファメモリ６より出力されるデータ信号である。
【００２１】ＶＣフレーマ（１）には連結信号入力端子
３７より独立の信号が入力され、ＶＣフレーマ（Ｎ−
１）、（Ｎ）には連結信号入力端子３８、３９より連結
の信号が入力されている。Ｃデータ入力端子２２から入
力されるＣデータは信号Ａのようになっている、データ
はＡ1 からＡn までのｎ個のデータの繰り返しとなって
おり、ｎ×９個のデータで１フレームが構成されてい
る。信号Ｂのフレームパルスは１フレームにつき１個だ
けフレームパルス入力端子２５から入力され、信号Ａの
１フレームの最後のデータに同期して入力される。信号
Ｃ、信号Ｅも同じくそれぞれＶＣフレーマ（Ｎ）、（Ｎ
−１）にＣデータ入力端子２３、２４から入力されるＣ
データである。また、信号Ｄ、信号Ｆはそれぞれ信号
Ｃ、Ｅに同期した、フレームパルス入力端子２６、２７
から入力されるフレームパルスで、信号Ｃ，Ｄは信号
Ａ，Ｂにくらべて位相が１データ分だけ進んでいる。信
号Ｅ，Ｆは信号Ａ，Ｂにくらべて位相が１データ分だけ
遅れている。
３７より独立の信号が入力され、ＶＣフレーマ（Ｎ−
１）、（Ｎ）には連結信号入力端子３８、３９より連結
の信号が入力されている。Ｃデータ入力端子２２から入
力されるＣデータは信号Ａのようになっている、データ
はＡ1 からＡn までのｎ個のデータの繰り返しとなって
おり、ｎ×９個のデータで１フレームが構成されてい
る。信号Ｂのフレームパルスは１フレームにつき１個だ
けフレームパルス入力端子２５から入力され、信号Ａの
１フレームの最後のデータに同期して入力される。信号
Ｃ、信号Ｅも同じくそれぞれＶＣフレーマ（Ｎ）、（Ｎ
−１）にＣデータ入力端子２３、２４から入力されるＣ
データである。また、信号Ｄ、信号Ｆはそれぞれ信号
Ｃ、Ｅに同期した、フレームパルス入力端子２６、２７
から入力されるフレームパルスで、信号Ｃ，Ｄは信号
Ａ，Ｂにくらべて位相が１データ分だけ進んでいる。信
号Ｅ，Ｆは信号Ａ，Ｂにくらべて位相が１データ分だけ
遅れている。
【００２２】信号Ａ，Ｂは書き込みクロック入力端子２
８から入力されてくるクロック信号のタイミングでバッ
ファメモリ４に入力され、信号Ｃ，Ｄも同じように書き
込みクロック入力端子２９より入力されたクロックのタ
イミングでバッファメモリ５に、また信号Ｅ，Ｆも同じ
ように書き込みクロック入力端子３０から入力されるク
ロックでバッファメモリ６に入力される。ＶＣフレーマ
（１）には連結信号入力端子３７より独立の信号が入力
されているので位相比較器７と制御器１０は動作を行わ
ない。また独立時読みだしクロック入力端子３４から入
力されてくるクロック信号のタイミングによって、デー
タレート変換後のデータとフレームパルスは読み出され
る。通常ＶＣフレーマにおいては書き込みクロックと読
みだしクロックの周波数比はｎ：ｎ＋１になっており、
バッファメモリにｎ個のデータを書き込む時間にバッフ
ァメモリよりｎ＋１のデータを読み出すことができる。
８から入力されてくるクロック信号のタイミングでバッ
ファメモリ４に入力され、信号Ｃ，Ｄも同じように書き
込みクロック入力端子２９より入力されたクロックのタ
イミングでバッファメモリ５に、また信号Ｅ，Ｆも同じ
ように書き込みクロック入力端子３０から入力されるク
ロックでバッファメモリ６に入力される。ＶＣフレーマ
（１）には連結信号入力端子３７より独立の信号が入力
されているので位相比較器７と制御器１０は動作を行わ
ない。また独立時読みだしクロック入力端子３４から入
力されてくるクロック信号のタイミングによって、デー
タレート変換後のデータとフレームパルスは読み出され
る。通常ＶＣフレーマにおいては書き込みクロックと読
みだしクロックの周波数比はｎ：ｎ＋１になっており、
バッファメモリにｎ個のデータを書き込む時間にバッフ
ァメモリよりｎ＋１のデータを読み出すことができる。
【００２３】バッファメモリ４から出力されてくる信号
は、信号Ｇのようになる。図のようにｎデータにつき１
データだけデータを２度読み出すようになっている。こ
のことによって１フレーム周期でバッファメモリ４の遅
延量は変化し、遅延量の１フレーム時間あたりの平均値
は一定になる。信号ＧのデータではＡ1 のデータを２度
読み出すようになっている。フレームパルスもＣデータ
と同じ動作で読み出され、信号Ｈのようになる。
は、信号Ｇのようになる。図のようにｎデータにつき１
データだけデータを２度読み出すようになっている。こ
のことによって１フレーム周期でバッファメモリ４の遅
延量は変化し、遅延量の１フレーム時間あたりの平均値
は一定になる。信号ＧのデータではＡ1 のデータを２度
読み出すようになっている。フレームパルスもＣデータ
と同じ動作で読み出され、信号Ｈのようになる。
【００２４】ＶＣフレーマ（Ｎ−１）においては、出力
される信号ＯのＶＣデータの位相を信号Ｍの位相にあわ
せようとする動作が行われる。信号Ｎのフレームパルス
と信号Ｐのフレームパルスはともに位相比較器８に入力
され、区間Ｔ1 においては信号Ｏの方が位相が進んでい
ると判定される。その後、読みだし位相の制御が行わ
れ、信号Ｉのように同じフレーム内の区間Ｔ2 において
同じデータＸ1 が３回読み出され位相が遅らされる。そ
のことによってバッファメモリ５から出力されるＶＣデ
ータとフレームパルスは信号Ｉ、信号Ｊのように区間Ｔ
3 の時点においては信号Ａ，Ｂと同じ位相になってる。
その後ＰＯＨ多重化器１４においてＰＯＨが多重化され
出力されるＶＣデータとフレームパルスは信号Ｏ，Ｐの
ようになる。
される信号ＯのＶＣデータの位相を信号Ｍの位相にあわ
せようとする動作が行われる。信号Ｎのフレームパルス
と信号Ｐのフレームパルスはともに位相比較器８に入力
され、区間Ｔ1 においては信号Ｏの方が位相が進んでい
ると判定される。その後、読みだし位相の制御が行わ
れ、信号Ｉのように同じフレーム内の区間Ｔ2 において
同じデータＸ1 が３回読み出され位相が遅らされる。そ
のことによってバッファメモリ５から出力されるＶＣデ
ータとフレームパルスは信号Ｉ、信号Ｊのように区間Ｔ
3 の時点においては信号Ａ，Ｂと同じ位相になってる。
その後ＰＯＨ多重化器１４においてＰＯＨが多重化され
出力されるＶＣデータとフレームパルスは信号Ｏ，Ｐの
ようになる。
【００２５】ＶＣフレーマ（Ｎ）においても出力される
信号ＱのＶＣデータの出力信号を信号Ｍの位相に合わせ
ようとする動作が行われる。信号Ｎのフレームパルスと
信号Ｒのフレームパルスはともに位相比較器９に入力さ
れる。位相比較器９において区間Ｔ1 において信号Ｑの
方が位相が進んでいると判定される。その後読みだし信
号の制御が行われ、信号Ｋのように同じフレーム内のＴ
2 の区間において、通常では２回読み出されるデータＹ
1 を１回しか読み出さないことにより、位相が１つだけ
進む、このことによりバッファメモリ６から出力される
データ信号とフレームパルスは信号Ｋ，ＬのようにＴ3
の時点においては位相が信号Ａ，Ｂと一致する、その後
ＰＯＨ多重化器１５によってＰＯＨが多重化され、出力
される信号は信号Ｑ、信号Ｒのようになる。
信号ＱのＶＣデータの出力信号を信号Ｍの位相に合わせ
ようとする動作が行われる。信号Ｎのフレームパルスと
信号Ｒのフレームパルスはともに位相比較器９に入力さ
れる。位相比較器９において区間Ｔ1 において信号Ｑの
方が位相が進んでいると判定される。その後読みだし信
号の制御が行われ、信号Ｋのように同じフレーム内のＴ
2 の区間において、通常では２回読み出されるデータＹ
1 を１回しか読み出さないことにより、位相が１つだけ
進む、このことによりバッファメモリ６から出力される
データ信号とフレームパルスは信号Ｋ，ＬのようにＴ3
の時点においては位相が信号Ａ，Ｂと一致する、その後
ＰＯＨ多重化器１５によってＰＯＨが多重化され、出力
される信号は信号Ｑ、信号Ｒのようになる。
【００２６】図３は独立状態におけるＶＣフレーマ
（Ｎ）の動作を示す信号波形図である。いま、バッファ
メモリ６のアドレスが０から９までの１０バイト存在し
たとすると、信号書き込みのアドレス値信号Ｓと読みだ
しのアドレス値信号Ｔの初期設定はアドレス差が一番大
きくとれるような値０と４が設定される。
（Ｎ）の動作を示す信号波形図である。いま、バッファ
メモリ６のアドレスが０から９までの１０バイト存在し
たとすると、信号書き込みのアドレス値信号Ｓと読みだ
しのアドレス値信号Ｔの初期設定はアドレス差が一番大
きくとれるような値０と４が設定される。
【００２７】区間Ｔ3 のように、何等かの外因によって
前記アドレスが接近した状態になってしまうと、バッフ
ァメモリ６より出力される信号Ｗは誤ったものになる。
信号Ｓと信号Ｔの値が接近すると信号Ｕのようなアドレ
ス異常の信号がアドレス検査器２１より制御器１２に伝
達される。制御器１２からバッファメモリ６にアドレス
のリセット信号が信号Ｖのような形で出力される。バッ
ファメモリ６にアドレスのリセット信号が入力される
と、書き込みアドレスが０、読みだしアドレスが４にリ
セットされる。その後４データ後にはバッファ６より出
力される信号は正常なものとなり、ＶＣフレーマへの入
力が正常であり続けるかぎり、出力される信号は正常な
ものが出力される。
前記アドレスが接近した状態になってしまうと、バッフ
ァメモリ６より出力される信号Ｗは誤ったものになる。
信号Ｓと信号Ｔの値が接近すると信号Ｕのようなアドレ
ス異常の信号がアドレス検査器２１より制御器１２に伝
達される。制御器１２からバッファメモリ６にアドレス
のリセット信号が信号Ｖのような形で出力される。バッ
ファメモリ６にアドレスのリセット信号が入力される
と、書き込みアドレスが０、読みだしアドレスが４にリ
セットされる。その後４データ後にはバッファ６より出
力される信号は正常なものとなり、ＶＣフレーマへの入
力が正常であり続けるかぎり、出力される信号は正常な
ものが出力される。
【００２８】なお、ＶＣフレーマ（１）、（Ｎ−１）に
おいても独立状態においてアドレスの異常はアドレス検
査器１９、２０において検出され、前記のような操作が
行われる。また連結時には、前記のようなアドレス値の
操作を個々のＶＣフレーマで行うと、データ信号間の位
相関係を一定に保つことができないため行わない。
おいても独立状態においてアドレスの異常はアドレス検
査器１９、２０において検出され、前記のような操作が
行われる。また連結時には、前記のようなアドレス値の
操作を個々のＶＣフレーマで行うと、データ信号間の位
相関係を一定に保つことができないため行わない。
【００２９】
【発明の効果】以上のように、本発明のデータレート変
換装置は、バッファメモリより出力される複数のフレー
ムパルスの位相関係を比較し、その結果によりバッファ
メモリからの読みだし信号を制御することによりより複
数のデータ信号間の位相関係を一定に保存する。
換装置は、バッファメモリより出力される複数のフレー
ムパルスの位相関係を比較し、その結果によりバッファ
メモリからの読みだし信号を制御することによりより複
数のデータ信号間の位相関係を一定に保存する。
【図１】本発明の一実施例のデータレート変換装置を包
含したＶＣフレーマの構成を示すブロック図
含したＶＣフレーマの構成を示すブロック図
【図２】（ａ）同装置を包含したＶＣフレーマの動作を
示す信号波形図 （ｂ）同信号波形図
示す信号波形図 （ｂ）同信号波形図
【図３】本実施例のデータレート変換装置を包含したＶ
Ｃフレーマの動作を示す信号波形図
Ｃフレーマの動作を示す信号波形図
【図４】従来のＶＣフレーマの構成を示すブロック図
【図５】従来のＶＣフレーマの動作を示す信号波形図
【図６】従来のＶＣフレーマの動作を示す信号波形図
１ ＶＣフレーマ（１） ２ ＶＣフレーマ（Ｎ−１） ３ ＶＣフレーマ（Ｎ） ４ バッファメモリ ５ バッファメモリ ６ バッファメモリ ７ 位相比較器 ８ 位相比較器 ９ 位相比較器 １０ 制御器 １１ 制御器 １２ 制御器 １３ ＰＯＨ多重化器 １４ ＰＯＨ多重化器 １５ ＰＯＨ多重化器 １６ クロック切替器 １７ クロック切替器 １８ クロック切替器 １９ アドレス検査器 ２０ アドレス検査器 ２１ アドレス検査器 ２２ Ｃデータ入力端子 ２３ Ｃデータ入力端子 ２４ Ｃデータ入力端子 ２５ フレームパルス入力端子 ２６ フレームパルス入力端子 ２７ フレームパルス入力端子 ２８ 書き込みクロック入力端子 ２９ 書き込みクロック入力端子 ３０ 書き込みクロック入力端子 ３１ 連結時読みだしクロック入力端子 ３２ 連結時読みだしクロック入力端子 ３３ 連結時読みだしクロック入力端子 ３４ 独立時読みだしクロック入力端子 ３５ 独立時読みだしクロック入力端子 ３６ 独立時読みだしクロック入力端子 ３７ 連結信号入力端子 ３８ 連結信号入力端子 ３９ 連結信号入力端子 ４０ ＶＣデータ出力端子 ４１ ＶＣデータ出力端子 ４２ ＶＣデータ出力端子 ４３ フレームパルス出力端子 ４４ フレームパルス出力端子 ４５ フレームパルス出力端子 ４６ 基準フレームパルス入力端子 ４７ 基準フレームパルス入力端子 ４８ 基準フレームパルス入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥村 康行 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 岸本 了造 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平４−294649（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04L 7/00
Claims (4)
- 【請求項１】Ｎ層（Ｎは２以上の整数）からなる入力信
号と、Ｎ層の入力信号それぞれに同期したＮ個のフレー
ムパルスとを入力し、Ｎ層の前記入力信号をデータレー
ト変換したＮ個のデータレート変換後の信号と、Ｎ個の
前記データレート変換後の信号それぞれに同期したＮ個
のデータレート変換後のフレームパルスとを出力するデ
ータレート変換装置であって、 前記データレート変換装置は、 入力された前記 入力信号と前記フレームパルスとの書き
込みと、前記入力信号の読み出し時にデータレート変換
を行ったＮ個のデータレート変換後の信号の出力と、前
記フレームパルスの読み出し時に前記データレート変換
後の信号にそれぞれ同期させたＮ個のデータレート変換
後のフレームパルスの出力とを行うＮ個のバッファメモ
リと、前記バッファメモリに対して、前記入力信号と前記フレ
ームパルスとの読み出し制御と、書き込み制御とを行う
Ｎ個の制御器と、 自層の前記バッファメモリから出力される前記データレ
ート変換後の信号に同期した前記データレート変換後の
フレームパルスと他層の前記バッファメモリから出力さ
れる前記データレート変換後の信号に同期した前記デー
タレート変換後のフレームパルスとの位相関係を比較
し、比較した結果を出力するＮ個の位相比較器とを具備
し、 前記制御器は、前記位相比較器の出力する自層と他層と
の前記データレート変換後のフレームパルスの位相関係
を比較した結果に基づき、自層と他層のそれぞれの前記
データレート変換後の信号の位相が一致するように、前
記バッファメモリに対して、前記入力信号と前記フレー
ムパルスとの読み出し制御と書き込み制御とを行い、 前記バッファメモリは、前記読み出し制御と前記書き込
み制御に基づき、前記入力信号と前記フレームパルスの
読み出しと書き込みとを行う ことを特徴とするデータレ
ート変換装置。 - 【請求項２】前記データレート変換装置はさらに、前記
バッファメモリにより読み出された前記データレート変
換後の信号それぞれに所定のデータを多重した 信号の出
力と、前記バッファメモリから読み出された前記データ
レート変換後のフレームパルスの出力とを行うＮ個の多
重化器を具備し、 前記比較器は、自層の前記多重化器から出力される前記
データレート変換後の信号に所定のデータを多重した信
号に同期した前記データレート変換後のフレームパルス
と、他層の前記多重化器から出力される前記データレー
ト変換後の信号に所定のデータを多重した信号に同期し
た前記データレート変換後のフレームパルスとの位相関
係を比較し、比較した結果を出力することを特徴とする
請求項１記載のデータレート変換装置。 - 【請求項３】前記データレート変換装置はさらに、前記
データレート変換装置が連結状態かあるいは独立状態か
のいずれかの状態を表す連結信号と、連結時の前記バッ
ファメモリからのデータの読み出しタイミングを規定す
る連結時読み出しクロック信号と、独立時の前記バッフ
ァメモリからのデータの読み出しタイミングを規定する
独立時読み出しクロック信号とを入力し、前記連結信号
が連結状態を表す場合には、前記バッファメモリへの連
結時読み出しクロック信号の出力と、前記連結信号が独
立状態を表す場合には、前記独立時読み出しクロック信
号の出力とを行うクロック切り換え器を具備し、前記 制御器は、さらに前記連結信号を入力し、 入力した前記連結信号が連結状態を表す場合には、 前記制御器は、前記位相比較器の出力に基づく前記バッ
ファメモリに対する読み出し制御を行い、 前記バッファメモリは、前記クロック切り換え器からの
出力と、前記制御器からの出力に基づき、前記バッファ
メモリからの前記入力信号と前記フレームパルスとの読
み出しを行い、 入力した前記連結信号が独立状態を表す場合には、 前記制御器は、前記位相比較器の出力に基づく前記バッ
ファメモリに対する読み出し制御を行わず、 前記バッファメモリは、前記クロック切り換え器からの
出力に基づき、前記バッファメモリからの前記入力信号
と前記フレームパルスとの読み出しを行う ことを特徴と
する請求項１または２記載のデータレート変換装置。 - 【請求項４】バッファメモリの書き込みと読みだしのア
ドレス値を比較するアドレス検査器を具備し、アドレス
検査器の出力が制御器に入力されることを特徴とする請
求項３記載のデータレート変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683391A JP3199418B2 (ja) | 1991-11-13 | 1991-11-13 | データレート変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683391A JP3199418B2 (ja) | 1991-11-13 | 1991-11-13 | データレート変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136753A JPH05136753A (ja) | 1993-06-01 |
| JP3199418B2 true JP3199418B2 (ja) | 2001-08-20 |
Family
ID=17838750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29683391A Expired - Fee Related JP3199418B2 (ja) | 1991-11-13 | 1991-11-13 | データレート変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199418B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613828B1 (en) | 1999-09-22 | 2003-09-02 | Japan Exlan Company Limited | Antibacterial acrylonitrile fiber having photocatalytic activity |
-
1991
- 1991-11-13 JP JP29683391A patent/JP3199418B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613828B1 (en) | 1999-09-22 | 2003-09-02 | Japan Exlan Company Limited | Antibacterial acrylonitrile fiber having photocatalytic activity |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136753A (ja) | 1993-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5172376A (en) | Sdh rejustification | |
| KR920000165B1 (ko) | 디지탈 프레임 동기 장치 | |
| US4698806A (en) | Frame alignment of tributaries of a t.d.m. bit stream | |
| CA1212743A (en) | Digital transmission systems | |
| JPH02272925A (ja) | ポインタ変換によるフレーム位相同期方法およびその回路 | |
| JP3290534B2 (ja) | パスプロテクションスイッチ装置 | |
| US4323790A (en) | Elastic storage and synchronization control apparatus for use in a telephone switching system | |
| JP3429307B2 (ja) | 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置 | |
| JPS60247731A (ja) | バツフアメモリ | |
| US6259703B1 (en) | Time slot assigner for communication system | |
| EP0645065A1 (en) | Method and equipment for monitoring the fill rate of an elastic buffer memory in a synchronous digital telecommunication system | |
| EP0543327B1 (en) | A synchronous optical multiplexing system | |
| JP3199418B2 (ja) | データレート変換装置 | |
| US4894821A (en) | Time division switching system with time slot alignment circuitry | |
| US4230911A (en) | Carrier terminal unit | |
| US6463069B1 (en) | Arrangement and method relating to a telecommunications system handling redundant signals | |
| US20080025346A1 (en) | Method and device for synchronizing and multiplexing asynchronous signals | |
| CA2021348C (en) | Elastic store memory circuit | |
| US20030147425A1 (en) | Method and circuit for processing data in communication networks | |
| JP2962061B2 (ja) | クロスコネクト装置 | |
| JP2793690B2 (ja) | フレーム位相同期回路 | |
| JP3034561B2 (ja) | フレーム位相同期回路 | |
| KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
| JP3161795B2 (ja) | 位相制御装置 | |
| JPS5833737B2 (ja) | ドウキカホウシキ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |