KR920000165B1 - 디지탈 프레임 동기 장치 - Google Patents

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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Abstract

내용 없음.

Description

디지탈 프레임 동기 장치
제1도는 정.부 스터핑에 영향을 주는 스터핑 비트 위치를 보유하고 있는 이전의 채널 프레임 구성도.
제2도는 수용할 수 있는 대기 시간 지터값을 보이는 바람직한 분할 스터핑 비율을 얻기 위해 2스테이지의 스터핑을 포함하는 본 발명의 상세한 실시예를 단순화한 블록 다이어그램.
제3도는 제2도의 실시예를 설명하기 위해 사용된 중간 멀티-프레임의 개략도.
제4도는 제2도와 제5도의 실시예를 설명하기 위한 출력 멀티-프레임의 개략도.
제5도는 수용할 수 있는 대기 시간 지터값을 보이는 바람직한 분할 스터핑 비율을 얻기 위한 탄력 저장장치를 포함하는 본 발명의 다른 실시예를 단순화한 블록다이어그램.
제6도는 1/4의 바람직한 분할 스터핑 비율을 얻기 위한 제5도의 실시예에서 기록 어드레스 래칭 시간과 판독 어드레스 래칭 시간 사이의 관계 및 다른 멀티-프레임을 간단히 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
201 : 비동기성 스터핑 유니트 202 : 동기성 스터핑 유니트
203 : 클럭 변환기 204 : 중간 프레임 구성기
205 : 출력 프레임 구성기 501 : 탄력 저장
502 : 기록 계수기 503 : 판독 계수기
504 : 기록 어드레스 래치 505 : 판독 어드레스 래치
506 : 스터핑 결정 유니트
본 발명은 디지탈 전송 시스템에 관한 것으로서, 특히 대기 시간 지터의 감축에 관한 것이다.
디지탈 신호의 전송에 있어서, 비트 스터핑은 높은 비트 비율로 전송하기 위해 낮은 비트 비율 신호를 동기화하는 일반적인 방법으로 인식되어 왔다. 하나의 비트 스터핑 배열은 각각의 채널 프레임내에 두개의 스터핑 비트 위치를 가지고 있으며, 보통 정.부 스터핑으로 언급된다. 정.부 스터핑을 가지고 있는 하나의 채널 프레임이 도면의 제1도에 도시되어 있으며, 두개의 스터핑 비트 위치(S1,S2)를 보유하고 있다. 그와 같은 채널 프레임의 발생에 대해 1985년 8월 26일에 출원 계류중인 미합중국 특허출원 제763,427호에 기술되어 있다. 인입 데이타 비트 비율이 공칭 비율에 있을때, 스터핑 비트 위치중의 하나는 데이타 비트를 보유하며, 다른 하나는 스터핑 비트를 보유한다. 만약 인입 데이타 비트 비율이 공칭 비율보다 크다면, 필요에 따라 스터핑 비트 위치(S1,S2)는 데이타 비트를 보유한다. 이와 같은 것을 흔히 부 스터핑이라고 한다. 한편 인입 데이타 비트 비율이 공칭 비율보다 작다면, 필요에 따라 스터핑 비트 위치(S1,S2)는 스터핑 비트를 보유하며, 이와 같은 것을 흔히 정 스터핑이라고 한다.
정.부 스터핑 배열에 있어서 심각한 문제는 비트 스터핑에 의해서 야기되는 소위 대기 시간 지터라고 하는 것이 너무 크다는 것이다. 비트 스터핑으로부터 파생되는 대기 시간 지터는 1982년 벨 텔리폰 라보러터리에서 발행한 제5권 P682 내지 699에 기술되어 있는 통신을 위한 전송 시스템에서 설명하고 있다. 또한 1972년 1월 제51권중 제1권 P165 내지 207에 기술된 벨 시스템 테크니컬 저널지의 “대기 시간 지터”로 명명된 디.엘.듀트 와일러가 쓴 논문과, 1968년 6월 IEEE의 통신에 관한 국제회의 의사록 P259 내지 264에 기술된 명칭 “펄스 스터핑 동기화의 지터 특성”인 논문에서도 볼 수 있다. 정.부 스터핑 배열에 있어서, 일(1)의 공정 스터핑 비율은 스터핑 비트 위치중의 하나가 스터핑 비트를 보유하기 때문에 파생되며, 상기에서 인용된 논문에서 설명한 바와 같이 소위 대기 시간 지터값은 매우 크며, 매우 바람직스럽지 못하다.
정 스터핑은 스터핑 비율이 영(0)보다 크고 일(1)보다 작도록 해주며, 대기 시간 지터를 감소시킨다는 것은 잘 알려져 있다.
또한 동기화 스터핑 배열은 대기 시간 지터를 발생시키지 않는다는 것도 공지되어 있다.
소위 정.부 비트 스터핑 배열과 관련된 대기 시간 지터의 문제는 극복되며, 본 발명의 관점에 따라, 각각의 프레임에 수용된 인입 데이타 비트의 숫자를 적절히 적응시킴으로써 규정된 프레임 간격을 가진 프레임을 생성시키기 위한 디지탈 프레임 동기 장치에서 영(0)보다 크고 일(1)보다 작은 바람직한 분할 스터핑 배율이 얻어지게 된다.
특히, 분할 스터핑 비율은 데이타 비트가 동기 장치에 기록되는 동안의 제1선정 기간의 지속 시간을 증가시킴으로써 얻어지고, 데이타 비트가 동기 장치에 기록되는 동안의 제2선정 기간의 지속 기간을 감소시킴으로써 얻어지게 된다. 데이타 비트는 각각의 제1선장 기간동안에 발생하는 스터핑 비트 위치중의 하나에 포함되며, 비-데이타 비트는 제2선정 기간 동안에 발생하는 스터핑 비트 위치중의 하나에 포함된다.
본 발명의 하나의 실시예에 있어서, 대기 시간 지터의 받아들일 수 있는 값을 얻기 위한 바람직한 분할 스터핑 비율은 두개의 단계를 가진 스터핑 배열을 이용함으로써 실현된다. 제1스터핑 단계는 중간 프레임을 생성시키기 위한 바람직한 분할 스터핑 비율을 가진 비동기성 스터핑 장치를 보유하고 있다. 제2스터핑 단계는 바람직한 출력 프레임을 생성시키기 위한 동기성 스터핑 장치를 보유하고 있다. 선장된 개수(q)의 중간 프레임이 중간 멀티-프레임을 형성한다. 멀티-프레임내의 제1선정 개수(p)의 중간 프레임에 대해서, 두개의 스터핑 비트 위치중의 하나는 데이타 비트를 보유하게 된다. 다른 스터핑 비트 위치는 채워질 수도 있고 채워지지 않을 수도 있다. 제2선정 개수(q-p)의 중간 프레임에 대해서, 두개의 스터핑 비트 위치중 하나는 제거되어 한 비트씩 프레임의 데이타 전송 용량이 감소된다. 다른 스터핑 비트 위치는 채워질 수도 있고 채워지지 않을 수도 있다. 그래서, p개의 중간 프레임에 대한 스터핑 비율은 1이 되고, (q-p)개의 중간 프레임에 대한 스터핑 비율은 0이 된다.
2단으로 이루어진 실시예에서 각각의 프레임에 대한 바람직한 분할 스터핑 비율, p/q은 제1선정 개수의 중간 프레임에 수용된 인입 데이타 비트의 공칭값을 증가시킴으로써 얻어지게 되고, 중간 멀티-프레임의 제2선정 개수의 중간 프레임에 수용된 인입 데이타 비트의 공칭값을 감소시킴으로써 얻어지게 된다.
중간 멀티-프레임의 프레임에 수용된 데이타 비트의 공칭값을 증가시키고 감소시키는 것은 스터핑 비트 위치중의 하나를 제1선정 개수의 중간 프레임에 데이타 비트를 포함시키고, 제2선정 개수의 중간 프레임에서 스터핑 비트 위치중의 하나를 제거시키고, 중간 프레임을 생성시키기 위해 규정된 방법으로 바람직한 출력 클럭 비율보다 작은 중간 클럭 비율을 이용함으로써 실현되어 중간 멀티-프레임의 간격은 프레임의 전체 개수(q´)을 가진 출력 멀티-프레임의 간격과 같게 된다. 바람직한 출력 프레임은 중간 멀티-프레임에서 제거된 제2선정 개수의 중간 프레임의 스터핑 비트 위치중의 하나에 비-데이타 비트를 삽입시킨 뒤, 출력 클럭 비율에서 프레임 출력을 판독함으로써 제2스터핑 단계로부터 얻어지게 된다.
본 발명의 다른 실시예에 있어서, 탄력 저장 장치가 대기 시간 지터값을 산출해낼 수 있는 분할 스터핑 비율을 얻기 위해 유용하게 이용된다. 바람직한 분할 스터핑 비율은 프레임의 전체 개수(q)을 가진 멀티-프레임 구성을 이용함으로써 얻어지게 된다. 상기의 멀티-프레임 구성은 앞서 설명된 출력 멀티-프레임 구성과 동일하며, 2단 스터핑 장치에 의해서 생성된다. 멀티-프레임내의 제1선정 개수(p)의 프레임에 대해서, 두개의 스터핑 비트 위치중의 하나는 데이타 비트를 보유하게 된다. 다른 스터핑 비트 위치는 채워질 수도 있고 채워지지 않을 수도 있다. 제2선정 개수(q-p)의 프레임에 대해서, 두개의 스터핑 비트 위치중의 하나는 한개의 비트에 의해서 프레임의 데이타 전송 능력을 감소시킴으로써, 비-데이타 비트를 보유하게 된다. 다른 스터핑 비트 위치는 채워질 수도 있고 채워지지 않을 수도 있다. 그후, 바람직한 분할 스터핑 비율은 이전에 설명된 방법으로 프레임 제1선정 개수(p)의 프레임동안 탄력 저장 장치에 기록된 인입 데이타 비트의 숫자를 증가시킴으로써 얻어지고, 멀티-프레임내의 제2선정 개수(q-p)의 프레임동안 탄력 저장 장치에 기록된 인입 데이타 비트의 숫자를 감소시킴으로써 얻어진다. 결론적으로, 바람직한 분할 스터핑 비율인 p/q가 얻어지게 된다.
각각의 프레임에 대하여 탄력 저장 장치에 기록된 데이타를 증가시키고 감소시키는 것은 탄력 저장 판독 어드레스 래칭 시간에 대응하는 탄력 저장 기록 어드레스 래칭 시간을 적용시킴으로써 실현된다. 프레임에 대한 탄력 저장의 상기 래치된 기록 어드레스와 판독 어드레스는 프레임에 데이타를 채워야 될지의 여부를 결정하는데 사용된다. 제1선정 개수의 프레임에 대해서, 기록 어드레스 래칭의 발생은 데이타가 제1선정 개수의 프레임 각각에 대해 탄력 저장 장치에 기록되는 간격을 증가시킴으로써 판독 어드레스 래칭의 발생에 대응하여 지연된다. 제2선정 개수의 프레임동안 탄력 저장 장치에 기록된 데이타를 감소시키는 것은 판독 어드레스 래칭의 발생에 대응하는 본래의 지연되지 않은 위치로 기록 어드레스 래칭의 지연된 발생을 촉진시킴으로써 실현된다. 멀티-프레임의 하부에서 판독 어드레스 래칭 시간에 대응하는 기록 어드레스 래칭시간의 순수 지연은 사라지게 되고, 그후 기록 어드레스 래칭 시간 지연- 및 진행 주기는 다음의 연속적인 멀티-프레임에서 다시 시작된다.
상기에서 설명된 바와 같이, 제1도는 정.부 스터핑을 제공하는 두개의 스터핑 비트 위치(S1,S2)를 보유하고 있는 채널 프레임 구성을 도시한 것이다. 본 발명은 채널 프레임 구성에서 정 스터핑 비율의 획득에 관한 것이지만, 제1도에 도시된 특정한 구성에 제한되지는 않는다. 설명을 단순화하고 명확하게 하기 위해서, 1.544Mbps의 공칭 비트 비율로 전송되는 공지된 DSI 펄스 코드 변조(PCM) 디지탈 구성과 관련시켜 한 예가 본원에 설명되어 있다. 본 예에서, 출력 비트 비율은 2KHz의 채널 프레임 비율을 가진 1.664Mbps이다. 제1도의 채널 프레임 구성에서, 부가 비트를 포함한 프레임당 총 비트의 숫자는 N-832비트이며, 프레임당 인입 데이타 비트의 공칭 숫자는 M=772비트이다. 그러나, 본 발명은 다른 전송 비트 비율과 프레임 구성에서도 동일하게 응용할 수 있다.
제2도는 소위 펄스 스터핑 동기 장치로 불리워지는 장치에서 바람직한 분할 정 스터핑 비율을 얻기 위한 본 발명의 한 실시예를 단순화한 블록 다이어그램으로 도시된 것이다. 그와 같은 동기 장치는 높은 비트 비율로 전송하기 위해 낮은 비트 비율의 디지탈 신호를 동기화시키는데 이용된다. 따라서, 제2도는 바람직한 분할 스터핑 비율을 제공하고, 중간 프레임을 생성시키기 위해 제1단의 스터핑을 제공하는 비동기성 스터핑 유니트(201)를 도시한 것이다. 그뒤, 동기성 스터핑 유니트(202)는 바람직하게 구성된 출력 프레임을 생성시키기 위해 제2단의 스터핑을 제공한다. 또한 본 발명의 실시예에서 이용된 중간 클럭(CLKINT) 신호를 발생시키는 클럭 변환기(203)와 중간 프레임 구성기(204)와 출력 프레임 구성기(205)가 제2도에 도시되어 있다.
본 예에서, DS1 PCM 신호는 DATAIN 입력에 공급되고, DS1, 1.544KHz 클럭 신호(CLKIN)는 비동기성 스터핑 유니트(201)의 CLKIN 입력에 공급된다. 또한 비동기성 스터핑 유니트(201)에 공급된 것은 중간 클럭 신호(CLKINT)이며, 본 예에서 1.663KHz의 비율을 가지고 있다. 뒤에 설명될 바와 같은 본 발명의 관점에 따라 중간 프레임을 생성시키는데 사용된다. CLKINT 클럭 신호는 또한 후에 설명될 중간 프레임 구성을 생성시키는 비동기성 스터핑 유니트(201)를 제어하는 중간 프레임 구성기(204)에 공급된다. 그와 같은 비동기성 스터핑 유니트는 본 발명의 중간 프레임 구성을 생성시키기 위한 실시예에서 유익하게 이용될 수 있는 것으로서, 관련분야에 공지되어 있는 것이다. 예를들면, 앞서 인용한 “지연 대기 시간 지터”와 “펄스 스터핑 동기화의 지터 특성”이란 제목의 논문을 참고해보시오.
동기성 스터핑 유니트(201)는 출력 프레임 구성기(205)의 제어하에서, 바람직한 구성 및 분할 스터핑 비율을 가진 출력 프레임과, 출력 클럭(CLKOUT)신호와, 중간 프레임 구성기(204)로부터 출력을 발생시키기 위한 CLKINT와 비동기성 스터핑 유니트(201)의 중간 프레임 출력에 공급된다. 또한 동기성 스터핑 유니트는 기술적인 면에서 공지되어 있다.
본 예에서, 클럭 변환기(203)는 1.664MHz의 CLKOUT에서 1.663MHz의 CLKINT를 발생시키기 위해서 이용된다.
제2도에 도시된 프레임 동기 장치는 대략 p/q인 바람직한 비동기성 스터핑 비율을 발생시킨다. 바람직한 스터핑 비율은 바람직한 출력 비율, CLKOUT에 대응하는 감소된 비율, CLKINT에서 중간 프레임 구성으로 인입 DS1 데이타 신호를 비동기적으로 채워넣기 위해서 CLKINT와 중간 구성기(204)의 제어하에서 비동기성 스터핑 유니트(201)를 이용함으로써 얻어진다. 제3도의 간단한 형태로 도시된 중간 프레임 구성에서 비동기성 스터핑 유니트(201)로부터의 출력은 제4도에서 간단하게 도시된 바와같이 출력 멀티-프레임 구성을 생성시키기 위한 CLKOUT과 중간 프레임 구성기(204)에 따라 출력 프레임 구성기(205)의 제어하에서 동기성 스터핑 유니트(202)에 동기적으로 채워진다. 출력 프레임 구성기(205)는 제4도의 출력 프레임 구성의 X-프레임이라고 불리워지는 적절한 스터핑 비트 위치에 비-데이타 비트를 삽입시키기 위해서 중간 프레임 구성기(204)로부터의 출력에 응답한다.
비동기성 스터핑 유니트(201)와 동기성 스터핑 유니트(202)의 작용은 멀티-프레임의 q 프레임위에 스터핑 비트 위치중의 하나에 포함된 데이타 비트에 p 프레임의 효과를 고르게 분포시키는 것이다. 중간 멀티-프레임의 전체 간격은 출력 멀티-프레임의 전체 간격과 같다. 그러나, 중간 프레임내의 각각의 프레임 간격은 출력 멀티-프레임에서의 간격보다 제2선정 개수의 프레임에 대한 존속기간이 더 짧으며, 제2선정 개수의 프레임에 대한 존속기간은 더 길다. 제3도에 도시된 바와 같이, 예를들면 긴 프레임의 p 프레임은 스터핑 비트 위치중의 하나 즉, 말하자면 D(제3도)가 데이타 비트를 운반하기 때문에 M+1 비트의 데이타 전송용량을 가지며, 짧은 프레임인(q-p) 프레임은 스터핑 비트 위치중의 하나가 제거되기 때문에 M비트의 데이타 전송 용량을 가진다. 유사한 방법으로, p 프레임은(q-p) 프레임이 총(N-1) 비트를 가질 때 총 N 비트를 가진다.
그뒤, 제4도에 도시된 바와 같이 q 프레임을 포함하는 출력 멀티-프레임은 바람직한 출력 클럭 비율 CLKOUT에서 동기성 스터핑 유니트(202)에 의해서 생성된다. 출력 멀티-프레임의 d-프레임은 제4도에 도시한 바와 같은 프레임과 일치하며, 여기에서 스터핑 비트 위치는 데이타 비트 D를 포함하고, X-프레임은 제4도에 도시한 바와 같은 프레임과 일치하며, 스터핑 비트 위치는 비-데이타 비트 X를 포함한다.
일반적으로, 제2도에 도시된 본 발명의 실시예에 있어서, 중간 클럭 비율은
Figure kpo00001
이며, CLKINT는 중간 클럭 비율이고, CLKOUT는 출력 클럭 비율이고, p는 긴 프레임 또는 d-프레임의 숫자이고, q는 멀티-프레임내의 총 프레임 숫자이고, FR은 출력 프레임 비율이다. 본 예에서, CLKOUT=1.644MHz, P=1, q=2이고 FR=2KHz이므로 결과적으로 CLKINT=1.663MHz가 된다.
제3도에 도시된 바와 같은 긴 프레임의 간격은
Figure kpo00002
로 증가되고,
Figure kpo00003
여기서, T1은 긴 중간 프레임(p 프레임)간격이고, TFR은 바람직한 출력 프레임의 간격이며, N은 출력 프레임내의 총 비트 숫자이다.
제3도에 도시된 바와 같은 짧은 프레임의 간격은
Figure kpo00004
로 감소되고,
Figure kpo00005
여기서, TS는 짧은((q-p)프레임) 중간 프레임 간격이다.
각각의 긴 프레임에 대해서, 데이타 전송 용량은 M+1비트이며, 공칭 인입 데이타는 MR1비트이다. 그뒤 긴 프레임에 대해서 즉각적인 스터핑 비율인 S1은
Figure kpo00006
으로 된다.
각각의 짧은 프레임에 대해서, 데이타 전송 능력은 M 비트이며, 공칭 인입 데이타 비율은 MRs이다. 그뒤 짧은 프레임에 대해서 즉각적인 스터핑 비율인 S2는
Figure kpo00007
로 된다.
중간 멀티-프레임에 대한 평균 스터핑 비율은
Figure kpo00008
이며 S1또는 Ss는 Sav에 근사하지만 정확히 Sav는 아니다.
1/2의 스터핑 비율은 1.664MHz의 출력 클럭 비율 CLKOUT에서 동기성 출력에 대한 비동기성 DS1 수용에 바람직하다. 그뒤 p/q=1/2, N=832(제1도), M=772(제1도), CLKINT=1.663MHz(방정식 1).
CLKINT와 중간 구성기(204)의 제어하에서, 비동기성 장치 스터핑 유니트(20)(제2도)는 두개의 프레임(제3도)을 가진 중간 멀티-프레임을 생성시킨다. 중간 프레임중의 하나는 832비트를 가진 긴(p) 프레임이며, 또다른 하나는 831비트를 가진 짧은 프레임이다.
프레임에 대한 스터핑 비율은 프레임에 공급된 데이타 비트의 실제 숫자보다 적은 프레임에 대해서 데이타 비트 전송 능력으로 제한될 수 있다. 각각의 긴 프레임에 대해서, 각각의 긴 프레임 동안에 공급된 데이타 비트의 실제 숫자가 772.464일때, 데이타 전송 용량(제3도)은 M+1 또는 773비트이다. 결론적으로, 방정식(6)으로부터 긴 프레임에 대한 실제 스터핑 비율은 S1=0.536이다. 유사한 방법으로, 짧은 프레임에 대해서 공급된 데이타 비트의 실제 숫자가 771.536일때, 데이타 전송 용량은 M 또는 772비트이다. 결론적으로, 방정식(7)로부터 짧은 프레임에 대한 실제 스터핑 비율은 Ss=0.464이다. 중간 멀티-프레임에 대한 평균 스터핑 비율은 Sav=0.5이며, 바람직한 스터핑 비율은 p/q=1/2이다.
제5도는 제1도의 프레임 구성을 위한 바람직한 분할 스터핑 비율을 얻기 위한 본 발명의 상세한 실시예를 단순화한 블록 다이어그램을 도시한 것이다. 본 예에서, 입력데이타는 1.544MHz의 입력 클럭 비율 CLKIN을 가진 DS1 PCM 신호이며, 출력 클럭 비율 CLKOUT은 1.664MHz이다. 따라서, 제5도에 도시되어 있는 것은 DATA IN을 통하여 기록된 데이타와 DATA OUT를 통하여 판독된 데이타에 대한 탄력 저장 장치(501)이다. 탄력 저장 장치(501)으로의 데이타의 기록은 입력 클럭 신호 CLKIN에 응답하여 기록계수기(502)에 의해서 생성된 기록 어드레스에 의해서 제어된다. 본 예에서, CLKIN은 일반적으로 1.544MHz이다. 또한 기록 어드레스 래치(504)는 기록 계수기(502)로부터 기록 어드레스에 공급되며, 신호 WALT에 응답하여 특정한 경우에 계수기(502)로부터 기록 어드레스를 래치, 예를들면 저장시키는데 이용된다. 즉, 기록 어드레스 래치(504)에 저장된 기록 어드레스는 특정한 기록 어드레스 래칭 타임(WALT)에서의 기록 어드레스이다. 유사한 방법으로, 탄력 저장 장치(501)에서의 판독 데이타는 출력 클럭 신호 CLKOUT에 응답하여 판독 계수기(503)에 의해서 생성된 판독 어드레스에 의해서 제어된다. 본 예에서, CLKOUT는 1.6634MHz이다. 판독 어드레스 래치(505)는 또한 판독 계수기(503)로부터 판독 어드레스에 공급되고, 신호 RALT에 응답하여 특정한 경우에서 계수기(503)로부터 판독 어드레스를 래치, 예를들면 저장시키는데 이용된다. 즉, 판독 어드레스 래치(505)에 저장된 판독 어드레스는 특정한 판독 어드레스 래칭 타임(RALT)에서의 판독 어드레스이다. 기록 어드레스 래치(504)와 판독 어드레스 래치(505)에 저장된 어드레스는 비트가 채워져야 하는지의 여부를 결정하기 위해 스터핑 결정 유니트(506)와 비교된다.
스터핑 결정 유니트(506)로부터의 출력은 스터핑을 제어하기 위해 판독 계수기(503)에 공급된다. 또한 판독 계수기(503)는 프레임 어셈브리(509)와 함께 바람직한 출력 프레임을 형성하기 위해 적절한 탄력 저장장치(501)으로부터 데이타 출력을 제어하기 위해서 프레임 구성기(508)로부터의 출력과 응답한다. 지연 제어 유니트(507)는 프레임 구성기(508)로부터의 지연 선택 신호와 판독 어드레스 래칭 타임(RALT) 신호의 제어하에서 지연 참조 신호에 기초를 둔 기록 어드레스 래칭 타임(WALT) 신호를 발생시킨다. 지연 참조 신호는 입력 클럭 CLKIN 또는 출력 클럭 CLKOUT일 수도 있다. 만약 지연 라인이 지연 제어 유니트(507)에서 사용되면, 어떠한 지연 참조 신호는 필요하지 않다.
채워져야 하는지의 여부를 결정하는 것은 각각의 프레임 동안에 스터핑 결정 유니트(507)가 결정된다. 스터핑 결정은 고정된 시간에서 기록 및 판독 어드레스를 동시에 래칭함으로써 모든 프레임에서 행하여지며, 그뒤에 기록 및 판독 어드레스를 비교하여 행하여진다. 각각의 프레임에서 고정된 시간에 기록 및 판독 어드레스를 동시에 래칭한다는 것은 데이타가 탄력 저장 장치에 기록되는 동안의 간격과 각각의 프레임에 대해서 탄력 저장 장치의 외부로 데이타가 판독되는 동안의 간격이 같다는 것을 의미하는 것이다. 만약 기록 어드레스와 판독 어드레스 사이의 어드레스 갭이 선정된 한계치보다 작다면, 채워져야 하며 그렇지 않다면 어떠한 스터핑도 일어나지 않는다.
바람직한 출력 프레임은 프레임 어셈블리(509)에 의해서 생성된다. 이런 목적에 대해서, 프레임 어셈블리(509)는 탄력 저장 장치(501)로부터의 데이타 출력과 부가 비트(OH)에 공급된다. 프레임 구성기(508)와 CLKOUT의 제어하에서 어셈블리(509)는 특정한 예에 대해 제4도와 제6도에 단순화한 형태로 구성된 출력 프레임을 생성시킨다.
제5도의 실시예에서, 바람직한 분할 비동기성 스터핑 비율은 출력 멀티-프레임 구성이 제4도에서 단순화한 형태로 도시된 바와 같은 어셈블리(509)로부터 얻어지는 방법으로 출력 데이타를 판독하기 위해 탄력 저장 장치(501)을 제어함으로써 얻어진다. 만약 기록 어드레스와 판독 어드레스가 고정된 시간에 동시에 래치되면, d-프레임과 프레임에 대한 즉각적인 스터핑 비율은 각각 1과 0이 된다. 그러나, 본 발명의 관점에 따라, 기록 어드레스 래칭 타임(WALT)이 판독 어드레스 래칭 타임(RALT)에 대응하여 적용될 수 있다면, 프레임에 대한 탄력 저장 장치(501)로의 기록 간격에서의 변화가 생기게 된다. 결론적으로, 프레임에 대한 탄력 저장 장치(501)에 기록된 입력 데이타 비트의 숫자는 변하게 된다. 탄력 저장 장치(501)에 기록된 데이타 비트 숫자의 변화는 바람직한 분할 스터핑 비율을 얻기 위해 활용된다.
일반적으로, WALT와 RALT는 이전의 마지막 멀티-프레임 주기에서 시간적으로 정렬된다. 그후, 멀티-프레임내의 제1 d-프레임에 대해서, WALT는 RALT가 변경되지 않는 동안 비동기 입력 클럭 CLKIN의 (1-p/q)UI에 의해 지연된다. 결론적으로, 탄력 저장 장치(501)로의 기록 간격은 증가하게 된다. UI는 하나의 클럭 펄스와 상응하는 유니트 간격이다. 증가된 기록 간격 동안에 탄력 저장 장치(501)에 기록된 공칭 입력 데이타 비율은 탄력 저장 장치(501)에서 판독된 데이타 비트의 숫자가 M+1 비트로 고정되는 동안 M+(1-p/q)로 증가하게 된다. 결론적으로, d-프레임에 대한 즉각적인 스터핑 비율 Sd는 p/q가 된다. 다음의 d-프레임에 대해서, WALT는 (1-p/q)UI의 기록 간격의 증가를 제공함으로써 RALT에 따라 2(1-p/q)UI씩 지연된다. 이와 같은 방법으로 계속 진행하면, p번째 d-프레임에 대한 WALT는 RALT에 대응하여 p(1-p/q)UI씩 지연된다.
(p+1)번째 프레임, 예를들면 제1 X-프레임에 대해서, WALT는 p(1-p/q)-p/q UI의 전체 지연을 발생시키기 위해서 이전의 WALT, 예를들면 p번째 WALT에 따라 p/q UI씩 진행된다. 이와 같은 X-프레임에 대해서, 기록 간격은 판독 간격에 대응하여 p/q-UI씩 감소되고, 탄력 저장(501)에 기록된 입력 데이타 비트의 공칭 숫자는 M-p/q 비트가 된다. 이와 같은 X-프레임에 대해서, 탄력 저장(501)으로부터 판독된 데이타 비트의 숫자는 M 비트이다. 그래서, X-프레임에 대한 즉각적인 스터핑 비율 Sx는 p/q가 된다. 각각의 X-프레임에 대해서 p/q UI에 의해 WALT의 상기와 같은 진행은 q번째 프레임까지 계속된다. q번째 프레임에서 WALT와 RALT간의 시간적 차이는 없어지게 되고, WALT와 RALT는 다른 멀티-프레임 주기의 처음에서 시간적으로 정렬된다.
특정한 예에서, 만약 CLKOUT가 WALT 지연/진행 참조를 위해 사용되면, d-프레임의 스터핑 비율 Sd와 X-프레임의 스터핑 비율 Sx는 각각
Figure kpo00009
와
Figure kpo00010
으로 된다. 또한 출력 클럭 신호 CLKOUT 중 하나의 UI는 입력 클럭 신호 CLKIN의 M/N UI와 같다. 그러므로, 멀티-프레임에 대한 평균 스터핑 비율은
Figure kpo00011
가 된다.
제1도의 프레임 구성에 대한 바람직한 분할 비동기성 스터핑 비율을 얻기 위해 제5도에 도시된 실시예의 동작은 특정한 예를 이용함으로써 가장 잘 설명될 수 있다. 따라서 DS1 PCM 신호 수용예가 p/q=1/4의 비동기성 분할 스터핑 비율을 가닌다고 생각해보자. 제6도에는 데이타 비트가 pd-프레임에 대한 하나의 스터핑 비트 위치에 삽입되고, 비-데이타 비트는 (p=q) X-프레임에 대한 하나의 스터핑 비트 위치로 삽입되는 것을 포함하는 출력 멀티-프레임에 대한 WALT와 RALT간의 바람직한 관계가 도시되어 있다. 프레임 구성기(508)와 지연 제어 유니트(507)의 제어하에서, WALT는 이전의 멀티-프레임 주기의 마지막 부분에서 RALT와 함께 정렬된다. 본 예에서, 지연 제어 유니트(507)에 공급된 지연 참조는 출력 클럭 신호 CLKOUT이다. 그뒤, d-프레임에 있어서, 데이타 비트는 D(제6도)라는 스터핑 비트 위치중의 하나에 채워지게 되고, 다른 스터핑 비트 위치인 S1은 스터핑 결정 유니트(506)에서 행해진 결정에 따라 채워질 수도 있고, 채워지지 않을 수도 있다. RALT는 판독 계수기(503)에 의해 생성된 판독 어드레스로 하여금 판독 어드레스 래치(505)에서 고정된 시간에 래치되도록 해준다. RALT에 응답한 지연 제어 유니트(507)와, CLKOUT에 응답한 프레임 구성기(508)로부터의 지연 선택 신호는 WALT로 하여금 CLKOUT의 3p/q UI인 3/4 UI에 의해 지연되도록 해준다.
결론적으로, d-프레임에 대한 기록 간격은 CLKOUT의 3/4 UI에 의해 증가하게 된다. 그래서, d-프레임에 대한 즉각적인 스터핑 비율 Sd는 방정식(9)로부터 0.304로 된다. 멀티-프레임내의 다음 프레임, 예를들면 제1 X-프레임에 대해서, RALT에 대응하는 WALT의 지연은 프레임 구성기(508)와 CLKOUT의 제어하에서 진행되어 WALT와 RALT 사이의 대응하는 지연은 CLKOUT의 2p/q UI인 2/4 UI가 된다. 따라서, 기록 간격은 CLKOUT의 p/q UI인 1/4에 의해서 판독 간격에 대응하여 감소하게 된다. 유사한 방법으로, 다음의 X-프레임에 대해서 RALT에 대응하는 WALT의 지연은 다시 진행되어 대응하는 지연은 CLKOUT의 p/q UI인 1/4 UI가 된다. 다시, 기록 간격은 CLKOUT의 p/q UI인 1/4 UI에 의해서 감소된다. 마지막 X-프레임에 있어서, RALT에 대응하는 WALT의 지연은 다시 진행되어 WALT와 RALT 사이에는 어떠한 지연도 생기지 않는다. 여기에 다시, 기록 간격은 CLKOUT의 1/4 UI로 감소된다. WALT와 RALT는 다시 다른 멀티-프레임 주기의 초기에 정렬된다. 그래서, 방정식(10)으로부터 X-프레임에 대한 즉각적인 스터핑 비율 Sx는 0.232가 된다. 방정식(11)로부터 멀티-프레임에 대한 평균 스터핑 비율 Sav는 0.25 또는 p/q=1/4이 된다.

Claims (10)

  1. 분할 스터핑 비율을 가진 출력 프레임 구성으로 전송을 하기 위해 비트 스터핑을 사용하여 제1전송 비트 비율의 디지탈 신호를 제2의 높은 전송 비트 비율로 동기화하는 동기 장치(제5도)에 이어서, 데이타 비트가 상기 동기 장치에 입력되는 동안 간격(q)을 제어가능하게 조정하여, 분할 스터핑 비율(p/q)을 얻는 수단(501 내지 509)을 구비하는 것을 특징으로 하는 동기 장치.
  2. 제1항에 있어서, 상기 제어가능하게 조정하는 수단은 데이타 비트가 상기 동기 장치에 입력되는 제1선정 개수(p)의 간격동안의 기간을 증가시키기 위한 수단(504 내지 508)을 구비하는 것을 특징으로 하는 동기 장치.
  3. 제2항에 있어서, 상기 제어가능하게 조정하는 수단은 데이타 비트가 상기 동기 장치에 입력되는 제2선정 개수(q-p)의 간격 동안의 기간을 감소시키기 위한 수단(504 내지 508)을 구비하는 것을 특징으로 하는 동기 장치.
  4. 제3항에 있어서, 상기 동기 장치로부터의 출력 프레임의 데이타 전송 용량을 조정하기 위한 수단(503,505,508,509)을 구비하는 것을 특징으로 하는 동기 장치.
  5. 제4항에 있어서, 상기 데이타 전송 용량 조정 수단은 상기 제1선정 개수(p)의 간격 동안에 각각 발생하는 스터핑 비트 위치중 선정된 비트 위치에 데이타 비트를 삽입하기 위한 수단(503,505,508)을 구비하는 것을 특징으로 하는 동기 장치.
  6. 제5항에 있어서, 상기 데이타 전송 용량 조정 수단은 각각의 상기 제2선정 개수(q-p)의 간격동안에 각각 발생하는 스터핑 비트 위치중 선정된 비트 위치에 비-데이타 비트를 삽입시키기 위한 수단(503,505,508)을 구비하는 것을 특징으로 하는 동기 장치.
  7. 제6항에 있어서, 상기 간격은 프레임 간격이고, 상기 제1선정 개수(p)의 간격 및 제2선정 개수(q-p)의 간격은 상기 제1선정 개수와 상기 제2선정 개수의 간격의 합과 동일한 선정된 총 개수(q)의 프레임을 갖는 멀티-프레임을 형성하는 것을 특징으로 하는 동기 장치.
  8. 제7항에 있어서, 상기 분할 스터핑 비율은 상기 멀티-프레임에 대해 얻어지며, 상기 제1선정 개수(p)의 간격을 상기 총 개수(q)의 간격으로 나눈것과 동일한 것을 특징으로 하는 동기 장치.
  9. 출력 프레임 구성으로 전송을 하기 위해 비트 스터핑을 사용하여 제1전송 비트 비율의 디지탈 신호를 제2의 높은 전송 비트 비율로 동기화시키는 방법에 있어서, 인입 데이타 비트가 비트 스터핑 동기 장치로 기록되는 동안의 제1선정 개수 간격의 지속 기간을 증가시키는 단계와, 인입 데이타 비트가 상기 비트 스터핑 동기 장치로 기록되는 동안의 제2선정 개수 간격의 지속 기간을 감소시켜서, 분할 스터핑 비율이 얻어지는 단계를 구비하는 것을 특징으로 하는 동기화 방법.
  10. 제9항에 있어서, 각각의 상기 제1선정 개수의 간격중에 발생하는 스터핑 비트 위치에 데이타 비트를 삽입하는 단계와, 각각의 상기 제2선정 개수의 간격중에 발생하는 스터핑 비트 위치에 비-데이타 비트를 삽입하는 단계를 구비하는 것을 특징으로 하는 동기화 방법.
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