JP2003134076A - スタッフ同期方式における受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタッフ同期方式における受信装置の回路規
模を小さくする。 【解決手段】 受信装置に設けられたバッファメモリ２
には，書込みアドレスカウンタ６およびデスタッフ制御
回路４により，スタッフデータを除く受信データが順次
記憶される。記憶された受信データは，読出しアドレス
カウンタにより指定されたアドレスから順次読み出され
る。読出しアドレスカウンタの周期は，ＰＬＬ２０の出
力クロック信号ｃ６により制御される。出力クロック信
号ｃ６の周波数は，可変分周器１９の分周比が変更され
ることにより変化する。可変分周器１９の分周比を変化
させる量は，補正量算出器１２により，書込みアドレス
と読出しアドレスとの関係から求められた補正量に基づ
いて決定される。また，分周比の変更は，補正制御回路
１３により，決定された補正量に対応して１フレーム内
にほぼ等しい時間間隔で分けて行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，スタッフ同期によ
りスタッフデータが挿入されたディジタルデータを受信
する受信装置に関する。

【０００２】

【従来の技術】複数の送信データの速度を擬似的に一致
させ，これら複数の送信データを多重化して送信する方
式に，スタッフ同期方式がある。

【０００３】このスタッフ同期方式では，受信装置にお
いて，受信データに挿入されたスタッフデータが除去さ
れるとともに，通信速度を調整するために，受信データ
を一時的に格納するバッファメモリからの，該受信デー
タの読出し速度がフェーズロックループ（ＰＬＬ）によ
り調整される。

【０００４】図７は，従来のスタッフ同期方式における
受信装置の構成を示すブロック図である。この図７は，
多重分離装置の後段部分を示しており，入力データ（受
信データ）は，多重分離後のデータ（ビット単位のシリ
アルデータ）である。

【０００５】図８は，図７に示す受信装置の入力データ
ｄ，入力クロック信号ｃ１１，分周器１０５の出力信号
ｃ１２，分周器１０７の出力信号ｃ１３，分周器１１１
の出力信号ｃ１４，および位相比較器１０８の出力信号
ｃ１５の各波形を示すタイムチャートである。同図
（Ａ）はスタッフデータが挿入されていない場合を，同
図（Ｂ）はスタッフデータＳ（ここでは１バイトとす
る。）が挿入されている場合を，それぞれ示している。

【０００６】入力データｄは，シリアル／パラレル変換
器１０１に入力され，８ビット（１バイト）のパラレル
データに変換された後，バッファメモリ１０２およびデ
スタッフ制御回路１０４に入力される。

【０００７】入力クロック信号ｃ１１は，入力データと
同一の周波数を有する。この入力クロック信号ｃ１１
は，分周器１０５により分周され，８分の１の周波数の
クロック信号ｃ１２に変換される。以下，分周器が入力
クロック信号をｎ分の１の周波数のクロック信号に変換
することを「分周比ｎで分周する」という。このクロッ
ク信号ｃ１２は，書込みアドレスカウンタ１０６および
分周器１０７に入力される。

【０００８】書込みアドレスカウンタ１０６は，クロッ
ク信号ｃ１２に同期して，バッファメモリ１０２の書込
みアドレスを示すアドレス信号を生成し，バッファメモ
リ１０２に与える。アドレス信号が示すアドレスは，ク
ロック信号ｃ１２が入力されるごとに１ずつ増加し，最
上位アドレスになった後，最下位アドレスに戻るように
なっている。ここでは，バッファメモリ１０２は，１バ
イトのメモリセルを８個（すなわちメモリ容量８バイ
ト）を有し，したがって，書込みアドレスカウンタ１０
６は０〜７までのアドレス信号を順次生成し，７の次は
再び０に戻ることを繰り返す。

【０００９】シリアル／パラレル変換器１０１からの１
バイトデータは，書込みアドレスカウンタ１０６からの
アドレス信号がバッファメモリ１０２に入力されるごと
に，このアドレス信号が示すアドレスのメモリセルに書
き込まれる。

【００１０】デスタッフ制御回路１０４は，スタッフデ
ータの有無等を示すスタッフ指定データをチェックし，
スタッフ指定データがスタッフデータの挿入を示してい
る場合には，書込みアドレスカウンタ１０６のアドレス
の増加およびアドレス信号の出力を停止する。これによ
り，スタッフデータは，バッファメモリ１０２に書き込
まれない。

【００１１】分周器１０７および１１１，位相比較器１
０８，低域フィルタ（ＬＰＦ）１０９，ならびに電圧制
御発振器（ＶＣＯ）１１０は，ＰＬＬ１２０を形成す
る。

【００１２】分周器１０７は，クロック信号ｃ１２を分
周比８で分周し，分周されたクロック信号ｃ１３を位相
比較器１０８に与える。また，デスタッフ制御回路１０
４は，スタッフ指定データがスタッフデータの挿入を示
している場合には，分周器１０７を制御して，分周器１
０７がクロック信号ｃ１２の１クロック分（図６の仮想
線（二点鎖線）で図示）をカウントしないようにする。
これにより，図６（Ｂ）に示すように，出力信号ｃ１３
は，クロック信号ｃ１２の１周期分だけ遅れた信号をな
る。換言すると，分周器１０７は，スタッフデータＳが
挿入されている場合に，クロック信号ｃ１３の周波数
を，クロック信号ｃ１２の周波数の８分の１から９分の
１に変化させる。

【００１３】位相比較器１０８は，分周器１０７のクロ
ック信号ｃ１３と分周器１１１のクロック信号ｃ１４と
の位相差を求め，該位相差に対応した電圧信号を低域フ
ィルタ（ＬＰＦ）１０９を介してＶＣＯ１１０に与え
る。ＶＣＯ１１０は，入力された位相差に基づいて，出
力クロック信号を生成し，該出力クロック信号を分周器
１１２および後段の回路（図示略）に出力する。

【００１４】分周器１１２は，出力クロック信号を分周
比８で分周し，分周されたクロック信号を分周器１１１
および読出しアドレスカウンタ１１３に与える。分周器
１１１は，このクロック信号をさらに分周比８で分周
し，分周されたクロック信号ｃ１４を位相比較器１０８
に与える。

【００１５】また，読出しアドレスカウンタ１１３は，
分周器１１２からのクロック信号に同期して，バッファ
メモリ１０２の読出しアドレスを示すアドレス信号を生
成し，バッファメモリ１０２に出力する。アドレス信号
が示す読出しアドレスは，分周器１１２からのクロック
信号が入力されるごとに１ずつ増加し，最上位アドレス
になった後，最下位アドレスに戻るようになっている。

【００１６】読出しアドレスカウンタ１１３のアドレス
信号がバッファメモリ１０２に入力されるごとに，アド
レス信号が示す読出しアドレスのメモリセルに記憶され
た１バイトの入力データがバッファメモリ１０２から読
み出され，パラレル／シリアル変換器１０３にパラレル
データとして与えられる。パラレル／シリアル変換器１
０３は，バッファメモリ１０２からのパラレルデータを
シリアルデータに変換し，出力データとして後段の回路
（図示略）に出力する。

【００１７】このようにして，入力データ内に含まれる
スタッフデータが除去され，デスタッフが実行される。
また，ＰＬＬ１２０により読出しアドレスカウンタ１１
３のカウント周期が調整され，バッファメモリ１０２が
オーバフローおよびアンダーフローしないように制御さ
れている。

【００１８】しかし，この受信装置では，スタッフデー
タＳが１ビットではなく，１バイト（すなわち８ビッ
ト）を有するような場合には，位相比較器１０８に入力
されるクロック信号ｃ１３の周期が，クロック信号ｃ１
２の１周期分（すなわち入力クロック信号ｃ１１の８周
期分）急激に増加することとなる。その結果，ＶＣＯ１
１０の出力クロック信号に許容できない量のジッタが生
じるおそれがある。

【００１９】このため，このようなジッタを防止するた
めに，位相比較器１０８に入力される信号の周波数を徐
々に変化させる受信装置が考えられている。図９は，ジ
ッタを防止するために考えられた従来の受信装置の構成
を示すブロック図である。図７を同じ構成要素および同
じ信号には同じ符号を付し，その詳細な説明を省略す
る。図１０は，図９に示す受信装置の入力データｄ，入
力クロック信号ｃ１１，分周器２０２の出力信号ｃ２
１，分周器２０３の出力信号ｃ２２，分周器１１１の出
力信号ｃ１４，および位相比較器１０８の出力信号ｃ２
３の各波形を示すタイムチャートである。同図（Ａ）は
スタッフデータが挿入されていない場合を，同図（Ｂ）
はスタッフデータＳ（１バイト）が挿入されている場合
を，それぞれ示している。

【００２０】この受信装置では，分周器１１１および２
０３，位相比較器１０８，ＬＰＦ１０９，ならびにＶＣ
Ｏ１１０がＰＬＬ１３０を形成し，このＰＬＬ１３０に
より読出しアドレスカウンタのカウント周期，すなわち
バッファメモリ１０２からのデータの読出し周期が調整
される。

【００２１】分周器２０２は，デスタッフ量平滑化回路
２０１の制御の下，入力クロック信号ｃ１１を分周比８
または９で分周し，分周されたクロック信号ｃ２１を分
周器２０３に与える。

【００２２】入力データにスタッフデータＳが挿入され
ている場合に，デスタッフ量平滑化回路２０１には，デ
スタッフ制御回路１０４からスタッフデータＳが挿入さ
れていることを示す信号（挿入信号）が与えられる。

【００２３】デスタッフ量平滑化回路２０１は，所定の
個数のフレームに亘って，デスタッフ制御回路１０４か
ら与えられる挿入信号の個数（すなわち所定の個数のフ
レーム内に挿入されたスタッフデータの個数）ｍ（正の
整数）をカウントする。そして，デスタッフ量平滑化回
路２０１は，所定の個数のフレームにおいてカウントさ
れたデータ量の分だけ，分周器２０２の分周比を８から
９に変化させる制御信号を分周器２０２に与える。スタ
ッフデータＳが１バイト（すなわち８ビット）であるの
に対し，分周器２０２は，１クロックが１ビットに対応
する入力クロック信号ｃ１１を分周するものである。し
たがって，デスタッフ量平滑化回路２０１の制御信号
は，８×ｍ回に分けて，ジッタが生じない時間間隔で分
周器２０２に与えられる。

【００２４】たとえば，スタッフデータＳが１つ含まれ
ている場合には，制御信号は８回に分けて分周器２０２
に与えられる。また，その時間間隔は，たとえば４フレ
ームに亘って挿入信号の個数をカウントした場合にはＴ
／２である（時間Ｔは１フレームの周期とする）。

【００２５】このように，分周器２０２の分周比を８か
ら９に変化させることにより，クロック信号ｃ２１およ
びクロック信号ｃ２２の周期は，入力クロックｃ１１の
１周期分（前述した図８のクロック信号ｃ１３の８分の
１）だけ長くなるだけであり，位相比較器１０８の入力
信号の変化が緩和される。また，分周比を変化させる時
間間隔は所定の個数のフレーム内で平均化され，ＶＣＯ
１１０の出力周波数の最大値と最小値の差が小さくな
る。したがって，この受信装置ではジッタの発生量が低
減される。

【００２６】

【発明が解決しようとする課題】しかしながら，この図
９に示す受信装置は，入力データのスタッフデータのみ
からＰＬＬ１３０の周波数制御を行っているため，ジッ
タを低減するためにカットオフ周波数の低いＰＬＬを使
用した場合において，スタッフデータの挿入頻度が大き
く変化したときは，ＰＬＬの追従の遅れにより，バッフ
ァメモリ１０２がオーバフローするおそれがある。

【００２７】また，ジッタの低減効果を大きくするため
には，デスタッフ量平滑化回路２０１が長い時間（多く
のフレーム）に亘ってスタッフデータの個数をカウント
し，長い時間に亘って分周器２０２の分周比を制御する
必要があり，受信装置の応答が遅くなる。その間，バッ
ファメモリ１０２がオーバフローしないようにするため
には，バッファメモリ１０２のメモリ容量を大きくする
必要がある。このため，バッファメモリ１０２の回路規
模が大きくなり，データの遅延も大きくなる。

【００２８】さらに，デスタッフ量平滑化回路２０１
は，長い時間のスタッフデータの平均化を行うので，そ
の回路規模が増大する。

【００２９】このような背景から，本発明は，スタッフ
同期方式における受信装置の回路規模を小さくすること
を目的とする。

【００３０】また，本発明は，受信データを一時的に記
憶する記憶装置へのデータの書込み状況と読出し状況に
応じて，読み出し速度を調整可能にすることを目的とす
る。

【００３１】さらに，本発明は，受信装置の記憶装置の
オーバフローを防止することを目的とする。

【００３２】

【課題を解決するための手段】前記目的を達成するため
に，本発明による受信装置は，スタッフ同期によりスタ
ッフデータが挿入されたディジタルデータを受信する受
信装置であって，連続したアドレスが割り当てられた複
数の記憶セルを有する記憶部と，前記ディジタルデータ
と同期したクロック信号に基づいて生成された書込みク
ロック信号に同期して，前記アドレスを所定の順序方向
で順次指定し，該指定したアドレスの記憶セルに前記デ
ィジタルデータを書き込む書込み部と，少なくとも前記
スタッフデータについては，前記書込み部の前記アドレ
スの指定および前記ディジタルデータの書込みを禁止す
る書込み制御部と，前記記憶部に記憶されたディジタル
データを読み出すために使用される読出しクロック信号
を生成する読出しクロック信号生成部と，前記読出しク
ロック信号に同期して，前記記憶部の前記アドレスを前
記所定の順序方向で順次指定し，該指定したアドレスの
記憶セルに記憶されたディジタルデータを読み出す読出
し部と，前記読出し部が指定するアドレスから前記書込
み部が指定するアドレスまでの前記所定の順序方向での
間隔に基づいて，前記読出しクロック信号の周期を調整
する読出しクロック信号調整部と，を備えている。

【００３３】本発明によると，ディジタルデータのう
ち，少なくともスタッフデータを除く部分が記憶部に記
憶される。記憶部に記憶されたデータは，読出しクロッ
ク信号に同期した周期で読み出される。この読出しクロ
ック信号の周期（すなわち読出し周期）は，記憶部の書
込みアドレスと読出しアドレスとの所定の順序方向での
間隔（すなわちデータの書込み状況と読出し状況）に基
づいて制御される。

【００３４】このように，本発明によると，記憶部への
データの書込み状況と読出し状況に基づいて読出しクロ
ック信号の周期が制御されるので，複数のフレームに亘
ってデータを記憶するメモリや，複数のフレームに亘っ
てスタッフデータの回数を平均化する回路も必要ない。
一方，記憶部へのデータの書込み状況と読出し状況は，
書込みアドレスと読出しアドレスとの関係を比較する簡
単な回路（たとえばアドレスラッチ，減算器等）により
知ることができる。したがって，本発明によると，受信
装置の回路規模を小さくすることができる。

【００３５】たとえば，前記読出しクロック信号制御部
は，前記所定の順序方向での間隔が，あらかじめ定めら
れた間隔である場合には現在の読出しクロック信号の周
期を維持し，前記あらかじめ定められた間隔より短い場
合には前記読出しクロック信号の周期を現在の周期より
も長くし，前記あらかじめ定められた間隔より長い場合
には前記読出しクロック信号の周期を現在の周期よりも
短くするように制御を実行する。

【００３６】好ましくは，前記読出しクロック信号調整
部は，前記読出しクロック信号の調整を複数の調整タイ
ミングで分割して行う。

【００３７】前記周期の調整を複数の調整タイミングで
分けて実行することにより，出力クロック信号生成部に
フェーズロックループ回路が使用された場合であって
も，ジッタの発生を低減することができる。

【００３８】また，好ましくは，前記読出しクロック信
号調整部は，前記所定の順序方向での間隔と，前記周期
の調整量とを対応させた第１テーブルと，該調整量によ
る前記周期の調整を１回で実行するタイミング，また
は，該調整量を複数に分割し，該分割された調整量によ
り前記周期の調整を複数回に分けて実行するタイミング
を定めた第２テーブルとを保持し，前記第１および第２
テーブルに基づいて前記読出しクロック信号の周期を調
整する。

【００３９】前記周期の調整量を複数に分割し，該分割
された調整量により前記周期の調整を複数回に分けて実
行することにより，出力クロック信号生成部にフェーズ
ロックループ回路が使用された場合であっても，ジッタ
の発生を低減することができる。

【００４０】さらに好ましくは，前記第２テーブルの前
記複数回のタイミングの間隔は，ほぼ等しい時間間隔で
ある。

【００４１】本発明の一実施の形態において，前記読出
しクロック信号生成部は，前記書込みクロック信号と自
己の出力信号が可変分周器で分周された信号とを入力信
号とするフェーズロックループ回路と，前記フェーズロ
ックループ回路の出力信号を前記記憶セルが有するビッ
ト数と同じ数値の分周比で分周し，該分周された信号を
前記読出し部に与える分周器と，を備え，前記読出しク
ロック信号著製部は，前記可変分周器の分周比を前記ビ
ット数と同じ数値の分周比を中心に該分周比を１増減さ
せることにより，前記読出しクロック信号の周期を調整
する。

【００４２】なお，ここで「分周比」は，（分周器の入
力信号の周波数）／（分周器の出力信号の周波数）をい
う。

【００４３】

【発明の実施の形態】以下に，本発明の実施の形態につ
いて説明するが，これは一例であって，本発明の技術的
範囲を限定するものではない。

【００４４】図１は，本発明の一実施の形態による，ス
タッフ同期方式における受信装置の構成を示すブロック
図であり，多重分離回路後段の構成を示したものであ
る。図２は，本実施の形態による受信装置に入力される
入力データのフレームの構成例を示している。

【００４５】フレームは，たとえば１００バイトを有
し，１０バイトのオーバヘッド部および９０バイトのペ
イロード部により構成される。

【００４６】オーバヘッド部には，制御データが置か
れ，この制御データには，スタッフデータの有無を示す
スタッフ指定データ（たとえば１バイト）が含まれる。
また，オーバヘッド部には，ペイロード部に配置される
べき通信データが９０バイトを超える場合に，該９０バ
イトを超える通信データが置かれる領域（本実施の形態
では一例として１バイトの領域）が確保されている。

【００４７】ペイロード部には，バッファメモリに記憶
されるべき通信データ（ユーザデータ等）および正スタ
ッフ時におけるスタッフデータが置かれる。

【００４８】この受信装置は，入力データが数百Mｂｐ
ｓ（たとえば１００Ｍｂｐｓ，１５０Ｍｂｐｓ等）の速
度を有するものを対象とし，スタッフデータは１バイト
（８ビット）単位で挿入等される。

【００４９】たとえば，正スタッフにおいては，９０バ
イトのペイロード部に，８９バイトの通信データと，１
バイトのスタッフデータとが置かれる。スタッフデータ
が挿入される位置は，あらかじめ定められており，本実
施の形態では，ペイロード部の先頭である。また，負ス
タッフにおいては，９１バイトの通信データに対して，
９０バイトがペイロード部に，１バイトがオーバヘッド
部の通信データ用の領域（本実施の形態ではオーバヘッ
ド部の最後尾）に置かれる。

【００５０】なお，フレームを１００バイト以外のバイ
ト数により構成することもできる。また，スタッフデー
タも１バイト以外のバイト数（たとえば８バイト）で挿
入されてもよいし，オーバヘッド部に設けられる通信デ
ータ用の領域も１バイト以外のバイト数（たとえば８バ
イト）を設けることもできる。

【００５１】このようなスタッフデータの有無および正
スタッフ／負スタッフの別は，オーバヘッド部のスタッ
フ指定データにより指定される。

【００５２】受信装置は，シリアル／パラレル変換器
１，バッファメモリ２，パラレル／シリアル変換器３，
デスタッフ制御回路４，分周器５および９，書込みアド
レスカウンタ６，アドレスラッチ７，読出しアドレスカ
ウンタ８，補正量算出テーブルメモリ１０，補正量算出
器１２，補正パターンテーブルメモリ１１，補正制御回
路１３，可変分周器１９，およびフェーズロックループ
（ＰＬＬ）２０を備えている。

【００５３】ＰＬＬ２０は，分周器１４および１６，位
相比較器１５，低域フィルタ（ＬＰＦ）１７，ならびに
電圧制御発振器（ＶＣＯ）１８を備えている。

【００５４】シリアル／パラレル変換器１には，図２に
示すフレーム構成を有する入力データｄ１が１ビット単
位のシリアルデータとして入力される。シリアル／パラ
レル変換器１は，このシリアルデータｄ１を８ビット
（すなわち１バイト）のパラレルデータに変換して，バ
ッファメモリ２およびデスタッフ制御回路４に与える。

【００５５】分周器５には，図示しない前段の回路から
入力クロック信号ｃ１が入力される。この入力クロック
信号ｃ１は，たとえば入力データｄ１を用いて生成さ
れ，入力データｄ１の周波数と同じ周波数を有する。す
なわち，入力クロック信号ｃ１の１クロック（１周期）
が入力データｄ１の１ビットに対応する。たとえば，入
力データｄ１が１００Ｍｂｐｓである場合に，入力クロ
ック信号ｃ１の周波数は１００ＭＨｚである。

【００５６】分周器５は，入力クロック信号ｃ１を分周
比８で分周し，入力クロック信号ｃ１の８クロックを１
クロックに変換したクロック信号ｃ２を生成する。すな
わち，クロック信号ｃ２の１クロックは，入力データｄ
１の１バイトに対応する。このクロック信号ｃ２は，書
込みアドレスカウンタ６およびＰＬＬ２０の分周器１４
に入力される。

【００５７】書込アドレスカウンタ６は，デスタッフ制
御回路４の制御の下，クロック信号ｃ２に同期して，バ
ッファメモリ２の書込みアドレスを示すアドレス信号を
生成し，該アドレス信号をバッファメモリ２およびアド
レスラッチ７に与える。アドレス信号が示す書込みアド
レスは，クロック信号ｃ２の１クロックごとに１ずつ増
加（インクリメント）し，最上位アドレスになった後，
最下位アドレスに戻るようになっている。

【００５８】ここで，バッファメモリ２は，入力データ
のペイロード部と同じ９０バイトのメモリ量（すなわち
１バイトのメモリセル９０個）を有する。したがって，
書込みアドレスカウンタ６は，書込みアドレス０〜８９
までのアドレス信号を順次生成し，８９の次は再び０に
戻ることを繰り返す。

【００５９】シリアル／パラレル変換器１からの１バイ
トのパラレルデータは，書込みアドレスカウンタ６のア
ドレス信号が与えられるごとに（すなわち分周器５のク
ロック信号ｃ２に同期して），該アドレス信号が示すア
ドレスのメモリセルに書き込まれる（記憶される）。

【００６０】デスタッフ制御回路４は，シリアル／パラ
レル変換器１からのパラレルデータがオーバヘッド部の
データ（負スタッフ時にオーバヘッド部に置かれる１バ
イトの通信データを除く。）である場合，および，ペイ
ロード部のスタッフデータである場合には，書込みアド
レスカウンタ６を制御して，該書込みアドレスカウンタ
６が新たなアドレス信号を出力しないようにするととも
に，書込みアドレスのインクリメントを行わないように
する。

【００６１】これにより，オーバヘッド部のデータ（負
スタッフ時にオーバヘッド部に置かれる１バイトの通信
データを除く。）およびペイロード部のスタッフデータ
はバッファメモリ２に書き込まれず，ペイロード部の通
信データおよび負スタッフ時におけるオーバヘッド部の
通信データのみがバッファメモリ２に書き込まれる。す
なわちデスタッフが実行される。

【００６２】一方，バッファメモリ２に記憶された通信
データは，読出しアドレスカウンタ８が生成するアドレ
ス信号が入力されるごとに，該アドレス信号が示す読出
しアドレスのメモリセルから読み出される。読み出され
たデータ（１バイトのパラレルデータ）は，パラレル／
シリアル変換器３に与えられ，シリアルデータ（出力デ
ータ）ｄ２に変換される。この出力データｄ２は，図示
しない後段の回路に与えられる。

【００６３】この読出しアドレスカウンタ８は，分周器
９のクロック信号ｃ７に同期して，バッファメモリ２の
読出しアドレスを示すアドレス信号を生成し，バッファ
メモリ２に与える。したがって，バッファメモリ２に記
憶された通信データは，クロック信号ｃ７に同期して読
み出される。

【００６４】アドレス信号が示す読出しアドレスは，ク
ロック信号ｃ７の１クロックごとに１ずつ増加（インク
リメント）し，最上位アドレス（アドレス８９）になっ
た後，最下位アドレス（アドレス０）に戻るようになっ
ている。

【００６５】バッファメモリ２のアドレス０からアドレ
ス８９までの全メモリセルに入力データを書き込む（ま
たは読み出す）のに要する時間を１周期とすると，バッ
ファメモリ２へのデータの書込みとバッファメモリ２か
らのデータの読出しとが平衡状態にある場合に，読出し
アドレスと書込みアドレスとは１／２周期シフトするよ
うに設定されている。すなわち，読出しアドレスと書込
みアドレスとは，バッファメモリ２のメモリ容量の半分
である４５アドレス分シフトしている。たとえば，読出
しアドレスが０の時は，書込みアドレスは４５であり，
書込みアドレスが０の時は，読出しアドレスは４５であ
る。後述するように，入力データに正スタッフまたは負
スタッフが実行されていることにより，この両アドレス
差の値は変動し，これを定常状態に戻すために，読出し
アドレスカウンタ８のカウント周期（すなわちクロック
信号Ｃ７の周期ないし周波数）がＰＬＬ２０によって調
整される。

【００６６】読出しアドレスカウンタ８に入力されるク
ロック信号ｃ７は，ＰＬＬ２０（ＶＣＯ１８）の出力ク
ロック信号ｃ６を分周比８で分周したものである。した
がって，バッファメモリ２からのデータの読出し速度
（すなわちアドレスカウンタ８のカウント周期）は，Ｐ
ＬＬ２０により制御される。

【００６７】ＰＬＬ２０には，分周器５のクロック信号
ｃ２および可変分周器１９のクロック信号ｃ５が入力さ
れる。クロック信号ｃ２は分周器１４に入力され，クロ
ック信号ｃ５は分周器１６に入力される。

【００６８】分周器１４は，分周比Ｎでクロック信号ｃ
２を分周し，クロック信号ｃ２のＮ個のクロックを１つ
のクロックに変換したクロック信号ｃ３を生成する。一
方，分周器１６は，分周比Ｍでクロック信号ｃ５を分周
し，クロック信号ｃ４のＭ個のクロックを１つのクロッ
クに変換したクロック信号ｃ５を生成する。これらクロ
ック信号ｃ３およびｃ６は，位相比較器１５に入力され
る。

【００６９】分周比ＮおよびＭの値は，これらの比Ｎ：
Ｍが，フレーム全体のバイト数と，フレームのペイロー
ド部のバイト数との比となるように設定される。図２に
示す構成のフレームでは，たとえばＮ＝１００，Ｍ＝９
０に設定される。

【００７０】ＮおよびＭの値をこのように設定するの
は，入力データがオーバヘッド部を含むフレーム全体で
あるのに対し，バッファメモリ２に記憶され，読み出さ
れるデータは，フレームのペイロード部のデータであ
り，したがって，入力クロック信号ｃ１の周波数（たと
えば１００ＭＨｚ）と，出力クロック信号ｃ６の周波数
（たとえば９０ＭＨｚ）とがＮ：Ｍの比となっているか
らである。

【００７１】位相比較器１５は，クロック信号ｃ３とｃ
４との位相差を電圧に変換し，該電圧信号をＬＰＦ１７
を介してＶＣＯ１８に与える。ＶＣＯ１８は，ＬＰＦ１
７から与えられた電圧信号に対応する周波数のクロック
信号（出力クロック信号）ｃ６を，可変分周器１９を介
して分周器１６にフィードバックするとともに，分周器
９に与える。

【００７２】分周器９は，出力クロック信号ｃ４を分周
比８で分周し，出力クロック信号ｃ４の８個のクロック
を１つのクロックに変換したクロック信号ｃ７を生成す
る。すなわち，出力クロック信号ｃ７の１クロックは，
出力データｄ２の１ビットに対応し，クロック信号ｃ７
の１クロックは，出力データｄ２の１バイトに対応す
る。このクロック信号ｃ７は，読出しアドレスカウンタ
８に入力される。

【００７３】読出しアドレスカウンタ８は読出しアドレ
スが０となった時に，ラッチ信号をアドレスラッチ７に
出力する。これにより，読出しアドレスが０となった時
の書込みアドレスカウント６の書込みアドレスがアドレ
スラッチ７に一時的に記憶される。

【００７４】このアドレスラッチ７に記憶される書込み
アドレスは，書込みアドレスから読出しアドレスを差し
引いたアドレス差（＝（書込みアドレス）−（読出しア
ドレス））を意味する。このアドレスラッチ７に記憶さ
れたアドレス差は，補正量算出器１２に入力される。

【００７５】補正量算出器１２は，アドレスラッチ７か
ら与えられたアドレス差と補正量算出テーブルメモリ１
０に記憶された補正量算出テーブルとから，補正量（調
整量）を算出する。

【００７６】図３は，補正量算出テーブルメモリ１０に
記憶された補正算出テーブルの一例を示している。補正
量算出テーブルは，アドレスラッチ７から与えられたア
ドレス差に対応して，可変分周器１９の分周比を，入力
データｄ１の１フレームの周期Ｔの間に，８から９また
は８から７に何回変化させるかを示したものである。な
お，入力データｄ１の１フレームの周期Ｔとは，入力デ
ータｄ１の１フレームの受信開始から受信終了までの時
間であり，たとえば，１フレームが１００バイトで，通
信速度が１００Ｍｂｐｓである場合には，周期Ｔ＝１０
０×８÷（１００×１０⁶）＝８［μｓ］となる。

【００７７】この補正量算出テーブルの「補正量（ビッ
ト／フレーム）」は，周期Ｔの間に可変分周器１９の分
周比を８から９または８から７に変化させる回数を示し
ている。「＋」の符号は分周比を８から７に変化させる
ことを意味し，「−」の符号は分周比を８から９に変化
させることを意味している。

【００７８】たとえば，アドレス差が４１以上４８以下
の場合には，補正量０［ビット／フレーム］である。し
たがって，この場合には，可変分周器１９の分周比は補
正されず，８に維持される。これにより，図５の「ｃ５
（補正なし）」に示すように，クロック信号ｃ６を分周
比８で分周したクロック信号ｃ５が生成される。

【００７９】アドレス差が４９以上５２以下の場合に
は，補正量は−１［ビット／フレーム］となる。この場
合には，可変分周器１９の分周比が，周期Ｔの間に１回
だけ８＋１＝９に変更される。これにより，図５の「ｃ
５（−１補正）」に示すように，周期Ｔ内において，ク
ロック信号ｃ５のある１つのクロックが，クロック信号
ｃ６を分周比９で分周したものとなり，それ以外のクロ
ックは，クロック信号ｃ６を分周比８で分周したものと
なる。その結果，−１補正のクロック信号ｃ５は，補正
なしのクロック信号ｃ５よりも，クロック信号ｃ６の１
周期分遅れたものとなることから，ＰＬＬ２０の出力周
波数が上がり，読出しアドレスカウンタ８のカウント周
期はこれに対応して短くなる。その結果，読出し周期は
短くなり，より短い時間間隔でデータが読み出される。

【００８０】同様にして，補正量が−２ビット／フレー
ムの場合には，周期Ｔの間に２回，可変分周器１９の分
周比が８から９に変更される。これにより，−２補正の
クロック信号ｃ５は，補正なしのクロック信号ｃ５より
も，クロック信号ｃ６の２周期分遅れたものとなり，読
出しアドレスカウンタ８のカウント周期も，それに対応
して短くなる。その結果，読出し周期が短くなり，より
短い時間間隔でデータが読み出される。

【００８１】一方，たとえば，補正量が＋１の場合に
は，図５の「ｃ５（＋１補正）」に示すように，クロッ
ク信号ｃ５は，クロック信号ｃ６の１周期分進んだもの
となる。これにより，読出し周期が長くなり，データを
読み出す時間管間隔は長くなる。

【００８２】補正量がアドレス差に対して，図３に示す
ような値に設定されているのは，以下の理由による。

【００８３】すなわち，前述したように，書込みアドレ
スと読出しアドレスとの差は平衡状態において４５であ
るので，読出しアドレス０の時にアドレスラッチに記憶
される書込みアドレスが４５またはこの値に近い場合に
は，バッファメモリ２へのデータの書込みと読出しとが
ほぼ平衡状態にあることとなる。したがって，この場合
には，読出し速度を補正する必要はなく，補正量は０で
ある。

【００８４】一方，アドレス差が０に近づくことは，ス
タッフデータの挿入されたフレームが連続して多く受信
されたこと等により，バッファメモリ２へのデータの書
込み周期がバッファメモリ２からのデータの読出し周期
より長くなり，バッファメモリ２がアンダフローするお
それがあることを意味する。したがって，アドレス差が
０に近づくに従い，補正量がより大きな正の値に設定さ
れ，その結果，読出し周期はより長くなるように制御さ
れる。

【００８５】アドレス差が８９に近づくことは，バッフ
ァメモリ２へのデータの書込み周期がバッファメモリ２
からのデータの読出し周期より短く，バッファメモリ２
がオーバフローするおそれがあることを意味する。した
がって，アドレス差が８９に近づくに従い，補正量がよ
り小さな負の値に設定され，その結果，読出し周期はよ
り短くなるように制御される。

【００８６】なお，補正量の単位が「ビット／フレー
ム」となっているのは，出力クロック信号ｃ６の１クロ
ックは，前述したように出力データの１ビットに対応
し，可変分周器１９の分周比を１変化させることは，出
力データｄ２の位相を１ビット単位で変化させることに
対応することによる。

【００８７】補正量算出器１２は，アドレスラッチ７か
ら与えられたアドレス差に対応する補正量を補正量算出
テーブルから決定し，該補正量を補正制御回路１３に与
える。なお，アドレスラッチ７に記憶されるアドレス差
は，読出しアドレスが０となるごとに更新されるので，
補正量も読出しアドレスが０となるごとに更新される。

【００８８】補正制御回路１３は，補正量算出器１２か
ら与えられた補正量と，補正パターンテーブルメモリ１
１に記憶された補正パターンテーブルとに基づいて，可
変分周器１９の分周比の変更時期（補正時期）を決定
し，決定された変更時期に可変分周器１９の分周比を７
または９に変更する。

【００８９】図４は，補正パターンテーブルの一例を示
している。補正パターンテーブルは，補正量算出器１２
から与えられる補正量と，補正（可変分周器１９の分周
比の変更）を行うタイミングとの対応関係を示したテー
ブルである。

【００９０】補正を行うタイミング（以下「補正タイミ
ング」という。）は，補正を行う時刻を，入力データｄ
１の１フレーム（１００バイト）の各バイトの受信位置
により示している。たとえば，補正タイミング０は，１
フレームの先頭バイトが受信された時刻で補正を行うこ
とを示し，補正タイミング５０は，１フレームの先頭か
ら５０バイト目が受信された時刻で補正を行うことを示
している。

【００９１】この補正タイミングは，補正が複数回行わ
れる場合には，図４に示すように，補正を行う時間間隔
がほぼ均等となるように設定されている。このように可
変分周器１９の分周比を一度に大きく変化させるのでは
なく，１フレーム内で分散して±１の範囲で変化させる
ことにより，ＰＬＬ２０の出力クロック信号ｃ６の周波
数の急激な変化を防止でき，その結果，発生するジッタ
量を低減することができる。

【００９２】また，補正量の最小値は１ビット／フレー
ムであり，前述した従来の平滑化回路で８フレームの平
滑化を行った場合と同等の補正頻度となる。

【００９３】なお，補正制御回路１３には，フレームの
位置を示す信号（たとえばフレーム同期パルス信号等）
が図示しない信号線により入力され，この信号により，
補正制御回路１３は，補正タイミングを決定することが
できる。

【００９４】以上説明したように，本実施の形態による
と，ジッタの発生量を低減することができる。

【００９５】また，本実施の形態によると，受信装置を
実現するのに，複雑な回路は必要なく，回路規模を小さ
くすることができる。またアドレスラッチ７の周期を短
くできること，および，バッファメモリ２のアドレス差
に基づいて読出し周期が制御されることから，受信装置
の応答が速くなる。

【００９６】すなわち，バッファメモリ２は，複数のフ
レームのデータを記憶する容量を有するものである必要
はなく，１フレームのデータを記憶する容量またはそれ
以下の容量を有するものであってもよく，バッファメモ
リ２に大規模なメモリ素子を設ける必要はない。また，
補正量算出テーブルメモリ１０および補正パターンテー
ブルメモリ１１にも，それぞれ図３および図４に示すテ
ーブルを記憶できる程度のメモリ素子を設けるだけでよ
い。さらに，アドレスラッチ７は，１アドレス分をラッ
チするものでよく，補正量算出器１２は，補正量算出テ
ーブルからアドレスラッチ７に記憶されたアドレスに対
応するものを取り出す回路で構成することができる。さ
らに，補正制御回路１３も，所定の時間に可変分周器１
９の分周比を７または９に変更（設定）するものでよ
い。

【００９７】さらに，本実施の形態によると，書込みア
ドレスと読出しアドレスとのアドレス差に基づいて，Ｐ
ＬＬ２０の出力クロック信号の周波数が制御されるの
で，バッファメモリ２へのデータの記憶状況に応じて，
読出し速度が調整される。これにより，途切れることな
くデータを後段の回路に送ることができる。

【００９８】他の実施の形態として，可変分周器１９
は，図６（Ａ）に示すように，分周器１４の前段に配置
することもできる。この場合に，分周器１４の前段に配
置された可変分周器１９には，入力クロック信号ｃ１が
入力され，また，図１において可変分周器１９が配置さ
れた箇所には分周比８の分周器３０が新たに設けられ
る。

【００９９】また，図６（Ｂ）に示すように，可変分周
器１９と分周器１６とを１つの可変分周器４０（分周比
はＭまたは（Ｍ±１））として構成することもできる。
この場合に，分周器１４には，入力クロック信号ｃ１が
直接入力され，可変分周器４０には，ＶＣＯ１８の出力
クロック信号ｃ６が直接入力されることとなる。この可
変分周器を入力クロック信号側に設け，入力クロック信
号ｃ１が入力される分周器１４を可変分周器（分周比は
Ｎまたは（Ｎ±１））とし，出力クロック信号ｃ６が入
力される分周器を分周比Ｍ（固定）とすることもでき
る。

【０１００】さらに，アドレスラッチ７は，書込みアド
レスから読出しアドレスを減算する減算器であってもよ
い。

【０１０１】なお，可変分周器１９または４０として，
分周比が分数値をとることができる分数分周器を使用す
ることもできる。この場合には，補正量が±１ビット／
フレームであっても，この補正量をｎ等分し（ｎは２以
上の整数），ｎ回の補正タイミングで可変分周器の分周
比を±１／ｎずつ変更することができる。

【０１０２】また，本実施の形態では，スタッフデータ
が１バイトの場合を説明したが，スタッフデータが１ビ
ットまたは複数ビットの場合や，２以上のバイトの場合
にも，本発明を適用することができる。

【０１０３】（付記１） スタッフ同期によりスタッフ
データが挿入されたディジタルデータを受信する受信装
置であって，連続したアドレスが割り当てられた複数の
記憶セルを有する記憶部と，前記ディジタルデータと同
期したクロック信号に基づいて生成された書込みクロッ
ク信号に同期して，前記アドレスを所定の順序方向で順
次指定し，該指定したアドレスの記憶セルに前記ディジ
タルデータを書き込む書込み部と，少なくとも前記スタ
ッフデータについては，前記書込み部の前記アドレスの
指定および前記ディジタルデータの書込みを禁止する書
込み制御部と，前記記憶部に記憶されたディジタルデー
タを読み出すために使用される読出しクロック信号を生
成する読出しクロック信号生成部と，前記読出しクロッ
ク信号に同期して，前記記憶部の前記アドレスを前記所
定の順序方向で順次指定し，該指定したアドレスの記憶
セルに記憶されたディジタルデータを読み出す読出し部
と，前記読出し部が指定するアドレスから前記書込み部
が指定するアドレスまでの前記所定の順序方向での間隔
に基づいて，前記読出しクロック信号の周期を調整する
読出しクロック信号調整部と，を備えている受信装置。

【０１０４】（付記２） 付記１において，前記読出し
クロック信号調整部は，前記読出しクロック信号の調整
を複数の調整タイミングで分割して行う，受信装置。

【０１０５】（付記３） 付記１または２において，前
記読出しクロック信号調整部は，前記所定の順序方向で
の間隔が，あらかじめ定められた間隔である場合には現
在の読出しクロック信号の周期を維持し，前記あらかじ
め定められた間隔より短い場合には前記読出しクロック
信号の周期を現在の周期よりも長くし，前記あらかじめ
定められた間隔より長い場合には前記読出しクロック信
号の周期を現在の周期よりも短くする，受信装置。

【０１０６】（付記４） 付記１において，前記読出し
クロック信号調整部は，前記所定の順序方向での間隔
と，前記周期の調整量とを対応させた第１テーブルと，
該調整量による前記周期の調整を１回で実行するタイミ
ング，または，該調整量を複数に分割し，該分割された
調整量により前記周期の調整を複数回に分けて実行する
タイミングを定めた第２テーブルとを保持し，前記第１
および第２テーブルに基づいて前記読出しクロック信号
の周期を調整する，受信装置。

【０１０７】（付記５） 付記４において，前記第２テ
ーブルの前記複数回のタイミングの間隔は，ほぼ等しい
時間間隔である，受信装置。

【０１０８】（付記６） 付記４または５において，前
記読出しクロック信号生成部は，前記書込みクロック信
号と自己の出力信号が可変分周器で分周された信号とを
入力信号とするフェーズロックループ回路と，前記フェ
ーズロックループ回路の出力信号を前記記憶セルが有す
るビット数と同じ数値の分周比で分周し，該分周された
信号を前記読出し部に与える分周器と，を備え，前記読
出しクロック信号調整部は，前記可変分周器の分周比を
前記ビット数と同じ数値の分周比を中心に該分周比を１
増減させることにより，前記読出しクロック信号の周期
を調整する，受信装置。

【０１０９】（付記７） 付記４または５において，前
記読出しクロック信号生成部は，フェーズロックループ
回路と，前記記憶セルが有するビット数と同じ数値の分
周比を有し，分周された信号を前記読出し部に与える分
周器とを備え，前記フェーズロックループ回路は，前記
ディジタルデータの受信速度と同じ周波数を有する入力
クロック信号が可変分周器で分周された信号と，前記分
周器の出力信号とを入力信号とし，前記読出しクロック
信号調整部は，前記可変分周器の分周比を前記ビット数
と同じ数値の分周比を中心に該分周比を１増減させるこ
とにより，前記読出しクロック信号の周期を調整する，
受信装置。

【０１１０】（付記８） 付記６または７において，前
記ディジタルデータが，前記記憶部に書き込まれる通信
データと正スタッフ時には前記スタッフデータとを有す
るペイロード部，および，制御データと負スタッフ時に
は前記ペイロード部に含まれるべき通信データとを有す
るオーバヘッド部を有するフレーム単位で受信され，前
記書込み制御部が，前記ペイロード部に含まれるスタッ
フデータと，前記負スタッフ時に前記オーバヘッド部に
含まれる通信データを除くデータについては，前記書込
み部の前記アドレスの指定および前記書込みを禁止し，
前記フェーズロックループ回路は，前記書込みクロック
信号を分周比Ｎで分周する第１分周器と，前記可変分周
器の出力信号を分周比Ｍで分周する第２分周器と，前記
第１分周器および前記第２分周器の出力信号の位相差を
求める位相比較器と，前記位相比較器の出力信号をフィ
ルタリングする低域フィルタと，前記低域フィルタによ
りフィルタリングされた信号が入力される電圧制御発振
器と，を備え，前記ＮおよびＭは，Ｎ：Ｍが前記オーバ
ヘッド部のデータ量と前記ペイロード部のデータ量との
比と等しくなる任意の数値である，受信装置。

【０１１１】（付記９） 付記４または５において，前
記受信ディジタルデータが，前記記憶部に書き込まれる
通信データと正スタッフ時には前記スタッフデータとを
有するペイロード部，および，制御データと負スタッフ
時には前記ペイロード部に含まれるべき通信データとを
有するオーバヘッド部を有するフレーム単位で受信さ
れ，前記書込み制御部が，前記ペイロード部に含まれる
スタッフデータと，前記負スタッフ時に前記オーバヘッ
ド部に含まれる通信データを除くデータについては，前
記書込み部の前記アドレスの指定および前記書込みを禁
止し，前記読出しクロック信号生成部は，電圧制御発振
器と，前記ディジタルデータと同じ周波数を有する入力
クロック信号を分周比Ｎで分周する第１分周器と，前記
電圧制御発振器の出力信号を分周比Ｍまたは分周比（Ｍ
±１）で分周する第２分周器と，前記第１分周器および
前記第２分周器の出力信号の位相差を求める位相比較器
と，前記位相比較器の出力信号をフィルタリングし，フ
ィルタリングされた信号を前記電圧制御発振器に与える
低域フィルタと，前記電圧制御発振器の出力信号を，前
記記憶セルが有するビット数と同じ数値の分周比で分周
し，分周された信号を前記読出しクロック信号として前
記読出し部に与える第３分周器と，を備え，前記Ｎおよ
びＭは，Ｎ：Ｍが前記オーバヘッド部のデータ量と前記
ペイロード部のデータ量との比と等しくなる任意の数値
であり，前記読出しクロック信号調整部は，前記第２分
周器の分周比を前記Ｍを中心に１増減させることによ
り，前記読出しクロック信号の周期を変更する，受信装
置。

【０１１２】（付記１０） 付記４または５において，
前記受信ディジタルデータが，前記記憶部に書き込まれ
る通信データと正スタッフ時には前記スタッフデータと
を有するペイロード部，および，制御データと負スタッ
フ時には前記ペイロード部に含まれるべき通信データと
を有するオーバヘッド部を有するフレーム単位で受信さ
れ，前記書込み制御部が，前記ペイロード部に含まれる
スタッフデータと，前記負スタッフ時に前記オーバヘッ
ド部に含まれる通信データを除くデータについては，前
記書込み部の前記アドレスの指定および前記書込みを禁
止し，前記読出しクロック信号生成部は，電圧制御発振
器と，前記ディジタルデータと同じ周波数を有する入力
クロック信号を分周比Ｎまたは分周比（Ｎ±１）で分周
する第１分周器と，前記電圧制御発振器の出力信号を分
周比Ｍで分周する第２分周器と，前記第１分周器および
前記第２分周器の出力信号の位相差を求める位相比較器
と，前記位相比較器の出力信号をフィルタリングし，フ
ィルタリングされた信号を前記電圧制御発振器に与える
低域フィルタと，前記電圧制御発振器の出力信号を，前
記記憶セルが有するビット数と同じ数値の分周比で分周
し，分周された信号を前記読出しクロック信号として前
記読出し部に与える第３分周器と，を備え，前記Ｎおよ
びＭは，Ｎ：Ｍが前記オーバヘッド部のデータ量と前記
ペイロード部のデータ量との比と等しくなる任意の数値
であり，前記読出しクロック信号調整部は，前記第１分
周器の分周比を前記Ｎを中心に１増減させることによ
り，前記読出しクロック信号の周期を変更する，受信装
置。

【０１１３】

【発明の効果】本発明によると，受信装置の回路規模を
小さくすることができる。また，本発明によると，読出
しクロック信号の周期（周波数）の調整（補正）を複数
のタイミングで分散して行うことにより，ジッタを防止
することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による，スタッフ同期方
式における受信装置の構成を示すブロック図であり，多
重分離回路後段の構成を示したものである。

【図２】本発明の一実施の形態による受信装置に入力さ
れる入力データのフレームの構成例を示す。

【図３】補正量算出テーブルの一例を示す。

【図４】補正パターンテーブルの一例を示す。

【図５】本発明の一実施の形態による受信装置における
可変分周器の入力信号および出力信号の各波形を示すタ
イムチャートである。

【図６】本発明の他の実施の形態の一部を示すブロック
図である。

【図７】従来のスタッフ同期方式における受信装置の構
成を示すブロック図である。

【図８】図７に示す受信装置のクロック信号の波形を示
すタイムチャートである。

【図９】従来のスタッフ同期方式における受信装置の構
成を示すブロック図である。

【図１０】図９に示す受信装置のクロック信号の波形を
示すタイムチャートである。

【符号の説明】

２ バッファメモリ ４ デスタッフ制御回路 ６ 書込みアドレスカウンタ ７ アドレスラッチ ８ 読出しアドレスカウンタ １０ 補正量算出テーブルメモリ １１ 補正パターンテーブルメモリ １２ 補正量算出器 １３ 補正回路 １９ 可変分周器 ２０ ＰＬＬ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 舘野 実 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 吉野 康志 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 児矢野 英明 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 岩岡 立 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 久保田 孝彦 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 高安 昭男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K028 AA07 KK03 MM05 NN51 SS06 SS11 SS16 SS24 5K047 AA16 GG52 LL01 MM24 MM46 MM55

Claims (5)

【特許請求の範囲】
1. 【請求項１】 スタッフ同期によりスタッフデータが挿
   入されたディジタルデータを受信する受信装置であっ
   て，連続したアドレスが割り当てられた複数の記憶セル
   を有する記憶部と，前記ディジタルデータと同期したク
   ロック信号に基づいて生成された書込みクロック信号に
   同期して，前記アドレスを所定の順序方向で順次指定
   し，該指定したアドレスの記憶セルに前記ディジタルデ
   ータを書き込む書込み部と，少なくとも前記スタッフデ
   ータについては，前記書込み部の前記アドレスの指定お
   よび前記ディジタルデータの書込みを禁止する書込み制
   御部と，前記記憶部に記憶されたディジタルデータを読
   み出すために使用される読出しクロック信号を生成する
   読出しクロック信号生成部と，前記読出しクロック信号
   に同期して，前記記憶部の前記アドレスを前記所定の順
   序方向で順次指定し，該指定したアドレスの記憶セルに
   記憶されたディジタルデータを読み出す読出し部と，前
   記読出し部が指定するアドレスから前記書込み部が指定
   するアドレスまでの前記所定の順序方向での間隔に基づ
   いて，前記読出しクロック信号の周期を調整する読出し
   クロック信号調整部と，を備えている受信装置。
2. 【請求項２】 請求項１において，前記読出しクロック
   信号調整部は，前記読出しクロック信号の調整を複数の
   調整タイミングで分割して行う，受信装置。
3. 【請求項３】 請求項１において，前記読出しクロック
   信号調整部は，前記所定の順序方向での間隔と，前記周
   期の調整量とを対応させた第１テーブルと，該調整量に
   よる前記周期の調整を１回で実行するタイミング，また
   は，該調整量を複数に分割し，該分割された調整量によ
   り前記周期の調整を複数回に分けて実行するタイミング
   を定めた第２テーブルとを保持し，前記第１および第２
   テーブルに基づいて前記読出しクロック信号の周期を調
   整する，受信装置。
4. 【請求項４】 請求項３において，前記第２テーブルの
   前記複数回のタイミングの間隔は，ほぼ等しい時間間隔
   である，受信装置。
5. 【請求項５】 請求項３または４において，前記読出し
   クロック信号生成部は，前記書込みクロック信号と自己
   の出力信号が可変分周器で分周された信号とを入力信号
   とするフェーズロックループ回路と，前記フェーズロッ
   クループ回路の出力信号を前記記憶セルが有するビット
   数と同じ数値の分周比で分周し，該分周された信号を前
   記読出し部に与える分周器と，を備え，前記読出しクロ
   ック信号調整部は，前記可変分周器の分周比を前記ビッ
   ト数と同じ数値の分周比を中心に該分周比を１増減させ
   ることにより，前記読出しクロック信号の周期を調整す
   る，受信装置。