CN104380650B - 时钟转换电路、影像处理系统、以及半导体集成电路 - Google Patents

时钟转换电路、影像处理系统、以及半导体集成电路 Download PDF

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Abstract

时钟转换电路受理与第1时钟同步的输入数据并作为与第2时钟同步的输出数据来进行输出，其中第2时钟的周期不同于第1时钟的周期。写入地址控制部(23)根据第1时钟进行动作，向存储器(21)提供写入地址。读出地址控制部(24)根据第2时钟进行动作，向存储器(21)提供读出地址。周期比较器(30)对输入数据与输出数据的规定现象的周期进行比较。并基于其比较结果，时钟调整部(14，15)调整第2时钟的频率。

Description

时钟转换电路、影像处理系统、以及半导体集成电路
技术领域
本发明涉及将与时钟同步输入的数据转换为不同周期的时钟来进行输出的时钟转换电路。
背景技术
时钟转换电路将与时钟同步输入的数据转换为不同周期的时钟来进行输出。时钟转换电路例如使用2端口RAM，隔着适当的距离控制写入地址和读出地址，从而将写入数据转换为不同周期的时钟来读出后进行传输。
在此，若写入地址与读出地址之间的间隔依次变窄，则会相互竞争，会引起所谓的存储器控制地址的破绽。现有技术中，为了防止地址的竞争，比较写入地址和读出地址，在地址的间隔较窄而要进行竞争的情况下，使地址复位。
专利文献1中，将写入地址变换为格雷码，以读出时钟进行重定时，从而进行时钟间的转换。
在先技术文献
专利文献
专利文献1：JP特开2009-218885公报
发明内容
发明要解决的课题
在上述的方法中，虽然姑且能够防止存储器控制地址破绽，但是通过对地址实施复位，从而到此为止保存的数据被破坏或者被二次读出。因此，在输出数据中，产生数据遗漏或者数据重复，因此品质会下降。
此外，若写入时钟与读出时钟的变化大，则时钟转换延迟时间的考虑变的复杂。例如，专利文献1的情况下，由于将写入地址变换为格雷码之后用读出时钟进行重定时，因此依赖于时钟周期的转换延迟时间等的考虑变得复杂，控制变得困难。
此外，如显示端口这样根据从发送侧发送的时钟生成参数，基于写入时钟生成读出时钟的数据发送方式中，由于发送的参数错误或者延迟到达，经常会引起读出时钟不能很好地进行跟踪的情况。在这种方式的情况下，在如上述那样基于地址比较来避免存储器控制地址破绽的方法中，会频繁地产生地址初始化，其结果，产生数据遗漏或数据重复，品质会下降。但是，若存储器尺寸大，则能够避免频繁的地址初始化，但是增大存储器尺寸会连带地增大电路规模和成本，因此并不优选。
本发明的目的在于，在时钟转换电路中，在不会导致电路规模或成本增大的情况下抑制数据遗漏或数据重复引起的品质降低。
用于解决课题的手段
本发明的一个方式中，时钟转换电路受理与第1时钟同步的输入数据并作为与第2时钟同步的输出数据来进行输出，其中所述第2时钟的周期不同于所述第1时钟的周期，该时钟转换电路具备：存储器；写入地址控制部，根据所述第1时钟进行动作，并且生成向所述存储器写入所述输入数据时的写入地址；读出地址控制部，根据所述第2时钟进行动作，并且按照写入了所述输入数据的顺序生成从所述存储器读出所述输出数据时的读出地址；周期比较器，在所述输入数据和所述输出数据中比较规定现象的周期；和时钟调整部，基于所述周期比较器的比较结果，以在所述输入数据和所述输出数据中所述规定现象的周期一致的方式调整所述第2时钟的频率。
根据该方式，通过周期比较器，对输入数据与输出数据中的规定现象的周期进行比较。并且，通过时钟调整部，基于周期比较器的比较结果，以输入数据与输出数据中的规定现象的周期一致的方式调整第2时钟的频率。由此，能够将存储器控制地址破绽防患于未然，并且能够防止因数据遗漏或数据重复引起的品质的降低。
本发明的另一方式中，时钟转换电路，受理与第1时钟同步的输入数据并作为与第2时钟同步的输出数据来进行输出，其中所述第2时钟的周期不同于所述第1时钟的周期，该时钟转换电路具备：存储器；写入地址控制部，根据所述第1时钟进行动作，并且生成向所述存储器写入所述输入数据时的写入地址；读出地址控制部，根据所述第2时钟进行动作，并且按照写入了所述输入数据的顺序生成从所述存储器读出所述输出数据时的读出地址；周期比较器，对所保持的第1值和保持所述第1值之后得到的第2值进行比较，所述第1值以及所述第2值分别表示所述输入数据与所述输出数据之间的规定现象的时间差；和时钟调整部，基于所述周期比较器的比较结果，以所述时间差恒定的方式调整所述第2时钟的频率。
根据该方式，通过周期比较器，针对输入数据与输出数据的规定现象的时间差，对所保持的第1值和保持该第1值之后得到的值进行比较。并且，通过时钟调整部，基于周期比较器的比较结果，以输入数据与输出数据的规定现象的时间差恒定方式调整第2时钟的频率。能够将存储器控制地址破绽防患于未然，并且能够防止因数据遗漏或数据重复引起的品质的降低。
发明效果
根据本发明，能够将存储器控制地址破绽防患于未然，并且能够防止因数据遗漏或数据重复引起的品质的降低。此外，在如显示端口这样的数据发送方式中，即使存在来自发送侧的时钟再生参数的误差/延迟，由于能够将存储器控制地址破绽防患于未然，因此能够削减存储器尺寸。
附图说明
图1是实施方式的影像处理系统的结构图。
图2是实施方式1中的周期比较器的结构例。
图3是实施方式1中的调整动作。
图4是时钟参数的调整方法的例子。
图5是实施方式1中的周期比较器的其他结构例。
图6是图5的周期比较器的动作定时。
图7是图5的变形例的动作定时。
图8是实施方式1中的周期比较器的其他结构例。
图9是实施方式2中的周期比较器的结构例。
图10是实施方式2中的调整动作。
图11是组合了实施方式1、2的周期比较器的结构例。
图12是组合了实施方式1、2的周期比较器的结构例。
图13是时钟参数的调整方法的其他例。
图14是时钟参数的调整方法的其他例。
具体实施方式
以下，参照附图来说明实施方式。另外，在本公开中以影像处理系统为例进行说明，且作为数据发送方式以显示端口为例进行了记载，但是并不限于此，即使是具备时钟转换电路的其他系统也可以实现。
(实施方式1)
图1是表示实施方式1的影像处理系统的构成的图。在图1中，显示端口(DisplayPort)接收部1被主机(HOST)CPU2控制，从发送侧设备3通过显示端口传输对数据进行传输。在显示端口接收部1中，接收PHY部10传输的数据，解码(Decode)部11对数据进行解码之后，数据包(Packet)接收部12接收各种数据包。视频(Video)处理部13受理接收后的影像数据后进行数据重新排列和时钟转换，输出视频数据Data、水平同步信号Hsync、垂直同步信号Vsync以及数据有效使能信号DE。
在显示端口中，接收侧根据从发送侧发送来的时钟生成参数，基于写入时钟来生成读出时钟。时钟生成部14从数据包接收部12受理时钟生成参数M/N，使用该M/N，基于写入时钟来生成读出时钟。计算式如下。
读出时钟＝写入时钟×(M/N)
此外，同步信号(Sync)生成参数等也是从发送侧发送来的。发来的同步生成参数从数据包接收部12经由控制部15而被输出到视频处理部13，用于同步(Sync)生成中。
时钟转换电路包括视频处理部13、时钟生成部14以及控制部15。此外，具备时钟转换电路的显示端口接收部1例如与其他处理部一起构成为半导体集成电路。
视频处理部13的构成如下。
写入数据处理部20准备要在作为存储器的一例的2端口RAM21中写入的数据，以由写入地址控制部23生成的写入地址向RAM21进行写入。读出数据处理部22以由读出地址控制部24生成的读出地址从RAM21读出数据，例如整理为Red/Green/Blue的数据后，作为视频数据Data来进行输出。写入地址控制部23以及读出地址控制部24为了防止RAM地址破绽，例如，以写入地址和读出地址具有RAM21深度的一半左右之差的方式进行地址生成。同步生成部25基于从数据包接收部12经由控制部15而通知的同步生成参数，生成并输出Hsync/Vsync/DE。写入数据处理部20以及写入地址控制部23按照写入时钟进行动作，读出数据处理部22、读出地址控制部24以及同步生成部25按照读出时钟进行动作。
周期比较器30从写入数据处理部20受理表示写入数据的水平同步定时的信号，并且从同步生成部25受理水平同步信号Hsync。然后，在受理的信号中，在写入数据与读出数据中比较水平同步定时的周期。该周期理想的情况下在写入数据与读出数据中是一致的。向控制部15发送周期比较器30产生的比较结果。
在控制部15中，区域判定部27基于比较结果，判定表示周期偏离的程度的区域，时钟参数调整部28根据判定出的区域，调整时钟生成参数。时钟生成部14根据调整后的时钟生成参数，生成读出时钟。由此，以在写入数据与读出数据中水平同步定时的周期一致的方式调整读出时钟的频率。由区域判定部27、时钟参数调整部28以及时钟生成部14构成时钟调整部。
图2是本实施方式中的周期比较器的结构例。图2的周期比较器30从写入数据处理部20受理输入水平同步信号，并且从同步生成部25受理作为输出水平同步信号的Hsync。另外，写入数据处理部20能够从输入数据的标志中能够解码出水平同步信息，因此能够从该解码结果中生成输入水平同步信号。
上升沿检测部31检测输入水平同步信号的上升沿，向计数器32通知检测出的沿信号作为计数开始信号S11。计数器32与写入时钟同步地进行计数动作，被计数开始信号S11清零。此外，还向存储区域33通知沿信号作为计数器存储信号S12。存储区域33受理计数器存储信号S12，并保持计数器32的计数值。由此，计数器32被清零刚刚之前的值被保持在存储区域33中。即，根据写入时钟对输入水平周期进行计数的计数值在每次输入水平同步信号上升时被保持在存储区域33中。由上升沿检测部31、计数器32以及存储区域33构成对输入水平周期进行计数的第1计数部。
另一方面，上升沿检测部34针对与读出时钟同步的作为输出水平同步信号的Hsync检测其上升沿。然后，将其沿延长至可在写入时钟中采样的长度来使其与写入时钟同步，作为计数开始信号S21以及计数器存储信号S22来输出。另外，横跨时钟之间的信号只有这1根，因此省去了基于格雷码等进行的时钟转换的工夫。
计数器35与写入时钟同步地进行计数动作，被计数开始信号S21清零。此外，存储区域36在受理了计数器存储信号S22时，保持计数器35的计数值。由此，计数器35被清零刚刚之前的值被保持在存储区域36中。即，根据写入时钟对输出水平周期进行计数的计数值在每次Hsync上升时被保持在存储区域36中。由上升沿检测部34、计数器35以及存储区域36构成对输出水平周期进行计数的第2计数部。另外，第1以及第2计数部的计数动作也可以使用写入时钟以外的规定的时钟。
比较器37根据比较定时信号SC，对存储在存储区域33中的计数值和存储在存储区域36中的计数值进行比较，并输出其比较结果。作为比较结果，例如，输出2个计数值的差分。在此，计数器32输出比较定时信号SC。计数器32例如在计数器中的值变成了存储在存储区域33中的计数值的一半时，输出比较定时信号SC。或者，也可以在计数器中的值变成的特定的值例如“100”时，输出比较定时信号SC。另外，比较定时信号SC的生成主体以及生成方法并不限于此，只要在存储区域33、36中写入计数器值的定时以外进行比较动作即可。
图3表示本实施方式中的调整动作的例子。如上所述，写入数据处理部20根据写入数据生成输入水平同步信号。周期比较器30受理该输入水平同步信号，对沿间的计数值、即写入1行计数值WCT进行计数。此外，周期比较器30根据与读出时钟同步的Hsync生成与写入时钟同步的Hsync沿信号。并且，对其沿间的计数值、即读出1行计数值RCT进行计数。
在此，若计数值WCT为“6006”而计数值RCT为“6000”，则WCT＞RCT，读出数据的水平周期比写入数据的水平周期短。这是因为读出时钟快(频率高)，因此控制部15对时钟生成部14进行了降低读出时钟的频率的调整。由此，读出地址的转移变慢。
另一方面，若计数值WCT为“6006”而计数值RCT为“6016”，则WCT＜RCT，读出数据的水平周期比写入数据的水平周期长。这是因为读出时钟慢(频率低)，因此控制部15对时钟生成部14进行了提高读出时钟的频率的调整。由此，读出地址的转移变快。
此外，若计数值WCT为“6006”而计数值RCT也为“6006”，则WCT＝RCT，即读出数据的水平周期与写入数据的水平周期一致。此时，不特别进行调整。
由此，按每1行，进行水平周期的比较，进行读出时钟的频率的调整。即，如图3所示，读出时钟的频率以与输出数据中的水平周期相当的期间为单位，以增加、减少或无增减的方式进行调整。因此，能够将RAM地址破绽防患于未然。
图4表示本实施方式中的时钟参数调整的例子。区域判定部27判定从周期比较器30输出的差分是否落入以阈值划分的任一个区域内。在图4的例中，根据阈值-th3～th3设定有区域0～8。例如，在差分为th3以上时判定为区域＝0，在差分为th2以上且小于th3，则判定为区域＝1。另外，区域的划分方法并不限于在此示出的例子，只要适当设定区域的数量和范围等即可。此外，阈值可以是预先设定的固定值，可以将区域判定部27构成为例如使用寄存器等而能够从外部、例如从HOST CPU2调整阈值。通过能够从外部调整阈值，从而能够自由设定与发送侧的特性相符的最佳的区域判定。此外，在图4中，在正侧和负侧共用了阈值th0～3，但是当然也可以在正侧和负侧设定不同的阈值。
时钟参数调整部28基于由区域判定部27判定出的区域信息，基于以数据包方式接收的基准值增减时钟参数M。例如，在区域＝0时，向时钟生成部14通知将时钟参数M设为“+4”的值，提前读出时钟。此外，在区域＝5时，向时钟生成部14通知将时钟参数M设为“-1”的值，使读出时钟延迟一些。由此，根据各区域来调整读出时钟的频率。
图5是本实施方式中的周期比较器的其他结构例。在图5中，在图2的构成上追加了沿计数部41，构成为每当水平同步产生n(n是2以上的整数)次时，输出比较器37产生的比较结果。即，沿计数部41对输入水平同步信号的上升沿进行计数，每当数到n次，就向比较器37输出从计数器32输出的比较定时信号SC。N的值例如可由主机(HOST)CPU2经由控制部15而设定。通过这种构成，能够自由设定进行周期比较的定时。
图6是图5的电路的比较动作的例子。如图6(1)所示，设定为n＝1的情况下，在各行中执行比较动作。如图6(2)所示，设定为n＝2的情况下，按每2行执行比较动作。即，如图6(3)所示，按每n行执行比较动作。由此，能够自由调整进行时钟调整的周期，因此能够与发送侧的特性相符地设定最佳的比较定时。此时，将读出时钟的频率以输出数据中与水平周期的n倍相当的期间为单位调整为增加、减少或无增减中的任一种。
另外，在上述的构成中，在写入数据和读出数据中，比较了水平同步定时的周期，周期比较器30以输入水平同步信号和Hsync作为了输入。代替此，也可以在写入数据和读出数据中，比较垂直同步定时的周期，周期比较器30以输入垂直同步信号和Vsync作为输入。此时，周期比较器30的构成与图2或图5相同即可。
图7表示在与图5的电路相同的电路中比较垂直同步周期时的比较动作的例子。如图7(1)所示，设定为n＝1的情况下，按各场执行比较动作。如图7(2)所示，设定为n＝2的情况下，每按2场执行比较动作。即，如图7(3)所示，按每n场执行比较动作。由此，能够自由设定进行时钟调整的周期，所以能够与发送侧的特性相符地自由设定最佳的比较定时。此时，将读出时钟的频率以输出数据中与垂直周期的n倍相当的期间为单位调整为增加、减少或无增减中的任一种。
图8是本实施方式中的周期比较器的其他结构例。图8的构成能够选择水平同步周期或垂直同步周期中的任一个而进行比较。即，第1选择器42选择输出输入水平同步信号或输入垂直同步信号中的任一个，并提供给上升沿检测部31。第2选择器43选择输出Hsync或Vsync中的任一个，并提供给上升沿检测部34。选择器42、43的选择动作例如可从HOST CPU2经由控制部15来进行控制。其他构成要素的动作与图2的构成相同。
通过该构成，能够自由设定基于水平同步信号进行调整还是基于垂直同步信号进行调整，因此能够与发送侧的特性相符地自由设定最佳的比较定时。另外，在图8的构成中，也可以追加图5所示的沿计数部41，按每n行或者按每n场执行比较动作。
(实施方式2)
实施方式2中的影像处理系统的构成以及动作与实施方式1相同。但是，周期比较器30的构成以及动作不同。
图9是实施方式2中的周期比较器的结构例。图9的周期比较器30从写入数据处理部20受理输入水平同步信号以及输入垂直同步信号，并且从同步生成部25受理作为输出水平同步信号的Hsync以及作为输出垂直同步信号的Vsync。作为第1选择器的选择器42选择输出输入水平同步信号或输入垂直同步信号中的任一个，并提供给上升沿检测部31。作为第2选择器的选择器43选择输出Hsync或Vsync中的任一个，并提供给上升沿检测部34。选择器42、43的选择动作例如可由主机CPU2经由控制部15进行控制。
另外，本实施方式的周期比较器也可以构成为对输入水平同步信号和Hsync进行输入，或者也可以构成为对输入垂直同步信号和Vsync进行输入。此时，不需要选择器42、43。
由上升沿检测部31、34、计数器51、作为第1存储区域的存储区域52以及作为第2存储区域的存储区域53构成计数部。
上升沿检测部31检测由选择器42选择输出的输入水平或垂直同步信号的上升沿，向计数器51通知检测出的沿信号作为计数开始信号S31。计数器51与写入时钟同步地进行计数动作，被计数开始信号S31清零。
另一方面，上升沿检测部34检测由选择器43选择输出的Hsync或Vsync的上升沿。然后，将其沿延伸至可在写入时钟中采样的长度来使其与写入时钟同步，作为计数器存储信号S33来输出。另外，横跨时钟之间的信号只有这1根，因此省去了基于格雷码等的时钟转换的工夫。
从上升沿检测部34向存储区域53提供计数器存储信号S33。存储区域53在受理了计数器存储信号S33时，保持计数器51的计数值。由此，每次Hsync或Vsync上升时，在存储区域53中保持在输入水平或垂直同步信号的上升沿至Hsync或Vsync的上升沿为止的期间内由写入时钟计数的计数值。
另一方面，存储控制电路54从上升沿检测部34受理计数器存储信号S33，向存储区域52提供计数器存储信号S32。在此，存储控制电路54例如在启动之后，仅输出一次计数器存储信号S32。存储区域52在受理了计数器存储信号S32时，保持计数器51的计数值。由此，在Hsync或Vsync的启动后的最初的上升沿时，在存储区域52中保持在输入水平或垂直同步信号的上升沿至Hsync或Vsync的上升沿为止的期间内由写入时钟计数的计数值。
即，在图9的构成中，关于写入侧与读出侧的水平或垂直同步定时的时间差，例如启动后的值被保持在存储区域52中，并且之后的值被依次保持在存储区域53中。另外，也可以使用写入时钟以外的规定的时钟进行计数部的计数动作。
比较器55根据比较定时信号SC，对存储在存储区域52中的计数值和存储在存储区域53中的计数值进行比较，并输出其比较结果。作为比较结果，例如输出2个计数值的差分。比较定时信号SC在此由计数器51输出。计数器51例如在计数器中的值变成了存储在存储区域52中的计数值的一半时，输出比较定时信号SC。沿计数部56对输入水平或垂直同步信号的上升沿进行计数，每次计数了n次时，向比较器55输出从计数器51输出的比较定时信号SC。N的值例如可由HOST CPU2经由控制部15而设定。通过这种构成，能够自由设定进行时间差的比较的定时。另外，比较定时信号SC的生成主体以及生成方法并不限于此，比较动作只要排除向存储区域52、53写入计数器值的定时即可。此外，也可以不设置沿计数部52，而是例如从计数器51直接向比较器55输出比较定时信号SC。
此外，与实施方式1同样地进行时钟参数调整即可。
在此，在启动时，可靠地保证RAM21的写入地址与读出地址之差是期望的关系，例如是RAM21的深度的一半程度的关系。但是，启动以后，随着动作的持续进行，由于时钟生成参数的到达延迟等原因，读出时钟的误差被累积，写入地址与读出地址的关系有可能会被破坏。因此，在本实施方式中，关于写入侧与读出侧的水平或垂直同步定时的时间差，保持为启动后的第1值，将之后的值与所保持的第1值进行比较。并且，基于该比较结果，调整读出时钟的频率。由此，能够可靠地防止RAM地址破绽。
图10表示本实施方式中的调整动作的例。另外，在图10中，选择器42、43分别输出Hsync以及输入水平同步信号。此外，按每1行进行调整。
周期比较器30根据与读出时钟同步的Hsync生成与写入时钟同步的Hsync沿信号。并且，以写入时钟对输入水平同步信号的沿与Hsync沿信号的时间差进行计数。并且，保持启动时的计数值CTA，将其以后的计数值CTB与计数值CTA进行比较。
在此，若计数值CTA为“800”而计数值CTB为“790”，则CTA＞CTB，沿的时间差短于启动时的时间差。认为这是因为读出时钟快(频率高)，因此对时钟生成部14进行降低读出时钟的频率的调整。由此，读出地址的转移变慢。
另一方面，若计数值CTA为“800”而计数值CTB为“810”，则CTA＜CTB，沿的时间差长于启动时的时间差。认为这是因为读出时钟慢(频率低)，因此对时钟生成部14进行提高读出时钟的频率的调整。由此，读出地址的转移变快。
由此，以写入侧与读出侧的同步定时的时间差恒定的方式进行读出时钟的频率调整。即，在本实施方式中，也是以输出数据中的水平周期或垂直周期、或与该周期的n倍相当的期间为单位，将读出时钟的频率调整为增加、减少或无增减中的任一种。因此，能够确保RAM中的写入地址与读出地址的关系，所以能够将RAM地址破绽防患于未然。
(其他实施方式)
也可以组合上述的实施方式1、2来执行。
图11是其他实施方式中的周期比较器的结构例，能够选择性地执行实施方式1的动作和实施方式2的动作。与图9的构成相比，追加了计数器61以及选择器62、63。计数器61与图2的构成中的计数器35同样地进行动作。选择器62、63的选择动作例如可由HOST CPU2经由控制部15来进行控制。
在进行实施方式1的动作的情况下，选择器62选择输出计数器61的输出，并且选择器63选择输出上升沿检测部31的输出。另一方面，在进行实施方式2的动作的情况下，选择器62选择输出计数器51的输出，并且选择器63选择输出存储控制电路54的输出。通过图11的构成，能够使存储区域52、53共有实施方式1、2的动作，只要在图9的构成中追加1个计数器61和2个选择器62、63即可，因此能够削减电路规模。
图12是其他实施方式中的周期比较器的结构例，可组合执行实施方式1的动作和实施方式2的动作。与图9的构成相比，追加了计数器61，且代替存储区域52而设置了2个存储区域52a、52b，代替存储区域53而设置了2个存储区域53a、53b。比较器65受理存储区域52a、52b、53a、53b的输出。
在存储区域52b和存储区域53b中保存实施方式1的动作中的比较对象，在存储区域52a和存储区域53a中保存实施方式2的动作中的比较对象。比较器65计算存储区域52b、53b的输出的差分，并且计算存储区域53a、53b的输出的差分。并且，例如选择2个差分中大的一方作为比较结果来输出。通过该构成，能够实现基于2种方法的时钟频率调整，因此能够更可靠地防止RAM地址破绽。
另外，当然在图11或图12的构成中也可以省略沿计数部56。此外，也可以构成为省略选择器42、43后，对输入水平同步信号和Hsync进行输入或者对输入垂直同步信号和Vsync进行输入。
图13表示时钟参数调整的其他例。在图13的例子中，时钟参数调整部28针对参数调整具有多个模式。其模式的切换例如可由HOST CPU2经由控制部15来执行。例如，在区域＝0时，当模式(1)时将时钟参数M设为“+4”，而模式(2)时将时钟参数M设为“+16”。即，通过具有多个模式，从而能够变更时钟调整幅度，能够与发送侧的特性相符地设定最佳的时钟调整幅度。另外，模式的种类或各模式下的调整幅度并不限于在此示出的例子。
图14表示时钟参数调整的其他例。在图14的例子中，时钟参数调整部28构成为能够从外部调整时钟参数M的调整程度-change3～+change3。该调整程度-change3～+change例如可由HOST CPU2经由控制部15而自由设定。由此，能够自由变更时钟调整幅度，能够与发送侧的特性相符地设定最佳的时钟调整幅度。另外，在图14中在正侧和负侧共用了调整程度change0～3，但是当然也可以在正侧和负侧设定不同的调整程度。
此外，在上述的实施方式中，调整了时钟参数M，但是并不限于此，例如也可以调整时钟参数N，也可以调整M、N这两者。
此外，在上述的实施方式中，在进行了区域判定的基础上调整了时钟参数，但是并不限于此，例如也可以不进行区域判定，而是根据周期比较器30的比较结果直接调整时钟参数。
此外，在上述的实施方式中，以根据从发送侧发送的时钟生成参数基于写入时钟生成读出时钟的方式作为前提，调整了时钟参数，但是并不限于此。例如，在从接收数据提取读出时钟的传输方式的情况下，只要根据周期比较器30的比较结果调整读出时钟的频率本身即可。
另外，在上述的说明中，输入输出数据是影像数据。并且，在实施方式1中，在输入输出数据中比较了水平同步定时或垂直同步定时的周期，而在实施方式2中，随着时间而比较了水平同步定时或垂直同步定时的输入输出数据的时间差。但是，并不限于此，输入输出数据也可以是影像数据以外的数据，而且也可以将水平同步定时或垂直同步定时以外的规定现象作为周期比较或时间差比较的对象。
工业上的可利用性
在本发明中，在时钟转换电路中，能够将存储器地址冲突防患于未然，可提高品质的同时削减存储器尺寸，因此例如在需要时钟转换的影像传输或声音传输中，能够实现电路规模或耗电量的削减。
符号说明
1 显示端口(DisplayPort)接收部
13 视频处理部
14 时钟生成部
15 控制部
21 2端口RAM(存储器)
23 写入地址控制部
24 读出地址控制部
27 区域判定部
28 时钟参数调整部
30 周期比较器
32，35 计数器
33，36 存储区域
37 比较器
41 沿计数部
42 选择器(第1选择器)
43 选择器(第2选择器)
51 计数器
52 存储区域(第1存储区域)
53 存储区域(第2存储区域)
54 存储控制电路
55 比较器
56 沿计数部

Claims (11)

1.一种时钟转换电路，受理与第1时钟同步的输入数据并作为与第2时钟同步的输出数据来进行输出，其中所述第2时钟的周期不同于所述第1时钟的周期，该时钟转换电路具备：
存储器；
写入地址控制部，根据所述第1时钟进行动作，并且生成向所述存储器写入所述输入数据时的写入地址；
读出地址控制部，根据所述第2时钟进行动作，并且按照写入了所述输入数据的顺序生成从所述存储器读出所述输出数据时的读出地址；
周期比较器，对所保持的第1值和保持所述第1值之后得到的第2值进行比较，所述第1值以及所述第2值分别表示所述输入数据与所述输出数据之间的规定现象的时间差，所述规定现象是水平同步定时或垂直同步定时；和
时钟调整部，基于所述周期比较器的比较结果，以所述时间差恒定的方式调整所述第2时钟的频率。
2.根据权利要求1所述的时钟转换电路，其中，
所述周期比较器以所述输入数据以及所述输出数据的水平同步信号或垂直同步信号作为输入，并且
所述周期比较器具备：计数部，对所述输入数据的水平同步信号或垂直同步信号与所述输出数据的水平同步信号或垂直同步信号的时间差进行计数，并且具有将启动后计数的时间差作为所述第1值来保持的第1存储区域和将保持所述第1值之后得到的值作为所述第2值来暂时存储的第2存储区域；和比较器，对所述第1存储区域所保持的所述第1值和暂时存储在所述第2存储区域中的所述第2值进行比较，并输出比较结果。
3.根据权利要求2所述的时钟转换电路，其中，
所述周期比较器构成为每当水平同步或垂直同步产生n次时，输出所述比较器的比较结果，其中n是2以上的整数。
4.根据权利要求2所述的时钟转换电路，其中，
所述周期比较器具备：
第1选择器，选择所述输入数据的水平同步信号以及垂直同步信号中的任一方，并输出给所述计数部；和
第2选择器，选择所述输出数据的水平同步信号以及垂直同步信号中的任一方，并输出给所述计数部。
5.根据权利要求1所述的时钟转换电路，其中，
所述输入数据以及所述输出数据是影像数据。
6.根据权利要求1所述的时钟转换电路，其中，
所述时钟调整部具备：
区域判定部，设定以阈值划分的多个区域，判定所述比较结果属于所述多个区域中的哪一个区域；和
时钟参数调整部，根据由所述区域判定部判定出的区域，调整用于生成所述第2时钟的参数。
7.根据权利要求6所述的时钟转换电路，其中，
所述区域判定部构成为能够从外部调整所述阈值。
8.根据权利要求6所述的时钟转换电路，其中，
所述时钟参数调整部针对参数调整具有多个模式，构成为能够从外部选择使用所述多个模式中的哪个模式。
9.根据权利要求6所述的时钟转换电路，其中，
所述时钟参数调整部构成为能够从外部调整参数调整的程度。
10.一种影像处理系统，具备权利要求1～9中任一项所述的时钟转换电路。
11.一种半导体集成电路，具备权利要求1～9中任一项所述的时钟转换电路。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104581921B (zh) * 2013-10-11 2019-08-06 中兴通讯股份有限公司 数据传输方法和系统
CN105491434B (zh) * 2015-12-17 2019-09-17 广东威创视讯科技股份有限公司 一种场同步信号的处理方法以及控制电路
KR102649157B1 (ko) * 2016-11-21 2024-03-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10749717B2 (en) * 2017-06-29 2020-08-18 Analog Devices, Inc. Demodulator for pulse-width modulated clock signals
US10992843B2 (en) * 2017-08-28 2021-04-27 Novatek Microelectronics Corp. Video interface conversion apparatus and operation method thereof
JP6856481B2 (ja) * 2017-09-20 2021-04-07 株式会社東芝 フレーム同期装置及び周波数差検知方法
CN108471338B (zh) * 2018-06-29 2021-05-18 武汉虹信科技发展有限责任公司 一种用于td-lte的时间同步保持方法及系统
JP6988863B2 (ja) * 2019-08-08 2022-01-05 横河電機株式会社 プロトコルコンバータ、データ伝送方法、データ伝送プログラム、及び、データ伝送システム
US11221781B2 (en) * 2020-03-09 2022-01-11 International Business Machines Corporation Device information sharing between a plurality of logical partitions (LPARs)
CN112885281B (zh) * 2021-01-26 2022-11-11 维沃移动通信有限公司 显示驱动电路、显示驱动芯片和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1852087A (zh) * 2005-12-21 2006-10-25 华为技术有限公司 包交换网络中的时钟同步方法及实现装置
CN101043289A (zh) * 2006-06-16 2007-09-26 华为技术有限公司 一种解除存储器读写冲突的方法和装置
JP2009218885A (ja) * 2008-03-11 2009-09-24 Nec Engineering Ltd クロック乗せ換え回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02239736A (ja) * 1989-03-14 1990-09-21 Mitsubishi Electric Corp 同期化方式
JP3478228B2 (ja) * 2000-03-07 2003-12-15 日本電気株式会社 速度変換回路及びその制御方法
JP2001308839A (ja) 2000-04-21 2001-11-02 Fujikura Ltd クロック同期回路、及びクロック同期方法
JP2002026882A (ja) * 2000-07-06 2002-01-25 Nec Miyagi Ltd フレーム位相同期方法
JP2003087599A (ja) * 2001-09-11 2003-03-20 Sony Corp 映像信号等のクロック同期装置
JP2003134076A (ja) * 2001-10-19 2003-05-09 Fujitsu Ltd スタッフ同期方式における受信装置
KR100546362B1 (ko) * 2003-08-12 2006-01-26 삼성전자주식회사 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
US7936789B2 (en) * 2006-03-31 2011-05-03 Intel Corporation Disparate clock domain synchronization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1852087A (zh) * 2005-12-21 2006-10-25 华为技术有限公司 包交换网络中的时钟同步方法及实现装置
CN101043289A (zh) * 2006-06-16 2007-09-26 华为技术有限公司 一种解除存储器读写冲突的方法和装置
JP2009218885A (ja) * 2008-03-11 2009-09-24 Nec Engineering Ltd クロック乗せ換え回路

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