JP2009071670A - スタッフ多重伝送装置 - Google Patents

Abstract

【課題】スタッフ多重伝送装置に関し、伝送遅延時間を増加させることなく、スタッフビット挿入時の読み出し周波数の変動量を少なくする。
【解決手段】伝送路データを書き込みアドレスカウンタ１−２のカウント値のアドレスの速度変換用メモリ１−３に書き込み、読み出しアドレスカウンタ１−４のカウント値のアドレスから読み出すスタッフ多重伝送装置において、書き込み位相と読み出し位相とを比較し、該位相差に応じて電圧制御発振器１−６の周波数を制御し、そのクロック出力で読み出しアドレスカウンタ１−４を動作させる。書き込み位相を検出するアドレスデコーダ１−５１と読み出し位相を検出するアドレスデコーダ１−５２にオフセットを付け、位相比較を行うポイントより前で伝送データの読み出しを行う。更に、スタッフビットを高速側伝送路クロック幅の複数のスタッフビットに分割してスタッフ挿入を行い、ジッタを少なくする。
【選択図】図１

Description

本発明は、スタッフ多重伝送装置に関し、特に、スタッフビットの挿入による低速側伝送路データの速度変化量（ジッタ量）を少なく抑えることができるスタッフ多重伝送装置に関する。

スタッフ多重伝送装置では、多重化の対象となる低速データ信号を、その速度の整数倍よりも僅かに高速の非同期クロックに乗せ替えてビット多重し、送信する信号が無い場合はスタッフビットを挿入して伝送路フレームを構成し、該伝送路フレームを伝送路に送出する。

受信側では、伝送路クロックで受け取った伝送路フレームを分解して低速データ信号を抽出し、有効データを速度変換用メモリに格納し、スタッフビットを破棄する。受信側の低速データ信号のクロック源には、周波数制御が可能な発振器を用い、該発振器から出力されるクロック信号で歩進するカウンタの値で指定される速度変換用メモリのアドレスからデータを読み出して低速データ信号を出力する。

上記の発振器の周波数は、速度変換用メモリの書き込み周期と読み出し周期の位相差に応じて制御され、低速データ信号の速度として定義された規定のクロック周波数を中心周波数として、読み出し速度より書き込み速度が速い場合には周波数を高くし、読み出し速度より書き込み速度が遅い場合には周波数を低くするよう制御することにより、送信元の低速データ信号のクロックを再生する。このようにして再生した低速データ信号のクロックを用いて、速度変換用メモリからデータを読み出し、低速データ信号を出力することによりデータ伝送を行う。

従来のスタッフ多重伝送装置の受信側について具体的な構成について図１０を参照して以下に説明する。スタッフ多重伝送装置は、高速側伝送路からレシーバ１０−８で伝送路フレームを受信し、該伝送路フレームに対してフレーム同期検出回路１０−９でフレーム同期検出を行い、フレーム同期検出回路１０−９は、各チャネル対応の回路に対して、高速側伝送路クロック、スタッフビットの挿入を示すスタッフ情報、多重されている伝送データを分離するためのイネーブル信号、及び伝送データを出力する。

各チャネル対応の回路には、伝送路フレームから抽出したスタッフ情報とイネーブル信号とから、スタッフビットを除いた有効な伝送データのみを書き込むための書き込みイネーブル信号を生成するアンドゲート１０−１と、高速側伝送路クロックで動作する書き込みアドレスカウンタ１０−２と、速度変換用メモリ１０−３と、低速側伝送路クロックで動作する読み出しアドレスカウンタ１０−４と、書き込みアドレスと読み出しアドレスとを比較する位相比較回路１０−５と、低速側伝送路クロックを中心周波数とする電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）１０−６と、低速側伝送路信号を生成するドライバ１０−７とから構成される。

同図は、４つのチャネル対応回路を有するスタッフ多重伝送装置について、第１のチャネル対応回路の構成を図示しているが、他の第２〜第４のチャネル対応回路の構成は、第１のチャネル対応回路の構成と同様である。

各チャネル対応回路の詳細な構成を図１１に示す。各チャネル対応回路において、速度変換用メモリ１０−３には、書き込みと読み出しとが非同期に行われるものを用いる。書き込みアドレスカウンタ１０−２は、速度変換用メモリ１０−３に伝送データを書き込む毎にカウントアップし、速度変換用メモリ１０−３のアドレス空間に等しい値を上限として循環的に歩進するリングカウンタであり、このカウント値が速度変換用メモリ１０−３の書き込みアドレスとなる。

読み出しアドレスカウンタ１０−４は、速度変換用メモリ１０−３から伝送データを読み出す毎にカウントアップし、速度変換用メモリ１０−３のアドレス空間に等しい値を上限として循環的に歩進するリングカウンタであり、このカウント値が速度変換用メモリ１０−３の読み出しアドレスとなる。

位相比較回路１０−５は、速度変換用メモリ１０−３の書き込みアドレスの値と読み出しアドレスの値とを比較し、同一の伝送データの書き込みタイミングと読み出しタイミングとの位相差を検出し、該位相差に応じて読み出しクロックを生成する発振器の周波数を制御する。

位相比較回路１０−５は、上記の位相差を検出するために、書き込みアドレスカウンタ１０−２のカウント値をデコードするデコーダ１０−５１と読み出しアドレスカウンタ１０−４のカウント値をデコードするデコーダ１０−５２とリセットセットフリップフロップ（ＲＳ−ＦＦ)回路１０−５３とを具備する。

位相比較回路１０−５では、書き込みアドレスカウンタ１０−２のカウント値をデコーダ１−５１でデコードし、位相比較の基準点となる書き込みアドレスが出現したこと示すパルス信号を生成し、読み出しアドレスカウンタ１０−４のカウント値をデコーダ１０−５２でデコードし、位相比較の基準点となる読み出しアドレスが出現したこと示すパルス信号を生成する。

リセットセットフリップフロップ（ＲＳ−ＦＦ)回路１０−５３は、書き込み側のパルス信号の入力でセット状態となり、読み出し側のパルス信号の入力でリセット状態となり、書き込み位相基準点から読み出し位相基準点までの期間をハイレベルの制御信号を出力し、読み出し位相基準点から書き込み位相基準点までの期間をロウレベルの制御信号を出力する。

例えば、速度変換用メモリ１０−３の書き込みアドレスの値が“０”になったことをデコーダ１０−５１で検出してハイレベルとなるパルスをリセットセットフリップフロップ（ＲＳ−ＦＦ）回路１０−５３のセット側に入力し、速度変換用メモリ１０−３の読み出しアドレスの値が“０”になったことをデコーダ１０−５２で検出してハイレベルとなるパルスをリセットセットフリップフロップ（ＲＳ−ＦＦ）回路１０−５３のリセット側に入力する。

こうすることにより、リセットセットフリップフロップ（ＲＳ−ＦＦ）回路１０−５３からは、読み出し位相が書き込み位相に近づくと、ハイレベルの領域が狭くなってロウレベルの領域が広くなり、読み出し位相が書き込み位相から離れると、ハイレベルの領域が広くなってロウレベルの領域が狭くなる制御信号が生成され、該制御信号を電圧制御水晶発振器（ＶＣＸＯ）１０−６の制御端子に入力し、該電圧制御水晶発振器（ＶＣＸＯ）１０−６から読み出しクロックを生成することにより、読み出しクロックの周波数を制御する。

高速側の伝送周波数は、低速側の伝送周波数の整数倍よりも僅かに高速であるため、速度変換用メモリ１０−３の書き込み位相と読み出し位相の間隔は少しずつ広くなり、電圧制御水晶発振器（ＶＣＸＯ）１０−６の制御信号のハイレベルの領域が次第に長くなる。その結果、電圧制御水晶発振器（ＶＣＸＯ）１０−６は徐々に周波数が高くなるように制御される。

伝送データの次にスタッフビットが挿入されている場合は、速度変換用メモリ１０−３の書き込み動作は行わず、書き込みアドレスの歩進が１クロック分遅れ、読み出し位相が書き込み位相に１クロック分接近し、電圧制御水晶発振器（ＶＣＸＯ）１０−６の制御信号のハイレベルの領域が短くなる。その結果、電圧制御水晶発振器（ＶＣＸＯ）１０−６の出力信号の周波数が低下するよう制御される。

図１２に従来の書き込み位相と読み出し位相の位相差に基づく周波数制御の動作例を示す。同図の（ａ）は書き込みアドレスの値、（ｂ）は書き込み位相（書き込みアドレスが“０”の位置）を示すパルス、（ｃ）は電圧制御水晶発振器（ＶＣＸＯ）への制御信号、（ｄ）は読み出し位相（読み出しアドレスが“０”の位置）を示すパルス、（ｅ）は読み出しアドレスの値、（ｆ）は電圧制御水晶発振器（ＶＣＸＯ）の周波数の変化を示している。

図１２に示すように、従来のスタッフ多重伝送装置では、低速データ信号の規定の周波数を中心に少しずつ読み出し周波数が高くなり、或る程度高くなった状態で、スタッフビットが現れと読み出し周波数を急激に低下させるように制御し、その後、ゆっくりと読み出し周波数を高くしていくという動作を周期的に繰り返し、平均的な読み出し周波数が送信元の低速データ信号の伝送クロックと等しくなるように動作する。

スタッフビット挿入時には読み出し周波数が急激に低下するため、再生された低速データ信号の伝送クロックは、ジッタが大きいものとなってしまうという欠点がある。この点を解消するために、位相比較を行う周期をより長くし、スタッフビットの１ビット挿入分による周波数変化量の全体に対する割合を小さくする方法が考えられる。

図１３に位相比較を行う周期をより長くした構成例を示す。同図示す構成例は、図１１に示した構成例における８進カウンタの書き込みアドレスカウンタ１０−２を１２進の書き込みアドレスカウンタ１３−１とし、図１１の構成例の８アドレス領域の速度変換用メモリ１０−３を１２アドレス領域の速度変換用メモリ１３−２とし、図１１の構成例における８進カウンタの読み出しアドレスカウンタ１０−４を１２進の読み出しアドレスカウンタ１３−３としたものである。他の構成は、図１１に示したものと同様である。

図１４に、位相比較を行う周期を長くした場合の書き込みと読み出しの位相差に基づく周波数制御の動作例を示す。同図において、（ａ）は書き込みアドレスの値、（ｂ）は書き込み位相（書き込みアドレスが“０”の位置）を示すパルス、（ｃ）は電圧制御水晶発振器（ＶＣＸＯ）への制御信号、（ｄ）は読み出し位相（読み出しアドレスが“０”の位置）を示すパルス、（ｅ）は読み出しアドレスの値、（ｆ）は電圧制御水晶発振器（ＶＣＸＯ）の周波数の変化を示している。

図１２と図１４とを比較してみると分かるように、位相比較の周期を長くした分、スタッフビット挿入時の電圧制御水晶発振器（ＶＣＸＯ）の周波数、即ち読み出し周波数の低下が緩やかなものとなり、その分、低速データ信号のジッタが低減される。

本発明に関連する先行技術文献として、下記の特許文献１には、スタッフ実行判定の際に用いるポジティブスタッフ閾値及びネガティブスタッフ閾値を、信号速度に応じて最適閾値に設定することにより、信号速度応じてメモリに必要最少限のデータを保存し、伝送遅延時間を信号速度によらず、最小とする伝送信号処理回路に関して記載されている。
特開平８−１８６５５６号公報

従来のスタッフ多重伝送装置では、位相比較回路１０−５に置ける読み出しアドレスカウンタ１３−３のデコード値と書き込みアドレスカウンタ１３−１のデコード値とを同一の値としていた。この状態では、位相比較を行うアドレスポイントとデータの読み出しを行うアドレスポイントとが同一となる。これは、同一データの書き込みタイミングと読み出しタイミングとを比較することで位相比較を行うという原理に従った構成である。

低速信号の中心周波数では、電圧制御水晶発振器（ＶＣＸＯ）１０−６の制御信号のハイレベル区間の比率（デューティー）は５０％となり、速度変換用メモリ１３−２からのデータの読み出しは、速度変換用メモリ１３−２への同一データの書き込み時点から、位相比較の１周期である速度変換用メモリ１３−２の全アドレスのアクセス時間の約半分遅れることとなる。

スタッフビットが挿入されると、低速側伝送路クロックで１クロック分だけ書き込み位相が遅れる動作となる。即ち、位相比較回路１０−５のスタッフ挿入による位相制御量の最小単位は、低速側伝送路クロックの１クロック分となる。位相比較は、速度変換用メモリ１３−２の全アドレスへのアクセス時間と等しい周期で行われるため、スタッフビット挿入時の位相制御量を小さくするためには、図１３に示したように、速度変換用メモリ１３−２のアドレス空間、即ちメモリ容量を増やせば良いことになる。

ところが、速度変換用メモリ１３−２へのデータ書き込みタイミングから該データの読み出しタイミングまでの伝送遅延時間は、位相比較回路１０−５の位相比較結果として出力される信号のハイレベル区間の長さに等しくなり、例えば、中心周波数では位相比較周期の５０％となる。

即ち、中心周波数での速度変換用メモリ１３−２による伝送遅延時間は、速度変換用メモリ１３−２の全アドレス領域へのアクセス時間の半分と等しくなり、スタッフビット挿入時の位相制御量（変動量）を小さくするために速度変換用メモリ１３−２のアドレス領域を増やすと、結果的に伝送遅延時間が増加するという問題があった。本発明は、伝送遅延時間を増加させることなく、スタッフビット挿入時の読み出し周波数の変動量を少なくすることができるスタッフ多重伝送装置を提供する。

本発明のスタッフ多重伝送装置は、伝送路データの書き込み及び読み出しを行う速度変換用メモリと、高速側伝送路クロックで動作し、前記速度変換用メモリの書き込みアドレスを生成する書き込みアドレスカウンタと、低速側伝送路クロックで動作し、前記速度変換用メモリの読み出しアドレスを生成する読み出しアドレスカウンタと、前記書き込みアドレスカウンタの所定のアドレス値を検出する第１のデコード回路と、前記読み出しアドレスカウンタの所定のアドレス値を検出する第２のデコード回路と、前記第１のデコード回路の出力信号でセット状態となり、前記第２のデコード回路の出力信号でリセット状態となるフリップフロップ回路と、前記フリップフロップ回路の出力信号をクロック周波数の制御信号として入力し、前記読み出しアドレスカウンタのクロック信号を出力する電圧制御発振器と、伝送路データにスタッフビットが挿入されたときに、前記書き込みアドレスカウンタのカウントアップを停止させ、前記速度変換用メモリへの書き込みを停止させる、書き込みイネーブル信号停止手段を備えたスタッフ多重伝送装置において、前記第１のデコード回路で検出する前記書き込みアドレスカウンタのアドレス値より、前記第２のデコード回路で検出する前記読み出しアドレスカウンタのアドレス値の値を大きな値として設定したことを特徴とする。

また、前記書き込みイネーブル信号停止手段は、伝送路データにスタッフビットが挿入されたときに、低速側伝送路クロックの１クロック分の１つのスタッフビットを、高速側伝送路クロックの１クロック分の複数の分割スタッフビットに分割し、かつ、該分割スタッフビットを、伝送路データにスタッフビットが挿入される区間で分散して生成し、該分割スタッフビットが生成されたときに、前記書き込みアドレスカウンタのカウントアップを停止させ、前記速度変換用メモリへの書き込みを停止させることを特徴とする。

本発明によれば、スタッフ多重伝送装置の受信側で低速データ信号を分離し、送信元クロックの再生を行う構成において、速度変換用メモリの書き込み位相と読み出し位相との位相比較を行うための読み出し位置と書きこみ位置との間にオフセットを持たせることにより、位相比較の周期を長くしても伝送遅延時間が増加せず、ジッタ量が少なく、かつ伝送遅延時間が短い低速データ信号を出力することができる。

また、スタッフ多重伝送装置の受信側で低速データ信号を分離し、送信元クロックの再生を行う構成において、スタッフビットが挿入された場合に、該スタッフビットを複数に分割して生成し、速度変換用メモリの書き込み位相を複数回に分けて徐々に遅らせることにより、ジッタ量の少ない低速データ信号を出力することができる。

即ち、従来の装置では、スタッフビットの処理を行う場合に、速度変換用メモリ１３−２の書き込み位相の変動量は、低速側伝送路クロックの１クロック分であった。これに対し、本発明では、スタッフビットを高速側伝送路クロックの１クロック分の複数のスタッフビットに分割し、１回当たりの位相変動量を高速側伝送路クロックの１クロック分とし、且つ、分割したスタッフビットを一定間隔空けて分散して挿入することにより、即ち、スタッフビットによる電圧制御水晶発振器（ＶＣＸＯ）の周波数制御を複数回に分散することにより、１回当たりの位相制御量を小さくして周波数変動量を小さく抑え、ジッタ量の少ない低速データ信号を出力することが可能となる。

図１は本発明のスタッフ多重伝送装置の回路構成例を示す。本発明のスタッフ多重伝送装置のチャネル対応の回路装置は、伝送路フレームから抽出したスタッフ情報とイネーブル信号とから、スタッフビットを除いた有効な伝送データのみを書き込むための書き込みイネーブル信号を生成するアンドゲート１−１と、高速側伝送路クロックで動作する書き込みアドレスカウンタ１−２と、速度変換用メモリ１−３と、低速側伝送路クロックで動作する読み出しアドレスカウンタ１−４と、書き込みアドレスカウンタの値をデコードするデコーダ１−５１と読み出しアドレスカウンタの値をデコードするデコーダ１−５２とリセットセットフリップフロップ（ＲＳ−ＦＦ)回路１−５３から構成される位相比較回路１−５と、低速側伝送路クロックを中心周波数とする電圧制御水晶発振器（ＶＣＸＯ）１−６と、低速側伝送路信号を生成するドライバ１−７とから構成される。

アンドゲート１−１により、スタッフビットが挿入された場合にイネーブル信号をマスクすることで、有効な伝送データのみを速度変換用メモリ１−３に書き込む書き込みイネーブル信号を生成する。また、該書き込みイネーブル信号をカウントイネーブル信号として書き込みアドレスカウンタ１−２に印加して書き込みアドレスカウンタ１−２をカウントアップさせ、次回に書き込むアドレスを決定する。

速度変換用メモリ１−３の読み出し側は、電圧制御水晶発振器（ＶＣＸＯ）１−６で生成される低速側伝送路クロックに従って、常時、読み出しアドレスカウンタ１−４の歩進動作を継続させ、該読み出しアドレスカウンタ１−４のカウント値を読み出しアドレスとして速度変換用メモリ１−３からアドレス順に低速信号データの読み出しを行う。

位相比較回路１−５では、書き込みアドレスカウンタ１−２のカウント値をデコーダ１−５１でデコードし、位相比較の基準点となる書き込みアドレスが出現したことを示すパルス信号を生成し、読み出しアドレスカウンタ１−４のカウント値も同様に、デコーダ１−５２でデコードして、位相比較の基準点となる読み出しアドレスが出現したことを示すパルス信号を生成する。

リセットセットフリップフロップ（ＲＳ−ＦＦ)回路１−５３は、書き込み側のパルス信号の入力でセット状態となり、読み出し側のパルス信号の入力でリセット状態となり、書き込み位相基準点から読み出し位相基準点までの期間をハイレベルの制御信号を出力し、読み出し位相基準点から書き込み位相基準点までの期間をロウレベルの制御信号を出力する。

リセットセットフリップフロップ（ＲＳ−ＦＦ)回路１−５３から出力される制御信号で電圧制御水晶発振器（ＶＣＸＯ）１−６の発振周波数を制御することにより、電圧制御水晶発振器（ＶＣＸＯ）１−６から送信元の低速側伝送路クロックが再生出力される。

本発明では、読み出しアドレスカウンタ１−４の位相比較用のデコード値を、書き込みアドレスカウンタ１−２のデコード値に対して、オフセットを付けた値とすることにより、位相比較を行うポイントより前で伝送データの読み出しを行うことにより、速度変換用メモリ１−３のアドレス空間を大きくしても（即ち、位相比較の周期を長くしてスタッフビット挿入時の位相変動量を小さくしても）、遅延時間の短い低速データ信号を出力することが可能になる。

例えば、速度変換用メモリ１−３のアドレス空間を従来の装置より４アドレス分増加させた場合、読み出しアドレスのデコーダ１−５２のデコード値を、増加させたアドレスの半分だけ増加させる。即ち、従来の装置では該デコード値が“０”であった場合、デコード値を“２”とすることにより、中心周波数での伝送遅延時間を従来装置と同等とすることができ、かつ、速度変換用メモリ１−３のアドレス空間を増加させた分、即ち位相比較周期を長くした分、スタッフビット挿入による位相変動量を緩やかなものとすることができる。

図２に本発明による書き込み位相と読み出し位相の位相差に基づく周波数制御の動作例を示す。同図の（ａ）は書き込みアドレスの値、（ｂ）は書き込み位相（書き込みアドレスが“０”の位置）を示すパルス、（ｃ）は電圧制御水晶発振器（ＶＣＸＯ）への制御信号、（ｄ）は読み出し位相（読み出しアドレスが“０”の位置）を示すパルス、（ｅ）は読み出しアドレスの値、（ｆ）は電圧制御水晶発振器（ＶＣＸＯ）の周波数の変化を示している。

図２に示すように、書き込みアドレス“０”と読み出しアドレス“２”とで位相比較を行っているため、低速データ信号の中心周波数で、読み出しアドレス“２”の位相が、位相比較周期の約半分の位置に出現する。そのため、読み出しアドレス“０”の伝送データは、読み出しアドレス“２”の伝送データより２クロック分早く読み出され、その分、伝送遅延量が減少することになる。

次に、図３に本発明による分割スタッフ挿入の実施形態の構成例を示す。同図は、スタッフ多重伝送装置の１チャネル分の回路構成を示している。分割スタッフ挿入を行うスタッフ多重伝送装置は、伝送路フレームから抽出したイネーブル信号により、多重されている低速データを分離するためのラッチ回路３−１と、分割スタッフビットを生成する分割スタッフ生成回路３−２と、分割スタッフ生成回路３−２の出力信号に従ってイネーブル化される書き込みイネーブルカウンタ３−３と、該書き込みイネーブルカウンタ３−３の所定のカウント値をデコードし、速度変換用メモリ１−３の書き込みイネーブル信号を生成する書き込みイネーブルデコーダ３−４と、高速側伝送路クロックで動作する書き込みアドレスカウンタ１−２と、速度変換用メモリ１−３と、低速側伝送路クロックで動作する読み出しアドレスカウンタ１−４と、書き込みアドレスカウンタ１−２の値をデコードするデコーダ１−５１と読み出しアドレスカウンタ１−４の値をデコードするデコーダ１−５２とリセットセットフリップフロップ（ＲＳ−ＦＦ)回路１−５３から構成される位相比較回路１−５と、低速側伝送路クロックを中心周波数とする電圧制御水晶発振器（ＶＣＸＯ）１−６と、低速側伝送路信号を生成するドライバ１−７とから構成される。

低速データ信号は、高速側伝送路に複数チャネル分多重されており、高速側伝送路フレームの同期が確立した段階で、低速データ信号のチャネル毎にデータが存在する位置を示すイネーブル信号が生成され、この回路に該イネーブル信号が入力される。該イネーブル信号がハイレベルとなったときに、伝送路データをラッチ回路３−１でラッチすることで、低速データ信号の１チャネル分のデータを分離する。

速度変換用メモリ１−３の書き込みイネーブル信号を生成するための書き込みイネーブルカウンタ３−３は、高速側伝送路クロックで動作し、通常の場合（分割スタッフ生成回路３−２からの分割スタッフビット挿入指示が無い場合）は、多重されているチャネル数に相当するカウント値までカウントアップする動作を繰り返し行う。

分割スタッフ生成回路３−２から、分割スタッフビット挿入指示を示す信号が出力され、その反転論理信号として書き込みイネーブルカウンタ３−３にディスエーブル信号が入力された場合には、書き込みイネーブルカウンタ３−３はカウントアップ動作を停止し、イネーブル信号が入力されると再びカウントアップ動作を継続する。

書き込みイネーブルデコーダ３−４は、書き込みイネーブルカウンタ３−３の出力をデコードし、上限値（即ち、多重されるチャネル数）のカウント値が入力されたときにパルス信号を生成し、該パルス信号を速度変換用メモリ１−３の書き込みイネーブル信号及び書き込みアドレスカウンタ１−２のイネーブル信号とする。

例えば、低速データ信号を４多重するスタッフ多重伝送装置である場合、書き込みイネーブルカウンタ３−３は４進カウンタとなり、０から３までの値を循環的にカウントアップして出力する。このとき、書き込みイネーブルデコーダ３−４は、上限値３が入力されたときにパルス信号を生成する。

書き込みアドレスカウンタ１−２、速度変換用メモリ１−３、読み出しアドレスカウンタ１−４、位相比較回路１−５、電圧制御水晶発振器（ＶＣＸＯ）１−６、ドライバの動作は、図１で説明した動作と同様に動作する。

分割スタッフ生成回路３−２は、高速側伝送路クロックで動作し、伝送路フレームから抽出したスタッフ情報、イネーブル信号、及び書き込みイネーブルデコーダ３−４から出力される速度変換用メモリ１−３の書き込みイネーブル信号を基に、分割スタッフビットを生成する。

分割スタッフ生成回路３−２の動作の状態遷移図を図４に示す。分割スタッフ生成回路３−２は、初期化後、アイドル状態（４−１）となる。高速側伝送路の同期外れ状態、又は、同期確立状態であってもスタッフビット挿入が無い状態のときはアイドル状態（４−１）で待機する。アイドル状態（４−１）では、速度変換用メモリ１−３の書き込みイネーブル信号が、常時、イネーブル状態となるよう制御する。

分割スタッフ生成回路３−２では、スタッフ情報によりスタッフビットの挿入を認識すると、分割スタッフビットの挿入間隔をカウントする状態（４−２）に遷移する。この状態では、分割スタッフビットを挿入するタイミングを、分割スタッフ生成回路３−２内の図示省略の分割周期カウンタ（タイマー）でクロックをカウントすることにより監視し、該分割周期カウンタ（タイマー）がタイムアウトすると、分割スタッフ挿入タイミング状態（４−３）に遷移する。

分割スタッフ挿入タイミング状態（４−３）では、伝送路フレームから抽出したイネーブル信号の位相と分割スタッフ挿入タイミングの位相とを比較し、両者の位相が一致しない場合には、次回の分割スタッフ挿入タイミングを決定するために、再び分割スタッフ挿入間隔カウント状態（４−２）に遷移する。

分割スタッフ挿入間隔カウント状態（４−２）では、上述した動作を繰り返し実行し、分割周期カウンタ（タイマー）がタイムアウトすると、再び分割スタッフ挿入タイミング状態（４−３）に遷移する。分割スタッフ挿入タイミング状態（４−３）では、伝送路フレームから抽出したイネーブル信号の位相と分割スタッフ挿入タイミングの位相とを比較し、両者の位相が一致した場合は、分割した最後の分割スタッフビットの挿入を終えたと判断してアイドル状態（４−１）に遷移する。

分割スタッフ生成回路３−２は、アイドル状態（４−１）から分割スタッフ挿入間隔カウント状態（４−２）へ移行するときに、最初の分割スタッフビットを挿入し、速度変換用メモリ１−３の書き込みイネーブルカウンタ３−３に対して、高速側伝送路クロックで１クロック分、カウントアップ動作を停止させるディスエーブル制御を行う。

更に、分割スタッフ挿入タイミング状態（４−３）から分割スタッフ挿入間隔カウント状態（４−２）へ移行するときに、分割スタッフビットを挿入し、書き込みイネーブルカウンタ３−３に対して高速側伝送路クロックで１クロック分のディスエーブル制御を行って歩進を停止し、書き込みイネーブルデコーダ３−４から出力される速度変換用メモリ１−３の書き込みイネーブル信号をディスエーブル化し、速度変換用メモリ１−３への書き込みを停止し、また、アドレスカウンタ１−２の歩進も停止させる。

図５〜図８に分割スタッフビット挿入の具体的な動作例を示す。この例では、伝送路フレームに４つの低速データ信号が多重されているものとし、そのため、書き込みイネーブルカウンタ３−３は４進カウンタとする。また、速度変換用メモリ１−３のアドレス領域は１２アドレスとし、書き込みアドレスカウンタ１−２及び読み出しアドレスカウンタ１−４は１２進カウンタとする。

分割スタッフビットの挿入間隔は、低速側伝送路クロックで３６クロック毎としている。なお、伝送路上のスタッフビットの挿入間隔は、スタッフビットの分割数（ここでは多重数４と等しい。）と分割スタッフビットの挿入間隔（ここでは３６クロック）の積より大きいものとする。

図５〜図８に置いて、（ａ）は伝送路フレームに挿入されたスタッフビットのタイミングを示し、該タイミングを示す信号は、スタッフ情報として分割スタッフ生成回路３−２に入力される。また、（ｂ）は４多重された伝送路データから１チャネルの低速データ信号を抽出するイネーブル信号である。

また、同図の（ｃ）は４多重された伝送路データを示し、図の斜線を施した部分は、他のチャネルのデータが格納され、当該チャネルのデータは、イネーブル信号（ｂ）がハイレベルとなったタイミングで、データ２、データ３、データ４としてラッチ回路３−１に取り込まれる。

また、同図の（ｄ）はラッチ回路３−１に取り込まれ、後に速度変換用メモリ１−３に書き込まれるデータを示し、（ｅ）は４進カウンタの書き込みイネーブルカウンタ３−３のカウント値を表し、（ｆ）は書き込みイネーブルデコーダ３−４の出力信号で、書き込みイネーブルカウンタ３−３のカウント値が３になったときにハイレベルとなる書き込みイネーブル信号を示している。

また、（ｇ）は速度変換用メモリ１−３に書き込まれた伝送データを表し、該伝送データは、（ｄ）に示すラッチ回路３−１に取り込まれたデータより、低速側伝送路クロックの１クロック分遅れて、速度変換用メモリ１−３に書き込まれる。

図５は伝送路フレームにスタッフビット挿入された最初の状態を示し、同図ではデータ２が送信された後にスタッフビットが挿入され、その後データ３が送信された例を示している。分割スタッフ生成回路３−２は、スタッフ情報の入力により、分割スタッフビットを生成し、その結果、（ｅ）に示すように４進カウンタの書き込みイネーブルカウンタ３−３は、該分割スタッフビットの生成により、高速側伝送路クロックの１クロック分、カウントアップを停止する。

その結果、図５の（ｆ）に示すように、書き込みイネーブルカウンタ３−３のカウント値が３に達するタイミングも、高速側伝送路クロックの１クロック分遅れ、（ｇ）に示すように、データ２’とデータ３’との間に、高速側伝送路クロックの１クロック分の分割スタッフビットＳ１が挿入される。

このとき、分割スタッフビットＳ１の位相と、（ｂ）のイネーブル信号の位相とが一致しないので、次の分割スタッフビットを挿入する必要がある（最後の分割スタッフビットに達していない）と判断し、分割スタッフ挿入間隔カウント状態（４−２）へ遷移する。

分割スタッフ挿入間隔カウント状態（４−２）へ移行した分割スタッフ生成回路３−２は、３６クロック後の次回の分割スタッフ挿入タイミング状態（４−３）に遷移すると、図６に示すように、データ３８’の次に分割スタッフビットが生成され、（ｅ）に示すように、４進カウンタの書き込みイネーブルカウンタ３−３は、カウントアップ動作を高速側伝送路クロックの１クロック分遅らせ、それによって（ｇ）に示すように、データ３９’とデータ４０’との間に、高速側伝送路クロックの１クロック分の分割スタッフビットＳ２が挿入される。

このとき、分割スタッフビットＳ２の位相と、（ｂ）のイネーブル信号の位相とが一致しないので、次の分割スタッフビットを挿入する必要がある（最後の分割スタッフビットに達していない）と判断し、分割スタッフ挿入間隔カウント状態（４−２）へ遷移する。

同様に、３６クロック後の次回の分割スタッフ挿入タイミングに達すると、図７に示すように、データ７４’の次に分割スタッフビットが生成されて、（ｅ）に示すように、４進カウンタの書き込みイネーブルカウンタ３−３は、カウントアップ動作を高速側伝送路クロックの１クロック分遅らせ、それによって（ｇ）に示すように、データ７５’とデータ７６’との間に、高速側伝送路クロックの１クロック分の分割スタッフビットＳ３が挿入される。

このとき、分割スタッフビットＳ３の位相と、（ｂ）のイネーブル信号の位相とが一致しないので、次の分割スタッフビットを挿入する必要がある（最後の分割スタッフビットに達していない）と判断し、分割スタッフ挿入間隔カウント状態（４−２）へ遷移する。

最後の分割スタッフ挿入タイミングとして、３６クロック後の次回の分割スタッフ挿入タイミングに達すると、図８に示すように、データ１１０’の次に分割スタッフが生成され、（ｅ）に示すように、４進カウンタの書き込みイネーブルカウンタ３−３は、カウントアップ動作を高速側伝送路クロックの１クロック分遅らせ、それによって（ｇ）に示すように、データ１１１’とデータ１１２’との間に、高速側伝送路クロックの１クロック分の分割スタッフビットＳ４が挿入される。

このとき、分割スタッフビットＳ３の位相と、（ｂ）のイネーブル信号の位相とが一致し、最後の分割スタッフビットの挿入が完了したことを認識し、分割スタッフ生成回路３−２はアイドル状態（４−１）に移行する。このように、スタッフビットを高速側伝送路クロックで複数回の分割スタッフビットに分割し、１回当たりの位相変動量を高速側伝送路クロックとし、且つ、分割したスタッフビットを一定間隔に分散して挿入する。

図９に本発明の実施例の回路構成を示す。この実施例は、低速データ信号を４多重するスタッフ多重伝送装置の構成例を示す。このようなスタッフ多重伝送装置の具体例として、低速データ信号が１．５４４ＭＨｚ、高速側伝送路クロックが６．３１２ＭＨｚのスタッフ多重伝送装置がある。

伝送路データのスタッフビットの挿入間隔は２８８ビットとする。速度変換用メモリ１−３の書き込みイネーブルカウンタ３−３は４進カウンタとし、書き込みイネーブル信号生成のためのデコーダ３−４のデコード値は３とする。速度変換用メモリ１−３のアドレス容量は１２、書き込みアドレスカウンタ１−２及び読み出しアドレスカウンタ１−４は１２進カウンタとする。

分割スタッフ挿入間隔は３６クロックとしている。位相比較回路１−５の書き込みアドレスのデコーダのデコード値は“０”、読み出しアドレスのデコーダのデコード値は“２”としている。

従来装置では８アドレス領域であった速度変換用メモリ１−３の容量を、１２アドレス領域とすることで、１スタッフビット当たりの位相変動量は３分の２（＝８÷１２）となるが、速度変換用メモリ１−３での伝送遅延時間は従来と同様の４クロック分である。

これは、電圧制御水晶発振器（ＶＣＸＯ）１−６の制御信号のハイレベル区間の比率（デューティー）を５０％とすると、従来技術では、前半の４アドレス分がハイレベルで、後半の４アドレス分がロウレベルとなり、遅延は４クロック分である。

これに対して、本発明では、前半の６アドレス分がハイレベルで、後半の６アドレス分がロウレベルとなるが、位相比較を行うアドレス値にオフセットを付け、位相比較を行うポイントより２アドレス分、前にデータの読み出しを行うようにしたことで、遅延時間を増大させずに、従来と同様の遅延時間に抑えることが可能になる。

但し、オフセットの量を多くすると、遅延時間を減少させることができるが、ジッタ補償の余裕の幅が減少してしまうので、オフセットの量として最適な値を選定する。

また、伝送路データにスタッフビットが挿入されたことが検出されると、スタッフ情報が分割スタッフ生成回路３−２に通知され、高速側伝送路クロックの１クロック分に分割された分割スタッフ挿入制御が３６クロック毎に４回実施される。即ち、スタッフビットの１ビットの挿入制御が１４４クロックの期間に分散されて実施される。

この間、電圧制御水晶発振器（ＶＣＸＯ）１−６の周波数は、分割スタッフビットが挿入される毎に徐々に低い周波数に制御される。続く１４４クロックの間にはスタッフ挿入が無いため、電圧制御水晶発振器（ＶＣＸＯ）１−６の周波数は徐々に高い周波数に制御される。

このように、本発明によれば、従来のように低速側伝送路クロックの１クロックの期間で電圧制御水晶発振器（ＶＣＸＯ）１−６の周波数を大きく下げた後に、徐々に高い周波数に上げていく動作に比べて、緩やかな周波数制御を行うことが可能となり、ジッタを低く抑えることが可能となる。

本発明のスタッフ多重伝送装置の回路構成例を示す図である。 本発明による書き込み位相と読み出し位相の位相差に基づく周波数制御の動作例を示す図である。 本発明による分割スタッフ挿入の実施形態の構成例を示す図である。 本発明の分割スタッフ生成回路の動作の状態遷移を示す図である。 本発明の分割スタッフビット挿入の具体的な動作例を示す図である。 本発明の分割スタッフビット挿入の具体的な動作例を示す図である。 本発明の分割スタッフビット挿入の具体的な動作例を示す図である。 本発明の分割スタッフビット挿入の具体的な動作例を示す図である。 本発明の実施例の回路構成を示す図である。 従来のスタッフ多重伝送装置の受信側の構成を示す図である。 従来のスタッフ多重伝送装置の受信側の各チャネル対応回路の構成を示す図である。 従来の書き込み位相と読み出し位相の位相差に基づく周波数制御の動作例を示す図である。 位相比較を行う周期をより長くした従来の構成を示す図である。 位相比較を行う周期を長くした場合の書き込みと読み出しの位相差に基づく周波数制御の動作例を示す図である。

符号の説明

１−１ アンドゲート
１−２ 書き込みアドレスカウンタ
１−３ 速度変換用メモリ
１−４ 読み出しアドレスカウンタ
１−５１，１−５２ デコーダ
１−５３ リセットセットフリップフロップ（ＲＳ−ＦＦ)回路
１−５ 位相比較回路
１−６ 電圧制御水晶発振器（ＶＣＸＯ）
１−７ ドライバ

Claims (2)

1. 伝送路データの書き込み及び読み出しを行う速度変換用メモリと、
   高速側伝送路クロックで動作し、前記速度変換用メモリの書き込みアドレスを生成する書き込みアドレスカウンタと、
   低速側伝送路クロックで動作し、前記速度変換用メモリの読み出しアドレスを生成する読み出しアドレスカウンタと、
   前記書き込みアドレスカウンタの所定のアドレス値を検出する第１のデコード回路と、
   前記読み出しアドレスカウンタの所定のアドレス値を検出する第２のデコード回路と、
   前記第１のデコード回路の出力信号でセット状態となり、前記第２のデコード回路の出力信号でリセット状態となるフリップフロップ回路と、
   前記フリップフロップ回路の出力信号をクロック周波数の制御信号として入力し、前記読み出しアドレスカウンタのクロック信号を出力する電圧制御発振器と、
   伝送路データにスタッフビットが挿入されたときに、前記書き込みアドレスカウンタのカウントアップを停止させ、前記速度変換用メモリへの書き込みを停止させる、書き込みイネーブル信号停止手段を備えたスタッフ多重伝送装置において、
   前記第１のデコード回路で検出する前記書き込みアドレスカウンタのアドレス値より、前記第２のデコード回路で検出する前記読み出しアドレスカウンタのアドレス値の値を大きな値として設定したことを特徴とするスタッフ多重伝送装置。
2. 前記書き込みイネーブル信号停止手段は、伝送路データにスタッフビットが挿入されたときに、低速側伝送路クロックの１クロック分の１つのスタッフビットを、高速側伝送路クロックの１クロック分の複数の分割スタッフビットに分割し、かつ、該分割スタッフビットを、伝送路データにスタッフビットが挿入される区間で分散して生成し、該分割スタッフビットが生成されたときに、前記書き込みアドレスカウンタのカウントアップを停止させ、前記速度変換用メモリへの書き込みを停止させることを特徴とする請求項１に記載のスタッフ多重伝送装置。

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