JPWO2008012928A1 - 位相比較器，位相比較装置，およびクロックデータリカバリシステム - Google Patents

Abstract

比較期間検出部（11）は、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定し、比較期間中にデータ信号の遷移の有無を検出する。位相関係検出部（12）は、データ信号と基準クロック信号との位相関係を検出し、比較期間検出部（11）によって比較期間中にデータ信号の遷移が検出されると位相関係の検出結果を出力する。

Description

この発明は、データ通信において受信データにクロック信号を同期させる位相調整技術に関する。

機器間においてデータ通信を行う際には、受信側の機器のクロックと送信側の機器のクロックが同期していないうえ電源ノイズや温度など動作環境の違いによってクロックの周波数も同一ではないため、受信側の機器において受信したデータを基にクロックを再生する必要がある。この処理は一般にタイミングリカバリやデータクロックリカバリなどと呼ばれている。一般的なタイミングリカバリでは、受信側でクロックを発生し、そのクロックと受信したデータの位相差を検出し、検出した位相差に応じてクロックの周波数または位相を調整することを繰り返して行う。

図２４は、一般的な位相差検出手段を示す。データ検出手段１６１およびクロック検出手段１６２の各々は、フリップフロップであり、データピンが『Ｈレベル』で固定されており、クロックピンにはそれぞれデータ信号とクロック信号が入力されており、リセットピンには判定手段１６３から出力されたリセット信号が入力されている。データ信号が『Ｈレベル』になるとデータ検出手段１６１の出力は『Ｈレベル』になりＵＰ信号として出力される。同様に、クロック信号が『Ｈレベル』になるとクロック検出手段１６２の出力は『Ｈレベル』になりＤＯＷＮ信号として出力される。判定手段１６３は、データ検出手段１６１の出力とクロック検出手段１６２の出力とを監視しており、両方が『Ｈレベル』になったときにリセット信号を出力する。すなわち、データ検出手段１６１の出力およびクロック検出手段１６２の出力の各々は、両方が『Ｈレベル』になった時点でリセットされ『Ｌレベル』に戻る。このため、クロック信号に対してデータ信号が早く来た場合は「ＵＰ信号」が位相差と同じ期間だけ出力され、逆の場合は「ＤＯＷＮ信号」が位相差と同じ期間だけ出力されることになる。これによって、クロック信号の位相がデータ信号に対してどれだけ進んでいるかまたは遅れているかを検出することができる。

このような方法による位相差検出は簡易な回路で実現可能だが、データレートが高くなるとＵＰ信号，ＤＯＷＮ信号のパルス幅が短くなりフルスイングできなくなるので、正確な位相差検出が困難になってくる。このような課題を解決するため、受信データをオーバーサンプリングした結果を用いて位相判定する方法が米国特許第５，９０５，７６９号明細書（特許文献１）および特開２００４−１８０１８８号公報（特許文献２）に開示されている。

特許文献１では、４ビット分の受信データを１２相のクロック信号でラッチする位相比較器について開示されている。すなわち、１ビット分の受信データに対して３倍オーバーサンプリングを実行する位相比較処理を４ビット並列で行う構成である。３倍オーバーサンプリングとは、１ビット幅が『Ｔ』である受信データを『Ｔ／３』間隔で３回保持することを意味する。このように、１ビット分の受信データを異なるタイミングで複数回ラッチして得られた結果に基づいて、受信データとクロック信号の位相関係を知ることができる。例えば、受信データが『０→１→０→・・・』と遷移する時刻周辺（データの遷移点付近）において３倍オーバーサンプリングを実行すると、受信データとクロック信号との位相関係が所望の状態（理想的な位相関係）である場合には『（０００）（１１１）（０００）・・・』という結果になる。しかし、ラッチした結果が『（００１）（１１０）（００１）・・・』となった場合には、受信データに対してクロック信号の位相が遅れていると判断することができる。逆に『（１００）（０１１）（１００）・・・』となった場合には、受信データに対してクロック信号の位相が進んでいると判断することができる。

特許文献２では、多相のクロックを使用する代わりに、受信データを遅延させることによってオーバーサンプリングと同等の効果を得る位相検出回路について開示されている。図２５は、特許文献２に示された位相比較器の構成を示す。ここでは、２つの遅延素子１７１を用いて受信データを２段階遅延させ、遅延素子１７１の各々の出力と遅延されていないデータとからなる３種類のデータを分周器１７２からのクロック信号に同期してラッチしている。特許文献１と同様、ラッチした結果は（００１）のような３ビットの情報となり、この結果に基づいて位相遅れ信号、位相進み信号を出力する。

ここで、遅延素子１７１の各々の遅延量が『Ｔ／３』である場合には特許文献１に開示された位相比較器と同様の動作をするが、遅延量が『Ｔ／３未満』である場合には位相判定が行なわれない「不感帯」が生じる。説明の簡略化のために、フリップフロップのＳＥＴＵＰ・ＨＯＬＤ時間を『０』とし、遅延素子１７１の遅延量を『Ｄ』とすると、クロック信号の立ち上がりエッジから遅延量２Ｄに相当する期間だけ前の時点までの期間中にデータの遷移点が発生した場合にのみ位相遅れ信号・位相進み信号が出力される。つまり、「１サイクル前のクロック信号の立ち上がりエッジ」から「次の立ち上がりエッジから遅延量２Ｄに相当する期間だけ前の時点』までの期間中にデータの遷移点が発生した場合には位相判定が行なわれない。つまり、この期間が不感帯となる。

特許文献１および図２５（特許文献２）に示した位相比較器は受信データとクロック信号との位相関係だけを判定するため、データの通信速度が高速化された場合でも位相差を示すパルスがつぶれてしまう等の問題を生じない。また、出力結果がデジタル形式であるため、処理のパイプライン化・並列化が容易であり、高速通信に好適な回路構成であるといえる。
米国特許第５，９０５，７６９号明細書 特開２００４−１８０１８８号公報

しかしながら、図２５に示した構成では、遅延素子の精度が動作に与える影響が大きい。一般的に、遅延素子は、インバータ等のゲート遅延によって構成され、電源電圧や温度の変動等による影響を受けやすく、精度の高い遅延を実現することは困難である。温度変動等を補償して一定の遅延量を実現することは可能であるが、比較的大規模なアナログ回路が必要となり位相検出回路の面積が大きくなってしまう。それに加えて、ＨＤＭＩのようにデータレートが変化するような通信においては、取り得るデータレートに応じた最適な遅延量を実現するための遅延素子を複数種類用意しなければならないので、面積増大および電力増加の原因となる。

また、特許文献１に開示された位相比較器では、オーバーサンプリングの倍数の増加および並列して処理するビット数の増加に比例して、必要となるクロック信号の相数が増大する。例えば、４ビット分のデータ信号に対して４倍のオーバーサンプリングを実現するためには１６相のクロック信号が必要であり、５ビット分のデータ信号に対して５倍のオーバーサンプリングを実現するためには２５相のクロック信号が必要となる。このように、１ビット分の処理を行う位相検出回路の各々に対してオーバーサンプリングの倍数に応じた相数のクロック信号を分配する必要があるので、配線面積が増大し、クロック伝達に要する電力が増加する。また、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化が生じる。

そこで、本発明は、電源電圧・温度の変動に対して安定した位相比較処理を実現することを目的とする。また、本発明は、位相比較処理に必要なクロック信号の相数（クロック信号の本数）の増大を抑制することを目的とする。

この発明の１つの局面に従うと、位相比較器は、比較期間検出部と、位相関係検出部とを備える。比較期間検出部は、データ信号と第１および第２クロック信号とを受け取り、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定する。比較期間検出部は、比較期間中にデータ信号の遷移の有無を検出する。データ信号は、データの１ビット長がＴである。第１のクロック信号は、周期がｎＴ（ｎは２以上の整数）である。第２クロック信号は、周期がｎＴであり且つ第１クロック信号に対して位相がｈ（０＜ｈ≦Ｔ）遅れている。位相関係検出部は、データ信号と基準クロック信号とを受け取る。位相関係検出部は、データ信号と基準クロック信号との位相関係を検出し、比較期間検出部によって比較期間中にデータ信号の遷移が検出されると位相関係の検出結果を出力する。基準クロック信号は、第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れている。

上記位相比較器では、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。この構成により、位相比較器に遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、複数個の位相比較器を使用して複数ビット分のデータ信号を位相比較処理の対象とする場合、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の位相比較器に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の位相比較器に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

好ましくは、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号に対して基準クロック信号が遅れていると位相遅れ信号が出力され、データ信号に対して基準クロック信号が進んでいると位相進み信号が出力される。このように、位相関係の検出結果として位相遅れ信号および位相進み信号が出力される。位相関係の検出結果を参照すれば、基準クロック信号の立ち上がりエッジをデータ信号の遷移点に近づけることができる。これにより、ラッチクロックである第２クロック信号の立ち上がりエッジをデータ信号の遷移点間における中央部分に配置することができる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移を検出する遷移点検出部と、遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。第１出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する。第２出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に遷移点検出部によってデータ信号の遷移が検出されると上記第２内部信号を出力する。

また、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。遅延基準クロック信号は、上記基準クロック信号に対して位相がＤ（０＜Ｄ＜Ｔ−ｉ）遅れている。

上記位相比較器では、基準クロック信号の立ち上がりエッジが発生してから遅延基準クロック信号の立ち上がりエッジが発生するまでの間にデータ信号の遷移が発生しても、位相関係の検出結果は出力されない。すなわち、この期間は、不感帯である。このように、不感帯を形成することによって、ジッタ等のノイズに対する強度を向上させることができる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記遅延基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含み。上記位相進み検出部は、上記遅延基準クロック信号の立ち上がりエッジを検出する遅延基準点検出部と、遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に遅延基準点検出部によって遅延基準クロック信号の立ち上がりエッジが検出されると第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。

また、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、遅延データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。遅延データ信号は、上記データ信号に対してＤ（０＜Ｄ＜ｉ）遅延している。位相遅れ検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号の遷移点から遅延データ信号の遷移点までの間に基準クロック信号の立ち上がりエッジが発生しても、位相関係の検出結果は出力されない。すなわち、基準クロック信号の立ち上がりエッジから遅延データ信号の遅延量に相当する期間だけ前の時点までの期間は、不感帯になる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記遅延データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する遅延保持部と、第１保持部および遅延保持部の各々の保持結果の論理積を出力する第１出力部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１出力部の出力を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、遅延データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、上記遅延データ信号の遷移を検出する遅延遷移点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると位相遅れ予測信号を出力する位相遅れ予測部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遅延遷移点検出部によって遅延データ信号の遷移が検出されると第１内部信号を出力する第１出力部と、位相遅れ予測部によって位相遅れ予測信号が出力され且つ第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に基準点検出部によって基準クロック信号の立ち上がりエッジが検出されると第２内部信号を出力する第２出力部と、上記第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。

また、上記基準クロック信号は、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号に対して基準クロック信号の位相が進んでいると位相遅れ信号が出力され、データ信号に対して基準クロック信号の位相が遅れていると位相進み信号が出力される。このように、位相関係の検出結果として位相遅れ信号および位相進み信号が出力される。位相関係の検出結果を参照すれば、基準クロック信号の立ち上がりエッジをデータ信号の遷移点から所定期間だけ離れた位置に配置させることができる。すなわち、ラッチクロックである基準クロック信号の立ち上がりエッジをデータ信号の遷移点間における中央部分に配置することができる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移を検出する遷移点検出部と、遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。第１出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する。第２出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第２内部信号を出力する。

この発明のもう１つの局面に従うと、位相比較装置は、データ信号に対してｍ本の第１クロック信号と、ｍ本の第１クロック信号に対応するｍ本の第２クロック信号と、ｍ本の第１クロック信号に対応するｍ本の基準クロック信号とを用いて位相比較を行う。データ信号は、データの１ビット長がＴ（Ｔ＜０）である。ｍ本の第１クロック信号の各々は、周期がｎＴ（ｎは整数であり、ｎ≧２）である。ｍ本の第１クロック信号のうち隣接する信号間の位相差は、１Ｔの倍数である。ｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第２クロック信号の各々は、対応する第１クロック信号に対して位相がｈ（０＜ｈ≦１Ｔ）遅れている。ｍ本の基準クロック信号の各々は、対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れている。位相比較装置は、ｍ個の比較期間検出部と、ｍ個の位相関係検出部とを備える。ｍ個の比較期間検出部のうち第ｐ番目（ｐは整数であり、１≦ｐ≦ｍ）の比較期間検出部は、データ信号を受け取るとともに、ｍ本の第１クロック信号のうち第ｐ番目の第１クロック信号とｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、第ｐ番目の第１クロック信号の立ち上がりエッジと第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、第ｐ比較期間中にデータ信号の遷移の有無を検出する。ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、データ信号を受け取るとともに、ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、データ信号と第ｐ番目の基準クロック信号との位相関係を検出し、ｍ個の比較期間検出部のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力する。

上記位相比較装置では、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。ここで、位相比較処理のために遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の比較期間検出部に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の比較期間検出部に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

この発明のさらにもう１つの局面に従うと、クロックデータリカバリシステムは、クロック生成部と、多相クロック選択部と、第１位相比較部と、位相制御部とを備える。クロック生成部は、データの１ビット長がＴ（０＜Ｔ）であるデータ信号に対して周期がｎＴ（ｎは整数であり、ｎ≧２）であり且つ互いに位相が異なる複数の主クロックを生成する。多相クロック選択部は、クロック生成部によって生成された複数の主クロックの中から、隣接する信号間の位相差が１Ｔの倍数であるｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第１クロック信号と、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ，０＜ｈ≦１Ｔ）遅れているｍ本の基準クロック信号とを選択する。第１位相比較部は、外部からのデータ信号と、多相クロック選択部によって選択されたｍ本の第１クロック信号およびｍ本の基準クロック信号と、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｈ遅れているｍ個の第２クロック信号とを受け取り、ｍ個の位相検出結果を出力する。位相制御部は、位相比較部からのｍ個の位相検出結果に基づいて、多相クロック選択部によって選択されるクロック信号の位相を設定する。第１位相比較部は、ｍ個の比較期間検出部と、ｍ個の位相関係検出部とを含む。ｍ個の比較期間検出部のうち第ｐ番目の比較期間検出部は、データ信号を受け取るとともに、ｍ本の第１クロック信号のうち第ｐ番目の第１クロック信号とｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、第ｐ番目の第１クロック信号の立ち上がりエッジと第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、第ｐ比較期間中にデータ信号の遷移の有無を検出する。ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、データ信号を受け取るとともに、ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、データ信号と基準クロック信号との位相関係を検出し、ｍ個のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力する。

上記クロックデータリカバリシステムでは、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。ここで、位相比較器に遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができ、クロックを正確に再現することができる。また、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の比較期間検出部に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の比較期間検出部に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

好ましくは、上記クロックデータリカバリシステムは、第２位相比較部をさらに備える。第２位相調整部は、上記ｍ個の比較期間検出部のうちｋ個（ｋは整数であり、２≦ｋ≦ｍ）の比較期間検出部と、上記ｍ個の位相関係検出部のうち上記ｋ個の比較期間検出部に対応するｋ個の位相関係検出部とを含む。上記第１位相比較部に含まれるｍ個の比較期間検出部およびｍ個の位相関係検出部の各々は、上記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち一方に応答して動作する。第２位相比較部に含まれるｋ個の比較期間検出部およびｋ個の位相関係検出部の各々は、上記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち他方に応答して動作する。上記位相制御部は、上記第１位相比較部からのｍ個の位相検出結果と第２位相比較部からのｋ個の位相検出結果に基づいて、上記多相クロック選択部によって選択されるクロック信号の位相を設定する。

上記クロックデータリカバリシステムでは、受信データの立ち上がりエッジだけでなく、受信データの立ち下がりエッジとを位相比較処理に用いることによって、クロックデータリカバリシステムの応答特性を向上させることができる。

以上のように、精度の高い遅延手段を必要とすることなく電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、位相比較処理に必要なクロック信号の相数の増大を抑制することができる。

図１は、この発明の第１の実施形態によるクロックデータリカバリシステムの構成を示すブロック図である。 図２は、図１に示した位相調整部の内部構成を示すブロック図である。 図３は、図２に示した位相比較器の構成を示す回路図である。 図４は、イネーブル信号を生成するための構成の一例を示す回路図である。 図５は、リセット信号を生成するための構成の一例を示す回路図である。 図６は、図３に示した位相比較器による動作について説明するための図である。 図７は、図３に示した位相比較器の変形例を示す回路図である。 図８は、この発明の第２の実施形態による位相比較器の構成を示す回路図である。 図９は、図８に示した位相比較器による動作について説明するための図である。 図１０は、図８に示した位相比較器の変形例を示す回路図である。 図１１は、この発明の第３の実施形態による位相比較器の構成を示す図である。 図１２は、図１１に示した位相比較器による動作について説明するための図である。 図１３は、図１１に示した位相比較器の変形例を示す回路図である。 図１４は、この発明の第４の実施形態による位相調整部の構成を示すブロック図である。 図１５は、図１４に示した位相比較器の構成を示す回路図である。 図１６は、図１０に示した位相比較器による動作について説明するための図である。 図１７は、図１５に示した位相比較器による動作について説明するための図である。 図１８は、図１５に示した位相比較器において不感帯を設定した場合の各クロック信号の位相関係を説明するための図である。 図１９は、この発明の第５の実施形態によるクロックデータリカバリシステムの構成を示すブロック図である。 図２０は、図２に示した位相調整器の変形例を示すブロック図である。 図２１は、図１４に示した位相調整部の変形例を示すブロック図である。 図２２は、図３に示した位相比較器の変形例について説明するための回路図である。 図２３は、図７に示した位相比較器の変形例について説明するための回路図である。 図２４は、従来の位相比較器の構成を示す回路図である。 図２５は、従来の位相比較器の構成を示す回路図である。

符号の説明

１ クロック生成部
２ 多相クロック選択部
３，５ 位相調整部
４ 位相制御部
１０ 位相比較器
１１ 比較期間検出部
１２ 位相関係検出部
１２ａ 位相遅れ検出部
１２ｂ 位相進み検出部
１３ａ 位相遅れ信号保持部
１３ｂ 位相進み信号保持部
１４ 受信部
１０１，１０２，１０５ａ，１０５ｂ フリップフロップ
１０３，１１３，１０６ａ，１０６ｂ 論理回路
ＥＮ１０，１０４ インバータ
ＥＮ１０１，ＥＮ１０２，ＥＮ１０３，ＲＥ１０１ 論理回路
１１０ ＡＮＤ回路
１１１，１１２ フリップフロップ
１１４ｄｄ 遷移点検出部
１１４ｃｃ 基準点検出部
１１５ａ，１１５ｂ，２１２ａ，２１３ａ，２１２ｂ，２１３ｂ，３１２ａ，３１３ａ，３１２ｂ，３１３ｂ ＮＡＮＤ回路
１１６ａ，１１６ｂ ＮＯＲ回路
２１１ 遅延基準点検出部
３０１，３１０ 遅延素子
３０２ フリップフロップ
３０３ ＡＮＤ回路
３１１ 遅延遷移点検出部
１３３ 比較信号保持部
１３３ａ 位相遅れ検出保持部
１３３ｂ 位相進み検出保持部

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
＜クロックデータリカバリシステムの構成＞
図１は、この発明の第１の実施形態によるクロックデータリカバリシステムの全体構成を示す。このシステムは、単位時間あたりのデータビット数を示すデータレートが『１／Ｔ（０＜Ｔ）』であるデータ通信において、データの１ビット長がＴである受信データに対して周期が『ｎＴ（ｎは整数であり、ｎ≧２）』であり且つ互いの位相差が『１Ｔ』であるｎ本のクロック信号を用いて位相調整を実行する。

このシステムは、クロック生成部１と、多相クロック選択部２と、位相調整部３と、位相制御部４とを備える。位相調整部３では、受信データのうちｎビット分に相当する期間『ｎＴ』が１ビット分に相当する期間『Ｔ』ずつ時分割されて位相比較処理が実行される（ｎ個の期間『Ｔ』の各々において位相比較処理が実行される）。すなわち、受信データのｎビット分に相当する期間『ｎＴ』を１サイクルとすると、１サイクル中にｎ回の位相比較処理が実行される。なお、ここでは、説明の簡単化のために、位相調整処理における位相の最小変化量を『Ｔ／ｘ（ｘは１以上の正数）』とする。

クロック生成部１は、例えば、一般的なフェーズロックループ（ＰＬＬ）であり、参照クロックに基づいてｊ本（ｊ＝ｎ×ｘ）の主クロックを生成する。ここで、ｊ本の主クロックの各々の周期は『ｎＴ』であり、隣接する位相間の位相差は『Ｔ／ｘ』である。

多相クロック選択部２は、例えばセレクタ回路であり、位相制御部４からの位相選択信号に応じて、ｊ本の主クロックの中からｎ本の主クロックを「期間設定クロック信号」として選択するとともに、ｊ本のクロック信号の中からｎ本の主クロックを「基準クロック信号」として選択し、選択したｎ本の期間設定クロック信号およびｎ本の基準クロック信号を出力する。

ここで、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号（ｐは整数であり、１≦ｐ≦ｎ）と第ｑ番目の期間設定クロック信号（ｑは整数であり、１≦ｐ≦ｎ−１のときにはｑ＝ｐ＋１、ｐ＝ｎのときにはｑ＝１）との位相差は『１Ｔ』である。ｎ本の基準クロック信号のうち第ｐ番目の基準クロック信号は、第ｐ番目の期間設定クロックに対して位相が『ｉ（０＜ｉ＜１Ｔ）』遅れている。すなわち、第ｐ番目の基準クロック信号の立ち上がりエッジは、第ｐ番目の期間設定クロック信号の立ち上がりエッジと第ｑ番目の期間設定クロック信号の立ち上がりエッジとの間に存在する。

位相調整部３は、外部からの受信データと多相クロック選択部２から出力されたｎ本の期間設定クロック信号およびｎ本の基準クロック信号とを受け取り、受信データとｎ本の基準クロック信号の各々との位相関係を検出し、ｎ個の位相検出結果を出力する。また、位相調整部３は、受信データを取り込むタイミングを示すクロック（ラッチクロック）に同期して受信データをラッチすることによって、ｎビット分の同期済データを出力する。ここでは、ラッチクロックは、ｎ本の基準クロック信号の各々に対して位相が『１Ｔ−ｉ』遅れているｎ本の期間設定クロック信号である。

位相制御部４は、位相調整部３からの位相検出結果に基づいて位相選択信号を変化させる。位相選択信号の形式はいかなる形式でも良いが、第１期間設定クロック信号がｊ本の主クロックのうちどの主クロックと合致するかを示す形式が最も簡単な形式である。すなわち、位相選択信号は、ｊ本の主クロックのうち第１期間設定クロック信号となる主クロックの番号を示している。例えば、位相制御部４は、位相調整部３からの位相検出結果が『位相遅れ』を示す場合には位相選択信号に示された番号を小さくし、位相検出結果が『位相進み』を示す場合には番号を大きくする。これにより、受信データに対して基準クロック信号の位相が遅れている場合には、多相クロック選択部２によって選択される期間設定クロック信号および基準クロック信号の各々の位相は早くなり、受信データに対して基準クロック信号の位相が進んでいる場合には、期間設定クロック信号および基準クロック信号の各々の位相は遅くなる。このように、位相選択信号に応じて、多相クロック選択部２によって選択される期間設定クロック信号および基準クロック信号の位相が前後する。

この動作を繰り返すことにより、受信データの位相に対してクロックの位相が追従していくことになる。

ここで、ｎ＝５，ｘ＝８，ｉ＝Ｔ／２であるとする。この場合、クロック生成部１は、各々の周期が『５Ｔ』であり且つ隣接する位相間の位相差が『Ｔ／８』である４０相の主クロック（第１主クロック〜第４０主クロック）を生成する。ここで、第１主クロックの位相が最も進んでおり、番号が大きくなるにつれて位相が遅くなり、第４０主クロックの位相が最も遅れている。このとき、位相選択信号に示された番号が「３」であるとすると、期間設定クロック信号および基準クロック信号は、次のようになる。

〔期間設定クロック信号〕
第１期間設定クロック信号＝第３主クロック
第２期間設定クロック信号＝第１１主クロック
第３期間設定クロック信号＝第１９主クロック
第４期間設定クロック信号＝第２７主クロック
第５期間設定クロック信号＝第３５主クロック
〔基準クロック信号〕
第１基準クロック信号＝第７主クロック
第２基準クロック信号＝第１５主クロック
第３基準クロック信号＝第２３主クロック
第４基準クロック信号＝第３１主クロック
第５基準クロック信号＝第３９主クロック
まず、期間設定クロック信号の選択について説明する。最初に、４０本の主クロックの中から『第３主クロック』が第１期間設定クロック信号として選択される。ここでは、「ｘ＝８」であるので、第３主クロックから８相分遅れている第１１主クロックが第２期間設定クロック信号として選択され、第１１主クロックから８相分遅れている第１９主クロックが第３期間設定クロック信号として選択される。同様に、第２７主クロックおよび第３５主クロックが、それぞれ、第４および第５期間設定クロック信号として選択される。このように、第１〜第５期間設定クロック信号の各々の位相間における位相差は「８×（Ｔ／８）＝１Ｔ」となる。

次に、基準クロック信号の選択について説明する。ここでは、「ｉ＝Ｔ／２」であるので、第３主クロックから４相分遅れている第７主クロックが第１基準クロック信号として選択される。同様に、第２〜第５期間設定クロック信号の各々から４相分遅れている主クロックが、それぞれ、第２〜第５基準クロック信号として選択される。このように、第１〜第５基準クロック信号の各々の位相は、対応する期間設定クロック信号の位相に対して「Ｔ／２」遅れた位相になる。

＜位相調整部の構成＞
図２は、図１に示した位相調整部３の構成を示す。位相調整部３は、ｎ個（図２では、ｎ＝５）の位相比較器１０を含む。第ｐ番目の位相比較器１０は、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号を第１クロック信号として受け取るとともに、第１クロック信号に対して位相が１Ｔ遅れている第２クロック信号（ここでは、第ｑ番目の期間設定クロック信号）を受け取る。また、第ｐ番目の位相比較器１０は、ｎ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取る。なお、図２では、第ｐ番目の位相比較器１０が受け取る第２クロック信号と第ｑ番目の位相比較器１０が受け取る第１クロック信号とが共有化されている。例えば、第１番目の位相比較器１０は第２期間設定クロック信号を第２クロック信号として受け取り、第２番目の位相比較器１０は第２期間設定クロック信号を第１クロック信号として受け取る。

５個の位相比較器１０の各々は、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定し、この比較期間中において基準クロック信号と受信データとの位相関係を検出する。このように、５個の位相比較器の各々には位相差が『１Ｔ』である２つの期間設定クロック信号が与えられるので、この位相調整部３は、５ビット分の受信データに相当する期間（すなわち５Ｔ）を『１Ｔ』ずつ時分割して位相比較処理を実行する構成である。

５個の位相比較器１０の各々は、比較期間検出部１１と、位相関係検出部１２と、位相遅れ信号保持部１３ａと、位相進み信号保持部１３ｂと、受信部１４とを含む。

比較期間検出部１１は、２つの期間設定クロック信号と受信データとを受け取り、２つの期間設定クロック信号の各々のエッジ間を比較期間と規定し、この比較期間中に受信データの遷移の有無を検出する。

位相関係検出部１２は、基準クロック信号と受信データとの位相関係を検出し、比較期間検出部１１によって比較期間中に受信データの遷移が検出されると、位相関係の検出結果（位相遅れ信号，位相進み信号）を出力する。

位相遅れ信号保持部１３ａは、位相関係検出部１２からの位相遅れ信号を保持して出力する。位相進み信号保持部１３ｂは、位相関係検出部１２からの位相進み信号を保持して出力する。

受信部１４は、ラッチクロック（ここでは、２つの期間設定クロック信号のうち位相が遅れている方）に同期して受信データを保持するとともに、保持した受信データを同期済データとして出力する。

＜位相比較器の構成＞
図３は、図２に示した位相比較器１０の詳細な構成を示す。なお、ここでは、第１番目の位相比較器１０を例に挙げて説明する。すなわち、第１クロック信号は、「第１期間設定クロック信号」である。第２クロック信号は、第１クロック信号に対して位相が『１Ｔ』遅れているクロック信号（第２期間設定クロック信号）である。基準クロック信号は、第１クロック信号に対して位相が『ｉ』遅れているクロック信号（第１基準クロック信号）である。

比較期間検出部１１は、フリップフロップ１０１，１０２と、論理回路１０３とを含む。フリップフロップ１０１は、受信データの立ち上がりエッジに同期して第１クロック信号を保持する。フリップフロップ１０２は、受信データの立ち上がりエッジに同期して第２クロック信号を保持する。論理回路１０３は、フリップフロップ１０１の出力が『Ｈレベル』であり且つフリップフロップ１０２の出力が『Ｌレベル』である場合には自己の出力を『Ｌレベル』にし（すなわち、比較信号を出力し）、それ以外の場合には自己の出力を『Ｈレベル』にする（すなわち、比較信号の出力を停止する）。

位相関係検出部１２は、位相遅れ検出部１２ａと、位相進み検出部１２ｂとを含む。

位相遅れ検出部１２ａは、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると『位相遅れ』であると判定し、比較期間検出部１１から比較信号が出力されていれば位相遅れ信号を出力し、比較信号が出力されていなければ位相遅れ信号を出力しない。詳しくは、位相遅れ検出部１２ａは、インバータ１０４と、フリップフロップ１０５ａと、論理回路１０６ａとを含む。インバータ１０４は、基準クロック信号を反転する。フリップフロップ１０５ａは、受信データの立ち上がりエッジに同期してインバータ１０４の出力（すなわち、基準クロック信号の反転信号）を保持する。論理回路１０６ａは、フリップフロップ１０５ａの出力が『Ｈレベル』であり且つ比較期間検出部１１からの比較信号が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相遅れ信号を出力し）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相遅れ信号を出力しない）。

位相進み検出部１２ｂは、受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると『位相進み』と判定し、比較期間検出部１１から比較信号が出力されていれば位相進み信号を出力し、比較信号が出力されていなければ位相進み信号を出力しない。詳しくは、位相進み検出部１２ｂは、フリップフロップ１０５ｂと、論理回路１０６ｂとを含む。フリップフロップ１０５ｂは、受信データの立ち上がりエッジに同期して基準クロック信号を保持する。論理回路１０６ｂは、フリップフロップ１０５ｂの出力が『Ｈレベル』であり且つ比較期間検出部１１からの比較信号が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相進み信号を出力し）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相進み信号を出力しない）。

位相遅れ信号保持部１３ａは、例えば、フリップフロップであり、出力クロックに同期して位相遅れ信号を保持し、保持した位相遅れ信号を出力する。位相進み信号保持部１３ｂは、例えば、フリップフロップであり、出力クロックに同期して位相進み信号を保持し、保持した位相進み信号を出力する。なお、受信データの立ち上がりエッジが比較期間の終点直前（すなわち、第２クロック信号の立ち上がりエッジの直前）に発生した場合でも位相遅れ信号および位相進み信号を確実に保持できるように、出力クロックは、第２クロック信号よりも位相が遅れていることが好ましい。ここでは、出力クロックは、第１クロック信号に対して位相が『３Ｔ』遅れている「第４期間設定クロック信号」を用いる。

受信部１４は、例えば、フリップフロップであり、ラッチクロック（ここでは、第２クロック信号）に同期して受信データを保持する。保持された受信データは、同期済データとして出力される。

＜＜イネーブル信号＞＞
また、フリップフロップ１０１，１０２，１０５ａ，１０５ｂの各々は、ロード／ホールドモード切替機能付きのフリップフロップであり、インバータＥＮ１０によって反転されたイネーブル信号を受け取り、インバータＥＮ１０の出力信号が『Ｌレベル』（すなわち、イネーブル信号が『Ｈレベル』）である期間のみ受信データの立ち上がりエッジに同期して動作し、インバータＥＮ１０の出力信号が『Ｈレベル』（すなわち、イネーブル信号が『Ｌレベル』）である期間では受信データの立ち上がりエッジに同期することなく値を保持し続ける。すなわち、イネーブル信号は、比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの動作期間を制限するための信号である。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂが比較期間において動作できるようにすれば良いので、イネーブル信号は、理想的には、比較期間に相当する期間だけ『Ｈレベル』であれば良い。仮に、そのようなイネーブル信号を生成することが可能であれば、図３に示した位相比較器１０において比較信号を生成するための構成（比較期間検出部１１）が不要になる。しかし、実際には、データレートが高くなるとイネーブル信号のＨレベル期間が非常に短くなり、負荷容量および負荷容量に起因するゲート遅延による影響を受けやすくなる。この場合、イネーブル信号のみによって比較期間を正確に再現することが困難になる。さらに、フリップフロップのロードモードとホールドモードを切り替えるＬＨ入力のセットアップ制約およびホールド制約を考慮しなければならない等、実装上の問題がある。そこで、イネーブル信号は、プロセスばらつきによる影響，電源電圧・温度の変動による影響を受けないように、パルス幅がなるべく長く且つクロック信号に同期していることが望ましい。

図４は、イネーブル信号を生成するための構成の一例を示す。イネーブル信号生成部は、例えば、３つの論理回路ＥＮ１０１，ＥＮ１０２，ＥＮ１０３を含む。ここで、第３クロック信号は、第１クロック信号に対して位相が『２Ｔ』遅れているクロック信号（ここでは、第３期間設定クロック信号）であり、第４クロック信号は、第１クロック信号に対して位相が『３Ｔ』遅れているクロック信号（ここでは、第４期間設定クロック信号）である。この構成によって生成されるイネーブル信号は、期間設定クロック信号のいずれかに同期しており、Ｈレベル期間が『３Ｔ』でありＬレベル期間が『２Ｔ』である。

＜＜リセット信号＞＞
さらに、フリップフロップ１０１，１０２，１０５ａ，１０５ｂの各々は、リセット信号を受け取り、リセット信号が『Ｈレベル』である期間では受信データとイネーブル信号とに応じて動作し、リセット信号が『Ｌレベル』である期間では保持している値を『Ｌ』にする（保持内容をクリアする）。ここで、比較期間が開始するまでにその比較期間よりも前に得られた位相検出結果がクリアされれば良いので、位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂが位相遅れ信号および位相進み信号の保持を完了した時点から次の比較期間が開始するまでの間に（すなわち、出力クロックの立ち上がりエッジから次の比較期間の始点を規定する第１クロック信号の立ち上がりエッジまでの間に）、リセット信号が『Ｌレベル』になれば良い。

図５は、リセット信号を生成するための構成の一例を示す。ここで、第５クロック信号は、第１クロック信号に対して位相が『４Ｔ』遅れているクロック信号（ここでは、第５期間設定クロック信号）である。この構成によって生成されるリセット信号は、第４クロック信号の立ち上がりエッジから第５クロック信号の立ち上がりエッジまでの期間に『Ｌレベル』になる。つまり、リセット信号は、出力クロックの立ち上がりエッジから第１クロック信号の立ち上がりエッジまでの間の任意の期間において『Ｌレベル』になる。

＜位相比較器による動作＞
図６を参照しつつ、図３に示した位相比較器１０による動作について説明する。なお、ここでは、基準クロック信号は、第１クロック信号に対して位相が『Ｔ／２』遅れているものとする。

まず、第１クロック信号の立ち上がりエッジＣ１１が発生し、第１クロック信号が『Ｈレベル』であり第２クロック信号が『Ｌレベル』である期間に受信データの立ち上がりエッジＥ１が発生する。この立ち上がりエッジＥ１に同期して比較信号が『Ｌレベル』になる。一方、基準クロック信号の立ち上がりエッジＣ０１が立ち上がりエッジＥ１よりも時間的に前に発生しているので、位相遅れ信号が『Ｈレベル』になる。

次に、第２クロック信号の立ち上がりエッジＣ２１が発生して第２クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ２１に同期してイネーブル信号が『Ｌレベル』になる。よって、仮に、データエッジＥ２，Ｅ３が受信データの立ち上がりエッジであっても、比較信号，位相遅れ信号，および位相進み信号は、変化することなく直前の状態を保持する。

次に、第３クロック信号の立ち上がりエッジＣ３１が発生して第３クロック信号が『Ｈレベル』になり、その後に、第４クロック信号の立ち上がりＣ４１が発生する。位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂは、第４クロック信号の立ち上がりエッジＣ４１に同期して位相遅れ信号および位相進み信号を保持する。位相遅れ信号および位相進み信号は、第４クロック信号の次の立ち上がりエッジが発生するまでの間、保持され続ける。

また、第４クロック信号の立ち上がりエッジＣ４１が発生して第４クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ４１に同期してリセット信号が『Ｌレベル』になる。これにより、比較信号，位相遅れ信号，および位相進み信号が初期値にクリアされる。一方、第４のクロック信号の立ち上がりエッジＣ４１に同期してイネーブル信号が『Ｈレベル』になる。イネーブル信号が『Ｈレベル』であってもリセット信号が『Ｌレベル』であるので、仮に、データエッジＥ４が受信データの立ち上がりエッジであっても、比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々は動作せず、比較信号，位相遅れ信号，および位相進み信号は変化せず初期値のままである。

次に、第５クロック信号の立ち上がりエッジＣ５１が発生して第５クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ５１に同期してリセット信号が『Ｈレベル』になる。ここで、仮に、データエッジＥ５が受信データの立ち上がりエッジであるとすると、イネーブル信号が『Ｈレベル』であるので、位相遅れ検出部１２ｂのフリップフロップ１０５ａがデータエッジＥ５に同期して基準クロック信号の反転信号を保持し、フリップフロップ１０５ａの出力は『Ｈレベル』になる。しかし、第１および第２クロック信号の両方とも『Ｌレベル』であるので比較期間検出部１１からの比較信号が『Ｈレベル』になっており、位相遅れ信号は『Ｌレベル』のままである。

このように、第１および第２クロック信号の各々の立ち上がりエッジで規定された比較期間において受信データの遷移があると、基準クロック信号と受信データとの位相関係の検出結果が出力される。

一方、比較期間中において基準クロック信号の立ち上がりエッジＣ０１が受信データの立ち上がりエッジＥ１よりも時間的に前に発生した場合には、位相遅れ信号が『Ｌレベル』のままであり、位相進み信号が『Ｈレベル』になる。その後の処理は、上述の処理と同様であり、最終的に、位相進み信号保持部１３ｂの出力が『Ｈレベル』になる。

また、基準クロック信号の立ち上がりエッジＣ０１と受信データの立ち上がりエッジＥ１とが同時に発生した場合、インバータ１０４の遅延のためインバータ１０４の出力は『Ｈレベル』であるので、位相遅れ検出部１２ａのフリップフロップ１０５ａおよび位相進み検出部１２ｂのフリップフロップ１０５ｂの各々の出力は、どちらも『Ｈレベル』になる。この場合、基準クロックの位相と受信データの位相とが理想的な関係になっていると判断できるので、位相制御部４において位相遅れ信号と位相進み信号とが互いに相殺される。

このようにして、受信データと基準クロック信号との位相関係が検出される。クロックデータリカバリシステムにおいて、位相制御部４が位相検出結果に基づいて位相調整することによって、基準クロック信号の立ち上がりエッジを受信データの立ち上がりエッジに近づけることができる。これにより、受信データの立ち上がりエッジ間における中央部分（データアイが十分に開いている部分）に第２クロック信号の立ち上がりエッジを配置することができ、同期済データを正確に取得することができる。

＜効果＞
以上のように、位相比較処理に並行して比較期間中におけるデータ信号の遷移の有無の検出が実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。これにより、遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。

また、本実施形態では、１つの位相比較器に３つのクロック信号（第１クロック信号，第２クロック信号，基準クロック信号）を供給すれば良いので、ｎ個の位相比較部に供給するクロック信号の総数は『３ｎ』である。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の位相比較器に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の位相比較器に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である（この場合、クロック総数は『２ｎ』となる）。従来のオーバーサンプリングの例では、位相比較処理に必要なクロック信号の本数は『α×ｎ』（α：オーバーサンプリングの倍数、ｎ：１サイクル中に処理するビット数）であるので、位相比較処理に必要なクロック信号の本数を少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

（第１の実施形態による位相比較器の変形例）
なお、図６に示すように、比較期間の始点以前にイネーブル信号が『Ｈレベル』になるように構成されている場合は、フリップフロップ１１１，１１２，１０５ａ，１０５ｂを一般的なディレイフリップフロップに置き換えて、それぞれのディレイフリップフロップのクロック信号として受信データとイネーブル信号の論理積であるマスクデータ信号を入力する構成としても同様の動作を実現することができる。

＜構成＞
図７は、図３に示した位相比較器の変形例を示す。ここで、比較期間検出部１１，位相遅れ検出部１２ａ，位相進み検出部１２ｂの各々には、ディレイフリップフロップを用いる。

比較期間検出部１１は、ＡＮＤ回路１１０と、フリップフロップ１１１，１１２と、論理回路１１３とを備える。ＡＮＤ回路１１０は、イネーブル信号と受信データとを受け取り、イネーブル信号と受信データとの論理積であるマスクデータ信号を出力する。フリップフロップ１１１は、ＡＮＤ回路１１０からのマスクデータ信号の立ち上がりエッジに同期して第１クロック信号を保持する。フリップフロップ１１２は、マスクデータ信号の立ち上がりエッジに同期して第２クロック信号を保持する。論理回路１１３は、フリップフロップ１１１の出力が『Ｈレベル』であり且つフリップフロップ１１２の出力が『Ｌレベル』である場合には比較信号を出力する（比較信号を『Ｌレベル』にする）。

位相遅れ検出部１２ａは、フリップフロップ（遷移点検出部）１１４ｄｄと、ＮＡＮＤ回路１１５ａと、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（基準点検出部）１１４ｃｃと、ＮＡＮＤ回路１１５ｂと、ＮＯＲ回路１１６ｂとを含む。遷移点検出部１１４ｄｄは、電源電圧と受信データとを受け取り、受信データの立ち上がりエッジに同期して『Ｈレベル』を保持する。基準点検出部１１４ｃｃは、電源電圧と基準クロック信号とを受け取り、基準クロック信号の立ち上がりエッジに同期して『Ｈレベル』を保持する。ＮＡＮＤ回路１１５ａ，１１５ｂは、ＲＳラッチを構成しており、遷移点検出部１１４ｄｄの出力および基準点検出部１１４ｃｃの出力のうち先に『Ｈレベル』になった方の出力を有効とし、もう一方の出力をマスクして出力しない。初期の状態では遷移点検出部１１４ｄｄの出力および基準点検出部１１４ｃｃの出力の両方が『Ｌレベル』になっているので、ＲＳラッチの２つの出力（第１内部信号Ｓ１１５ａ，第２内部信号Ｓ１１５ｂ）は両方とも『Ｈレベル』になっている。ここで、遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になると第１内部信号Ｓ１１５ａが『Ｈレベル』から『Ｌレベル』になり第２内部信号Ｓ１１５ｂは『Ｈレベル』のまま固定される。一方、基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になると第２内部信号Ｓ１１５ｂが『Ｌレベル』になり第１内部信号が『Ｈレベル』のまま固定される。

ＮＯＲ回路１１６ａは、ＲＳラッチからの第１内部信号Ｓ１１５ａおよび比較期間検出部１１からの比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相遅れ信号が出力され）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相遅れ信号が出力されない）。ＮＯＲ回路１１６ｂは、ＲＳラッチからの第２内部信号Ｓ１１５ｂおよび比較期間検出部１１からの比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相進み信号が出力され）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相進み信号が出力されない）。

＜動作＞
図６のように、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジＥ１よりも時間的に後に発生した場合、位相関係検出部１２では基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの方が先に『Ｈレベル』になるので、位相遅れ信号が出力される。一方、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジＥ１よりも後に発生した場合、位相関係検出部１２では遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力の方が先に『Ｈレベル』になるので、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第２の実施形態）
＜クロックデータリカバリシステムの構成＞
この発明の第２の実施形態によるクロックデータリカバリシステムの構成および位相調整部の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。位相比較器１０の各々は、基準クロック信号と基準クロック信号に対応する遅延基準クロック信号を受け取り、受信データと基準クロック信号とを位相比較することによって『位相遅れ』の有無を検出するとともに、受信データと遅延基準クロック信号とを位相比較することによって『位相進み』の有無を検出する。例えば、第１番目の位相比較器は、第１基準クロック信号に対応する第１遅延基準クロック信号を受け取る。遅延基準クロック信号は、基準クロック信号に対して位相が遅れている信号であり、遅延素子を用いて基準クロック信号を遅延させることで生成しても良いし、多相クロック選択部２において基準クロック信号より所定の相数分だけ遅れている主クロックを選択することによって実現しても良い。

＜位相比較器の構成＞
図８は、この発明の第２の実施形態による位相比較器の構成を示す。この位相比較器１０では、位相進み検出部１２ｂは、基準クロック信号に代えて、遅延基準クロック信号を受け取る。その他の構成は、図３と同様である。なお、基準クロック信号に対する遅延基準クロック信号の遅延量は、『Ｄ（０＜Ｄ＜Ｔ−ｉ）』である。

＜位相比較器による動作＞
図９を参照しつつ、図８に示した位相比較器による動作について説明する。図９では、第１および第２クロック信号の各々の立ち上がりエッジで規定される比較期間に注目している。

第１クロック信号の立ち上がりエッジから基準クロック信号の立ち上がりエッジまでの期間Ｐ１において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａが基準クロック信号の反転信号を保持するので、位相遅れ検出部１２ａの出力が『Ｈレベル』になる（すなわち、位相遅れ信号が出力される）。

基準クロック信号の立ち上がりエッジから遅延基準クロック信号の立ち上がりエッジまでの期間Ｐ２において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａのフリップフロップ１０５ａは、基準クロック信号の反転信号が『Ｌレベル』であるので『Ｌレベル』を保持する。一方、位相進み検出部１２ｂのフリップフロップ１０５ｂは、遅延基準クロック信号が『Ｌレベル』であるので『Ｌレベル』を保持する。結果として、位相遅れ信号も位相進み信号も出力されない。すなわち、比較期間のうち期間Ｐ２は、受信データの立ち上がりエッジが発生しても位相関係の検出結果が出力されない「不感帯」となる。

遅延基準クロック信号の立ち上がりエッジから第２クロック信号の立ち上がりエッジまでの期間Ｐ３において受信データの立ち上がりエッジが発生した場合、位相進み検出部１２ｂが遅延基準クロック信号を保持するので、位相進み検出部１２ｂの出力が『Ｈレベル』になる（すなわち、位相進み信号が出力される）。

＜遅延基準クロック信号の位相＞
図９より明らかであるように、遅延基準クロック信号の立ち上がりエッジは、対応する比較期間内に発生しなければならない。さらに、位相検出結果の対称性を実現するためには、期間Ｐ１と期間Ｐ３とが互いに等しい長さであることが好ましい。ここで、遅延基準クロック信号の位相が基準クロック信号に対して『０．５Ｔ』遅れている（例えば、基準クロック信号の位相が第１クロック信号に対して『０．２５Ｔ』遅れており、遅延基準クロック信号の位相が第１クロック信号に対して『０．７５Ｔ』遅れている）場合が最適である。

＜効果＞
以上のように、基準クロック信号と遅延基準クロック信号とを用いて不感帯を形成することによって、ジッタに対する耐久性が向上する。さらに、多相クロック選択部から遅延基準クロック信号を供給する構成では遅延素子を必要としないので、電源電圧・温度等の変動による影響を軽減することができる。

（第２の実施形態による位相比較器の変形例）
なお、イネーブル信号が比較期間の始点以前に『Ｈレベル』になるように構成されている場合は、第１の実施形態と同様に、ロード／ホールド切替機能付きフリップフロップを一般的なディレイフリップフロップに置き換えることが可能である。

＜構成＞
図１０は、図８に示した位相比較器１０の変形例を示す。ここで、比較期間検出部１１，位相遅れ検出部１２ａ，位相進み検出部１２ｂの各々には、ディレイフリップフロップを用いる。なお、比較期間検出部１１は、図７と同様である。

位相遅れ検出部１２ａは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、ＲＳラッチを構成するＮＡＮＤ回路２１２ａ，２１３ａと、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（遷移点検出部）１１４ｄｄと、フリップフロップ（遅延基準点検出部）２１１と、ＲＳラッチを構成するＮＡＮＤ回路２１２ｂ，２１３ｂと、ＮＯＲ回路１１６ｂとを含む。ここで、位相遅れ検出部１２ａおよび位相進み検出部１２ｂは、遷移点検出部１１４ｄｄを共有している。

ＮＡＮＤ回路２１２ａ，２１３ａで構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遷移点検出部１１４ｄｄの出力のうち遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ａに対応する出力（第１内部信号Ｓ２１３ａ）を『Ｌレベル』にし、それ以外の場合には第１内部信号Ｓ２１３ａを『Ｈレベル』にする。ＮＯＲ回路１１６ａは、第１内部信号Ｓ２１３ａおよび比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する）。

遅延基準点検出部２１１は、遅延基準クロック信号の立ち上がりエッジに同期して『Ｈレベル』を保持する。ＮＡＮＤ回路２１２ｂ，２１３ｂで構成されたＲＳラッチは、遷移点検出部１１４ｄｄの出力および遅延基準点検出部２１１の出力のうち遅延基準点検出部２１１の出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ｂに対応する出力（第２内部信号Ｓ２１３ｂ）を『Ｌレベル』にし、それ以外の場合には第２内部信号Ｓ２１３ｂを『Ｈレベル』にする。ＮＯＲ回路１１６ｂは、第２内部信号Ｓ２１３ｂおよび比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にする（すなわち、位相進み信号を出力する）。

＜動作＞
図９のように、期間Ｐ１において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａでは基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、位相遅れ信号が出力される。

期間Ｐ２において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａでは遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力の方が先に『Ｈレベル』になるので、位相遅れ信号は出力されない。一方、位相進み検出部１２ｂでは遅延基準点検出部２１１の出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、位相進み信号は出力されない。

期間Ｐ３において受信データの立ち上がりエッジが発生した場合、位相進み検出部１２ｂでは遷移点検出部１１４ｄｄの出力よりも遅延基準点検出部２１１の出力が先に『Ｈレベル』になるので、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第３の実施形態）
＜構成＞
この発明の第３の実施形態によるクロックデータリカバリシステムの構成および位相調整部３の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。位相比較器１０の各々では、受信データと基準クロック信号とを位相比較することによって『位相遅れ』の有無を検出するとともに、一定期間遅延させた受信データ（遅延データ）と基準クロック信号とを位相比較することによって『位相進み』の有無を検出する。

＜位相比較器の構成＞
図１１は、この発明の第３の実施形態による位相比較器１０の構成を示す。この位相比較器１０では、位相遅れ検出部１２ｂは、図３に示した位相遅れ検出部１２ｂに加えて、遅延素子３０１と、フリップフロップ３０２と、ＡＮＤ回路３０３とを備える。その他の構成は図３と同様である。

遅延素子３０１は、受信データを一定期間遅延させて遅延データを出力する。なお、遅延素子３０１における遅延量は『Ｄ（０＜Ｄ＜ｉ）』である。フリップフロップ３０２は、基準クロック信号の反転信号と遅延素子３０１からの遅延データとを受け取り、遅延データの立ち上がりエッジに同期して基準クロック信号の反転信号を保持する。ＡＮＤ回路３０３は、フリップフロップ１０５ａの出力およびフリップフロップ３０２の出力の両方が『Ｈレベル』である場合には自己の出力を『Ｈレベル』にし、それ以外の場合には自己の出力を『Ｌレベル』にする。論理回路１０６ａは、比較期間検出部１１からの比較信号が『Ｌレベル』でありＡＮＤ回路３０３の出力が『Ｈレベル』である場合に自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する）。

＜位相比較器による動作＞
図１２を参照しつつ、図１１に示した位相比較器１０による動作について説明する。図１２では、第１および第２クロック信号の各々の立ち上がりエッジで規定される比較期間に注目している。なお、ここでは、基準クロック信号は第１クロック信号に対して位相が『０．７５Ｔ』遅れており、遅延素子３０１における遅延量Ｄは『０．５Ｔ』であるものとする。

（Ａ），（Ｂ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｈレベル』になる。また、遅延データの立ち上がりエッジも基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ３０２の出力も『Ｈレベル』になる。よって、位相遅れ信号が出力される。なお、（Ａ）のように、受信データの立ち上がりエッジが比較期間の始点よりも前に発生する場合は、比較信号が『Ｌレベル』にならないので、位相遅れ信号は出力されない。

（Ｃ），（Ｄ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｈレベル』になる。しかし、遅延データの立ち上がりエッジは基準クロック信号の立ち上がりエッジよりも後に発生するので、位相遅れ検出部１２ａのフリップフロップ３０２の出力は『Ｌレベル』になり、位相遅れ信号は出力されない。一方、位相進み検出部１２ｂの出力のフリップフロップ１０５ｂの出力は『Ｌレベル』であるので、位相進み信号は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。

（Ｅ），（Ｆ），（Ｇ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも後に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｌレベル』である。一方、位相進み検出部１２ｂのフリップフロップ１０５ｂの出力は『Ｈレベル』になるので、位相進み信号が出力される。

以上のように、「比較期間の始点」から「基準クロック信号の立ち上がりエッジから遅延量Ｄに相当する期間分だけ前の時点」までの期間では位相遅れ信号が出力され、「基準クロック信号の立ち上がりエッジから遅延量Ｄに相当する期間分だけ前の時点」から「基準クロック信号の立ち上がりエッジ」までの期間は不感帯となり、「基準クロックの立ち上がりエッジ」から「比較期間の終点」までの期間では位相進み信号が出力される。

＜遅延素子の遅延量＞
なお、遅延素子３０１における遅延量および第１クロック信号と基準クロック信号との位相差は、上記数値に限定されないが、位相判定処理の対称性を考慮すると、遅延素子３０１における遅延量Ｄが『Ｔ／２以下』であり、基準クロック信号の位相が第１クロック信号に対して『（Ｔ＋Ｄ）／２』遅れている場合が好ましい。

＜効果＞
以上のように、受信データと遅延データとを用いて不感帯を形成することにより、ジッタに対する耐久性が向上する。さらに、従来の位相比較器よりも遅延素子の個数が少ないので、電源電圧・温度の変動による影響を軽減することができる。

なお、ｎ個の位相比較器１０の各々に遅延素子３０１を１つずつ設けずに、クロックデータリカバリシステムに遅延データを生成するための１つの遅延素子を新たに設け、位相比較器１０の各々に対して受信データと遅延データの両方を供給するように構成しても同様の効果を奏する。

（第３の実施形態による位相比較器の変形例）
なお、イネーブル信号が比較期間の始点以前に『Ｈレベル』になるように構成されている場合は、第１の実施形態と同様に、ロード／ホールド切替機能付きフリップフロップを一般的なディレイフリップフロップに置き換えることが可能である。

＜構成＞
図１３は、図１１に示した位相比較器の変形例を示す。位相遅れ検出部１２ａは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、遅延素子３１０と、フリップフロップ（遅延遷移点検出部）３１１と、ＮＡＮＤ回路３１３ｂ，３１２ａ，３１３ａと、ＯＲ回路３１４と、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、ＮＡＮＤ回路３１２ｂと、ＮＯＲ回路１１６ｂとを含む。ここでは、位相遅れ検出部１２ａおよび位相進み検出部１２ｂは、基準点検出部１１４ｃｃおよび遷移点検出部１１４ｄｄを共有している。

ＮＡＮＤ回路３１２ａ，３１３ａによって構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遅延遷移点検出部３１１の出力のうち遅延遷移点検出部３１１の出力が先に『Ｈレベル』になった場合にはＯＲ回路３１４に対応する出力（第１内部信号Ｓ３１３ａ）を『Ｌレベル』にし、それ以外の場合には第１内部信号Ｓ３１３ａを『Ｈレベル』にする。ＮＡＮＤ回路３１２ｂ，３１３ｂによって構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遷移点検出部１１４ｄｄのうち基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ｂに対応する出力（第２内部信号Ｓ３１２ｂ）を『Ｌレベル』にし、遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になった場合にはＯＲ回路３１４に対応する出力（位相遅れ予測信号Ｓ３１３ｂ）を『Ｌレベル』にする。ＯＲ回路３１４は、第１内部信号Ｓ３１３ａおよび位相遅れ予測信号Ｓ３１３ｂの両方が『Ｌレベル』である場合には自己の出力を『Ｌレベル』にし、それ以外の場合には自己の出力を『Ｈレベル』にする。

ＮＯＲ回路１１６ａは、比較信号およびＯＲ回路３１４の出力の両方が『Ｌレベル』である場合に、自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する。）ＮＯＲ回路１１６ｂは、比較信号および第２内部信号Ｓ３１２ａの両方が『Ｌレベル』である場合に、自己の出力を『Ｈレベル』にする（すなわち、位相進み信号を出力する）。

＜動作＞
図１２の（Ａ），（Ｂ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生する場合、位相関係検出部１２では、基準点検出部１１４ｃｃの出力よりも遅延遷移点検出部３１１の出力が先に『Ｈレベル』になるので、第１内部信号Ｓ３１３ａが『Ｌレベル』になる。一方、基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、第２内部信号Ｓ３１２ｂは『Ｈレベル』のままであり、位相遅れ予測信号Ｓ３１３ｂが『Ｌレベル』になる。よって、ＯＲ回路３１４の出力は『Ｌレベル』になるので、位相遅れ信号が出力される。

図１２の（Ｃ），（Ｄ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生する場合、遅延遷移点検出部３１１の出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、第１内部信号Ｓ３１３ａは『Ｈレベル』のままである。一方、基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力の方が先に『Ｈレベル』になるので、位相遅れ予測信号Ｓ３１３ｂが『Ｌレベル』になる。よって、ＯＲ回路３１４の出力は『Ｈレベル』のままであり、位相遅れ信号は出力されない。また、第２内部信号Ｓ３１２ｂは『Ｈレベル』のままであるので、位相進み信号は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。

図１２の（Ｅ），（Ｆ），（Ｇ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも後に発生する場合、遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、第２内部信号Ｓ３１２ｂが『Ｌレベル』になる。よって、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第４の実施形態）
＜クロックデータリカバリシステムの構成＞
この発明の第４の実施形態によるクロックデータリカバリシステムの構成および位相調整部の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。

図１４は、本実施形態における位相調整部３の構成を示す。第ｐ番目の位相比較器１０は、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号を第１クロック信号として受け取るとともに、第１クロック信号に対して位相が『ｈ』遅れている第２クロック信号（図１４では、第１クロック信号である第ｐ番目の期間設定クロック信号に対して位相が『１Ｔ』遅れている第ｑ番目の期間設定クロック信号）を受け取る。また、第ｐ番目の位相比較器１０は、ｎ本の基準クロック信号のうち第１クロック信号に対して位相が『ｉ』遅れている基準クロック信号（図１４では、第１クロック信号である第ｐ番目の期間設定クロック信号に対応する第ｐ番目の基準クロック信号）を受け取る。例えば、第１番目の位相比較器１０は、第１期間設定クロック信号を第１クロック信号として受け取り、第２期間設定クロック信号を第２クロック信号として受け取り、第１期間設定クロック信号に対応する第１基準クロック信号を受け取る。

また、位相比較器１０の各々において、位相関係検出部１２は、受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると、『位相遅れ』を検出する。また、位相関係検出部１２は、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると、『位相進み』を検出する。このように、本実施形態による位相比較器では、第１〜第３の実施形態による位相比較器に対して、位相関係の検出結果が逆になる。これにより、本実施形態のクロックデータリカバリシステムでは、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジに近づくと基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジから遠ざかるように、位相制御が実行される。

ここでは、位相比較器１０の各々の受信部１４は、基準クロック信号をラッチクロックとして受け取り、基準クロック信号に同期して受信データを保持するとともに、保持した受信データを同期済データとして出力する。

＜位相比較器の構成＞
図１５は、この発明の第４の実施形態による位相比較器の構成を示す。この位相比較器では、位相遅れ検出部１２ａは、遷移点検出部１１４ｄｄに代えて、基準点検出部１１４ｃｃを含む。位相進み検出部１２ｂは、基準点検出部１１４ｃｃに代えて、遷移点検出部１１４ｄｄを含む。なお、ここでは、受信部１４は、第２クロック信号に代えて、基準クロック信号を受け取る。その他の構成は図７と同様である。

＜動作＞
図１６と図１７とを比較しつつ、図１５に示した位相比較器１０による動作について説明する。図１６は、図１０に示した位相比較器による動作についての図であり、図１７は、図１５に示した位相比較器による動作についての図である。なお、図１７では、第２クロック信号が第１クロック信号に対して位相が１Ｔ遅れており、基準クロック信号が第１クロック信号に対して位相が『Ｔ／２』遅れている例を図示している。

図１６の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生すると、位相比較器１０は、位相進み信号を出力する。位相制御部４は、位相比較器１０からの位相進み信号に応じて、位相選択信号に示された番号を大きくする。これにより、多相クロック選択部２から出力されるクロック信号（ｎ本の期間設定クロック信号およびｎ本の基準クロック信号）の位相は遅くなる。これにより、遅延基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジに近づくとともに、第２クロック信号（ラッチクロック）の立ち上がりエッジが受信データの遷移点間における中央部分（データアイが十分に開いている部分）へ向かって移動する。

図１７の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると、遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、位相遅れ検出部１２ａの出力が『Ｈレベル』になる（すなわち、位相遅れ信号が出力される）。位相制御部４は、位相比較器１０からの位相遅れ信号に応じて、位相選択信号に示された番号を小さくする。これにより、多相クロック選択部２から出力されるクロック信号の位相は早くなる。逆に、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると、位相比較器１０から位相進み信号が出力されて、多相クロック選択部２から出力されるクロック信号の位相は遅くなる。このようにして、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジから一定期間離れた時点に配置されるように、基準クロック信号の位相が調整される。すなわち、基準クロック信号の立ち上がりエッジが受信データの遷移点間における中央部分に配置されるので、基準クロック信号の立ち上がりエッジに同期して受信データを正確に保持することができる。

＜第２クロック信号の遅延量＞
図１７のように、１ビット分の受信データに相当する期間（１Ｔ）のうち全体において位相比較処理を実行する場合、第１クロック信号に対して位相が『Ｔ／２』遅れているクロック信号を基準クロック信号として使用し、第１クロック信号に対して位相が『１Ｔ』遅れているクロック信号を第２クロック信号として使用すれば良い。この場合、第１〜第３実施形態と同様に、第１クロック信号として第１期間設定クロック信号（第３主クロック），第１基準クロック信号として第１基準クロック信号（第７主クロック），第２クロック信号として第２期間設定クロック信号（第１１主クロック）を使用すれば良い。

また、図１８のように、範囲Ｕの不感帯を設定する場合、基準クロック信号の位相は第１クロック信号に対して『（Ｔ−Ｕ）／２』遅れており、第２クロック信号の位相は第１クロック信号に対して『Ｔ−Ｕ』遅れていれば良い。この場合、第２クロック信号は、遅延素子を用いて第１クロック信号である期間設定クロック信号を遅延させることで生成しても良いし、多相クロック選択部２において第１クロック信号（期間設定クロック信号）より所定の相数分だけ遅れている主クロックを選択することによって実現しても良い。また、位相判定処理の対称性を考慮すると、「Ｕ＝０．５Ｔ』である場合が最適である。すなわち、第２クロック信号の位相が第１クロック信号に対して『０．５Ｔ』遅れており、基準クロック信号の位相が第１クロック信号に対して『０．２５Ｔ』遅れている場合が最適である。

＜効果＞
以上のように、データアイが十分に開いている部分に基準クロック信号の立ち上がりエッジが移動するように位相調整し、その基準クロック信号の立ち上がりエッジに同期して受信データを受信するので、受信データを正確に保持することができる。

（第５の実施形態）
以上の実施形態では、基準クロック信号の立ち上がりエッジと受信データの立ち上がりエッジとの位相関係を検出するものとして説明しているが、受信データの立ち下がりエッジを位相比較処理の対象に加えても良い。このように、受信データの立ち上がりエッジ・立ち下がりエッジの両方を位相判定の対象とすることで、一方だけを位相比較処理の対象とする場合よりもクロックデータリカバリシステムの応答特性を２倍にすることできる。両エッジを位相比較処理の対象とするためには、受信データの両エッジに同期するようにフリップフロップを構成することで実現できるが、一方のエッジだけを位相比較処理の対象とする場合よりもフリップフロップの速度マージンが『１／２』になってしまう。

＜クロックデータリカバリシステムの構成＞
図１９は、この発明の第５の実施形態によるクロックデータリカバリシステムの構成を示す。このシステムは、図１に示したクロックデータリカバリシステムに加えて、位相調整部５を備える。位相調整部５は、位相調整部３と同様の構成である。例えば、位相調整部３の位相比較器１０が図６に示した構成であれば、位相調整部５の位相比較器１０も図６に示した構成である。なお、図６に示した構成以外にも第１〜第４の実施形態による位相比較器を適用することは、当然、可能である。但し、同期済データを出力する受信部１４は、位相調整部３，５のうちいずれか一方に含まれていれば良い。位相調整部５は、反転された受信データと多相クロック選択部２からのｎ本の期間設定クロック信号およびｎ本の基準クロック信号と受け取り、ｎ個の位相検出結果を出力する。

ここでは、位相調整部３が受信データの立ち上がりエッジと基準クロック信号の立ち上がりエッジとに基づいて位相関係を検出する一方、位相調整部５が受信データの立ち下がりエッジと基準クロック信号の立ち上がりエッジとに基づいて位相関係を検出する。

位相調整部３，５について詳しく述べると、位相調整部３の位相比較器１０の各々において、比較期間検出部１１は、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジで規定した比較期間中に受信データが『Ｌレベル』から『Ｈレベル』になると比較信号を出力する。位相遅れ検出部１２ａは、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジよりも先に発生している場合に『位相遅れ』であると判定する。位相進み検出部１２ｂは、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジよりも後に発生している場合に『位相進み』であると判定する。

一方、位相調整部３の位相比較器１０の各々において、比較期間検出部１１は、比較期間中に受信データが『Ｈレベル』から『Ｌレベル』になると比較信号を出力する。位相遅れ検出部１２ａは、基準クロック信号の立ち上がりエッジが受信データの立ち下がりエッジよりも先に発生している場合に『位相遅れ』であると判定する。位相進み検出部１２ｂは、基準クロック信号の立ち上がりエッジが受信データの立ち下がりエッジよりも後に発生している場合に『位相進み』であると判定する。

位相制御部４は、位相調整部３，５の各々からの位相検出結果を受け取り、各々の位相検出結果を論理演算することによって、位相選択信号の制御に反映する。

＜動作＞
次に、図１９に示したクロックデータリカバリシステムによる動作について説明する。

受信データの立ち上がりエッジが発生すると、位相調整部３は、受信データと基準クロック信号との位相関係を検出し、位相検出結果を位相制御部４へ出力する。位相制御部４は、位相調整部３からの位相検出結果に基づいて位相選択信号を変化させる。

一方、受信データの立ち下がりエッジが発生すると、位相調整部５は、受信データと基準クロック信号との位相関係を検出し、位相検出結果を位相制御部４へ出力する。位相制御部４は、位相調整部５からの位相検出結果に基づいて位相選択信号を変化させる。

このように、位相制御部４は、位相調整部３，５の各々の位相検出結果を受け取り位相選択信号を変化させることになる。つまり、受信データの立ち上がりエッジおよび立ち下がりエッジのうち一方だけを位相判定の対象とする場合よりも２倍の分解能を持った位相情報に基づいた位相制御が可能になる。

なお、位相制御部４は、位相調整部３，５の各々から位相検出結果を受け取るたびに位相選択信号の制御を実行しても良いし、一定量の位相検出結果を蓄積し蓄積した位相検出結果に基づいて数サイクルに１回の割合で位相選択信号の制御を実行しても良い。

＜効果＞
以上のように、受信データの立ち上がりエッジだけでなく、受信データの立ち下がりエッジとを位相比較処理に用いることによって、クロックデータリカバリシステムの応答特性を向上させることができる。

（位相調整部における位相比較処理）
以上の各実施形態において、位相調整部３が１サイクルにｎビット分の位相比較処理を実行するものとして説明してきたが、位相調整部３による１サイクル分の位相比較処理において処理される受信データのビット数は、『ｎビット』よりも少なくても良い。すなわち、位相比較器３は、１サイクル中にｍビット分（ｍは整数であり、２≦ｍ≦ｎ）の位相比較処理を実行するために、ｍ個の位相比較器を含む。ここで、『ｍ＜ｎ』である場合、位相調整部３は、ｎビット分の同期済データを出力するために、『ｎ−ｍ』個の受信部をさらに含む。

図２０のように、第１〜第３の実施形態において『ｍ＝２』である場合、位相調整部３は、図２に示した第２番目，第３番目，および第５番目の位相比較器１０に代えて、第２番目，第３番目，および第５番目の受信部１４を含む。第ｐ番目の受信部１４は、第ｑ番目の期間設定クロック信号をラッチクロックとして受け取り、受け取ったラッチクロックに同期して受信データをラッチすることによって同期済データを出力する。例えば、第２番目の受信部１４は、第３期間設定クロック信号に同期して受信データをラッチすることによって、第２同期済データを出力する。図２０のように、位相調整部３は、ｎビット分（ここでは、ｎ＝５）の同期済データを出力するために、隣接する信号間の位相差が１Ｔであるｎ本の期間設定クロック信号をラッチクロック信号として受け取る。また、位相調整部３は、ｍビット分（ここでは、ｍ＝２）の位相比較処理を実行するために、ｎ本の期間設定クロックのうちｍ本の期間設定クロック信号をｍ本の第１クロック信号として受け取るとともに、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相が『１Ｔ』遅れているｍ本の第２クロック信号を受け取る。ここで、位相調整部３は、ｍビット分の位相比較処理のために、ｍ本の第１クロックに対応するｍ本の基準クロック信号を受け取れば良い。例えば、図２０では、位相調整部３は、２本の第１クロック信号として第１および第４期間設定クロック信号を受け取り、２本の第２クロック信号として第２および第５期間設定クロック信号を受け取り、第１および第４基準クロック信号を受け取る。

また、図２１のように、第４の実施形態において『ｍ＝２』である場合、位相調整部３は、図１４に示した第２番目，第３番目，および第５番目の位相比較器１０に代えて、第２番目，第３番目，および第５番目の受信部１４を含む。第ｐ番目の受信部１４は、第ｐ番目の基準クロック信号をラッチクロックとして受け取り、受け取ったラッチクロックに同期して受信データをラッチすることによって同期済データを出力する。例えば、第２番目の受信部１４は、第２基準クロック信号に同期して受信データをラッチすることによって、第２同期済データを出力する。図２１のように、位相調整部３は、ｎビット分（ここでは、ｎ＝５）の同期済データを出力するために、ｎ本の基準クロック信号をラッチクロック信号として受け取る。ｎ本の基準クロック信号において、隣接する基準クロック信号間の位相差は『１Ｔ』である。また、位相調整部３は、ｍビット分（ここでは、ｍ＝２）の位相比較処理を実行するために、ｎ本の期間設定クロック信号のうちｍ本の期間設定クロック信号をｍ本の第１クロック信号として受け取るとともに、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相が『ｈ』遅れているｍ本の第２クロック信号（図２１では、第１クロック信号である第ｐ番目の期間設定クロック信号に対して位相が『１Ｔ』遅れている第ｑ番目の期間設定クロック信号）を受け取る。ここで、位相調整器３は、ｍビット分の位相比較処理のために、ｎ本の基準クロック信号のうちｍ本の第１クロック信号に対応するｍ本の基準クロック信号（図２１では、第１クロック信号である第ｐ番目の期間設定クロック信号に対応する第ｐ番目の基準クロック信号）を受け取れば良い。

さらに、第５の実施形態において、位相調整部５による１サイクル分の位相比較処理において処理される受信データのビット数は、ｎビット分よりも少なくても良い。すなわち、位相比較器５は、１サイクル中にｋビット分（ｋは整数であり、２≦ｋ≦ｎ）の位相比較処理を実行するために、ｋ個の位相比較器を含む。ここで、『ｋ＜ｎ』である場合、位相調整部５は、ｎビット分の同期済データを出力するために、『ｎ−ｋ』個の受信部１４をさらに含む。

（位相遅れ信号・位相進み信号の出力）
以上の各実施形態で説明した位相比較器では、位相遅れ検出部１２ａからの位相遅れ信号を位相遅れ信号保持部１３ａが保持し、位相進み検出部１２ｂからの位相進み信号を位相進み信号保持部１３ｂが保持しているが、図２２，図２３のように、位相比較器１０が、図３，図７に示した位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂに代えて、出力クロックに同期して駆動する比較信号保持部１３３，位相遅れ検出保持部１３３ａ，位相進み検出保持部１３３ｂを含んでいても良い。

比較信号保持部１３３は、比較期間検出部１１からの比較信号（図２２では論理回路１０３の出力，図２３では論理回路１１３の出力）を保持する。位相遅れ検出保持部１３３ａは、位相遅れ検出部１２ａの検出結果（図２２ではフリップフロップ１０５ａの出力，図２３では第１内部信号Ｓ１１５ａ）を保持する。位相進み検出保持部１３３ｂは、位相進み検出部１２ｂの検出結果（図２２ではフリップフロップ１０５ｂの出力，図２３では第２内部信号Ｓ１１５ｂ）を保持する。なお、図３，図７に示した位相比較器１０のみならず、第２の実施形態（図８，図１０），第３の実施形態（図１１，図１３），および第４の実施形態（図１５）における位相比較器においても、比較信号保持部１３３，位相遅れ検出保持部１３３ａ，位相進み検出保持部１３３ｂは、当然、適用可能である。

（基準クロック信号および遅延基準クロック信号）
ここまでの説明で明らかであるが、第１の実施形態では、基準クロック信号とデータの遷移点とが同じタイミングになるように位相制御が行なわれる。また、第２の実施形態では、位相比較器１０の不感帯の始点を基準クロック信号で規定する一方、不感帯の終点を遅延基準クロック信号で規定しており、データの遷移点が不感帯内部に納まるように位相制御が行なわれる。さらに、第３の実施形態では、位相比較器１０の不感帯の終点を基準クロックで規定する一方、不感帯の範囲を受信データの遅延量で規定している。

また、第１〜第３の実施形態では、データラッチタイミングとして比較期間の終点（第２クロック信号の立ち上がりエッジ）が利用されている。理論的には、位相制御の収束点（第１の実施形態では基準クロック信号の立ち上がりエッジ，第２および第３の実施形態では不感帯内部）からデータラッチタイミングまでの期間が、受信部１４であるフリップフロップのセットアップ制約・ホールド制約を満たすことができる長さであることが好ましい。このように構成すれば、受信データを正しく保持することができ、正確な同期済データとして出力することができる。

第４の実施形態では、位相比較器１０の不感帯の始点を比較期間の終点（すなわち、第２クロック信号の立ち上がりエッジ）で規定する一方、不感帯の終点を次の比較期間の始点（すなわち、次の第１クロック信号の立ち上がりエッジ）で規定することができ、データの遷移点が基準クロック信号から所定期間だけ離れた位置になるように位相制御が行われる。

また、第４の実施形態では、データラッチタイミングとして基準クロック信号が利用されている。理論的には、比較期間の始点（すなわち、第１クロック信号の立ち上がりエッジ）から基準クロック信号の立ち上がりエッジまでの期間が受信部１４であるフリップフロップのセットアップ制約を満たし、且つ、基準クロック信号の立ち上がりエッジから比較期間の終点（すなわち、第２クロック信号の立ち上がりエッジ）までの期間がホールド制約を満たすことができる長さであることが好ましい。このように構成すれば、受信データを正しく保持することができ、正確な同期済データとして出力することができる。

また、クロックデータリカバリシステムにおいて位相制御量が離散的な値である場合、受信データの遷移点と位相制御の収束点とを完全に一致させることが困難である。また、ジッタ等によって位相制御の収束点から受信データの遷移点がずれてから位相制御が働くまでの期間においても、受信データを正しく保持しなければならない。実際の通信において発生するジッタ強度等を考慮して、基準クロック信号や遅延基準クロック信号を設定することが望ましい。例えば、高周波数のジッタが発生しやすい通信では位相比較器１０の不感帯が広くなるようにクロック信号の位相差を設定し、低周波数のジッタが発生しやすい通信では不感帯が狭くなるようにクロック信号の位相差を設定することが好ましい。

また、通信エラーを低減するためのキャリブレーション期間を備えている通信プロトコルもある。このような通信プロトコルとしては、モデムを介した通信などが一般的である。このような通信プロトコルでは、キャリブレーション期間において特定のデータパターンが送信され、そのデータパターンに基づいて受信側の機器の動作モードを決定したり、回路動作を安定点に収束させる処理が行なわれる。このように、送信側の機器から事前に形式が分かっているデータが送信され、受信側の機器においてそのデータを受信する期間が設定されている。この場合、その受信期間中に受信部１４によって保持された受信データを監視しておき、期待したデータを受信できていない場合には基準クロック信号の位相を受信部１４のセットアップ・ホールドマージンが緩和する方向にずらすことによって、ジッタに強いクロックデータリカバリシステムを実現することできる。

また、キャリブレーション期間以外の通常の通信期間においても、通信データが含む誤り訂正コードや定期的に送信される特定のコードを監視することによって、同様の制御が可能であることは明らかである。誤り訂正コードとしては、ＩＥＥＥ１３９４ａプロトコルが備えているＣＲＣコードが良く知られている。このコードは下位ｎビットが上位ｎビットの反転になっている形式である。また、ＩＥＥＥ１３９４ｂプロトコルでは、コンマパターンと呼ばれる特定のビット列が一定期間毎に送信される。このような通信プロトコルの特性を利用してクロック信号（期間設定クロック信号，基準クロック信号等）の位相差を適応的に制御することによって、ジッタなどのノイズに強いクロックデータリカバリシステムを実現することができる。

本発明は、位相比較器やクロックデータリカバリシステム等の用途に適用でき、高速なデータ通信への適用技術として有用である。

この発明は、データ通信において受信データにクロック信号を同期させる位相調整技術に関する。

機器間においてデータ通信を行う際には、受信側の機器のクロックと送信側の機器のクロックが同期していないうえ電源ノイズや温度など動作環境の違いによってクロックの周波数も同一ではないため、受信側の機器において受信したデータを基にクロックを再生する必要がある。この処理は一般にタイミングリカバリやデータクロックリカバリなどと呼ばれている。一般的なタイミングリカバリでは、受信側でクロックを発生し、そのクロックと受信したデータの位相差を検出し、検出した位相差に応じてクロックの周波数または位相を調整することを繰り返して行う。

図２４は、一般的な位相差検出手段を示す。データ検出手段１６１およびクロック検出手段１６２の各々は、フリップフロップであり、データピンが『Ｈレベル』で固定されており、クロックピンにはそれぞれデータ信号とクロック信号が入力されており、リセットピンには判定手段１６３から出力されたリセット信号が入力されている。データ信号が『Ｈレベル』になるとデータ検出手段１６１の出力は『Ｈレベル』になりＵＰ信号として出力される。同様に、クロック信号が『Ｈレベル』になるとクロック検出手段１６２の出力は『Ｈレベル』になりＤＯＷＮ信号として出力される。判定手段１６３は、データ検出手段１６１の出力とクロック検出手段１６２の出力とを監視しており、両方が『Ｈレベル』になったときにリセット信号を出力する。すなわち、データ検出手段１６１の出力およびクロック検出手段１６２の出力の各々は、両方が『Ｈレベル』になった時点でリセットされ『Ｌレベル』に戻る。このため、クロック信号に対してデータ信号が早く来た場合は「ＵＰ信号」が位相差と同じ期間だけ出力され、逆の場合は「ＤＯＷＮ信号」が位相差と同じ期間だけ出力されることになる。これによって、クロック信号の位相がデータ信号に対してどれだけ進んでいるかまたは遅れているかを検出することができる。

このような方法による位相差検出は簡易な回路で実現可能だが、データレートが高くなるとＵＰ信号，ＤＯＷＮ信号のパルス幅が短くなりフルスイングできなくなるので、正確な位相差検出が困難になってくる。このような課題を解決するため、受信データをオーバーサンプリングした結果を用いて位相判定する方法が特許文献１および特許文献２に開示されている。

特許文献１では、４ビット分の受信データを１２相のクロック信号でラッチする位相比較器について開示されている。すなわち、１ビット分の受信データに対して３倍オーバーサンプリングを実行する位相比較処理を４ビット並列で行う構成である。３倍オーバーサンプリングとは、１ビット幅が『Ｔ』である受信データを『Ｔ／３』間隔で３回保持することを意味する。このように、１ビット分の受信データを異なるタイミングで複数回ラッチして得られた結果に基づいて、受信データとクロック信号の位相関係を知ることができる。例えば、受信データが『０→１→０→・・・』と遷移する時刻周辺（データの遷移点付近）において３倍オーバーサンプリングを実行すると、受信データとクロック信号との位相関係が所望の状態（理想的な位相関係）である場合には『（０００）（１１１）（０００）・・・』という結果になる。しかし、ラッチした結果が『（００１）（１１０）（００１）・・・』となった場合には、受信データに対してクロック信号の位相が遅れていると判断することができる。逆に『（１００）（０１１）（１００）・・・』となった場合には、受信データに対してクロック信号の位相が進んでいると判断することができる。

特許文献２では、多相のクロックを使用する代わりに、受信データを遅延させることによってオーバーサンプリングと同等の効果を得る位相検出回路について開示されている。図２５は、特許文献２に示された位相比較器の構成を示す。ここでは、２つの遅延素子１７１を用いて受信データを２段階遅延させ、遅延素子１７１の各々の出力と遅延されていないデータとからなる３種類のデータを分周器１７２からのクロック信号に同期してラッチしている。特許文献１と同様、ラッチした結果は（００１）のような３ビットの情報となり、この結果に基づいて位相遅れ信号、位相進み信号を出力する。

ここで、遅延素子１７１の各々の遅延量が『Ｔ／３』である場合には特許文献１に開示された位相比較器と同様の動作をするが、遅延量が『Ｔ／３未満』である場合には位相判定が行なわれない「不感帯」が生じる。説明の簡略化のために、フリップフロップのＳＥＴＵＰ・ＨＯＬＤ時間を『０』とし、遅延素子１７１の遅延量を『Ｄ』とすると、クロック信号の立ち上がりエッジから遅延量２Ｄに相当する期間だけ前の時点までの期間中にデータの遷移点が発生した場合にのみ位相遅れ信号・位相進み信号が出力される。つまり、「１サイクル前のクロック信号の立ち上がりエッジ」から「次の立ち上がりエッジから遅延量２Ｄに相当する期間だけ前の時点』までの期間中にデータの遷移点が発生した場合には位相判定が行なわれない。つまり、この期間が不感帯となる。

特許文献１および図２５（特許文献２）に示した位相比較器は受信データとクロック信号との位相関係だけを判定するため、データの通信速度が高速化された場合でも位相差を示すパルスがつぶれてしまう等の問題を生じない。また、出力結果がデジタル形式であるため、処理のパイプライン化・並列化が容易であり、高速通信に好適な回路構成であるといえる。
米国特許第５，９０５，７６９号明細書 特開２００４−１８０１８８号公報

しかしながら、図２５に示した構成では、遅延素子の精度が動作に与える影響が大きい。一般的に、遅延素子は、インバータ等のゲート遅延によって構成され、電源電圧や温度の変動等による影響を受けやすく、精度の高い遅延を実現することは困難である。温度変動等を補償して一定の遅延量を実現することは可能であるが、比較的大規模なアナログ回路が必要となり位相検出回路の面積が大きくなってしまう。それに加えて、ＨＤＭＩのようにデータレートが変化するような通信においては、取り得るデータレートに応じた最適な遅延量を実現するための遅延素子を複数種類用意しなければならないので、面積増大および電力増加の原因となる。

また、特許文献１に開示された位相比較器では、オーバーサンプリングの倍数の増加および並列して処理するビット数の増加に比例して、必要となるクロック信号の相数が増大する。例えば、４ビット分のデータ信号に対して４倍のオーバーサンプリングを実現するためには１６相のクロック信号が必要であり、５ビット分のデータ信号に対して５倍のオーバーサンプリングを実現するためには２５相のクロック信号が必要となる。このように、１ビット分の処理を行う位相検出回路の各々に対してオーバーサンプリングの倍数に応じた相数のクロック信号を分配する必要があるので、配線面積が増大し、クロック伝達に要する電力が増加する。また、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化が生じる。

そこで、本発明は、電源電圧・温度の変動に対して安定した位相比較処理を実現することを目的とする。また、本発明は、位相比較処理に必要なクロック信号の相数（クロック信号の本数）の増大を抑制することを目的とする。

この発明の１つの局面に従うと、位相比較器は、比較期間検出部と、位相関係検出部とを備える。比較期間検出部は、データ信号と第１および第２クロック信号とを受け取り、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定する。比較期間検出部は、比較期間中にデータ信号の遷移の有無を検出する。データ信号は、データの１ビット長がＴである。第１のクロック信号は、周期がｎＴ（ｎは２以上の整数）である。第２クロック信号は、周期がｎＴであり且つ第１クロック信号に対して位相がｈ（０＜ｈ≦Ｔ）遅れている。位相関係検出部は、データ信号と基準クロック信号とを受け取る。位相関係検出部は、データ信号と基準クロック信号との位相関係を検出し、比較期間検出部によって比較期間中にデータ信号の遷移が検出されると位相関係の検出結果を出力する。基準クロック信号は、第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れている。

上記位相比較器では、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。この構成により、位相比較器に遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、複数個の位相比較器を使用して複数ビット分のデータ信号を位相比較処理の対象とする場合、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の位相比較器に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の位相比較器に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

好ましくは、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号に対して基準クロック信号が遅れていると位相遅れ信号が出力され、データ信号に対して基準クロック信号が進んでいると位相進み信号が出力される。このように、位相関係の検出結果として位相遅れ信号および位相進み信号が出力される。位相関係の検出結果を参照すれば、基準クロック信号の立ち上がりエッジをデータ信号の遷移点に近づけることができる。これにより、ラッチクロックである第２クロック信号の立ち上がりエッジをデータ信号の遷移点間における中央部分に配置することができる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移を検出する遷移点検出部と、遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。第１出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する。第２出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に遷移点検出部によってデータ信号の遷移が検出されると上記第２内部信号を出力する。

また、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。遅延基準クロック信号は、上記基準クロック信号に対して位相がＤ（０＜Ｄ＜Ｔ−ｉ）遅れている。

上記位相比較器では、基準クロック信号の立ち上がりエッジが発生してから遅延基準クロック信号の立ち上がりエッジが発生するまでの間にデータ信号の遷移が発生しても、位相関係の検出結果は出力されない。すなわち、この期間は、不感帯である。このように、不感帯を形成することによって、ジッタ等のノイズに対する強度を向上させることができる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記遅延基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含み。上記位相進み検出部は、上記遅延基準クロック信号の立ち上がりエッジを検出する遅延基準点検出部と、遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に遅延基準点検出部によって遅延基準クロック信号の立ち上がりエッジが検出されると第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。

また、上記第２クロック信号は、上記第１クロック信号に対して位相が１Ｔ遅れており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、遅延データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。遅延データ信号は、上記データ信号に対してＤ（０＜Ｄ＜ｉ）遅延している。位相遅れ検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号の遷移点から遅延データ信号の遷移点までの間に基準クロック信号の立ち上がりエッジが発生しても、位相関係の検出結果は出力されない。すなわち、基準クロック信号の立ち上がりエッジから遅延データ信号の遅延量に相当する期間だけ前の時点までの期間は、不感帯になる。

好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する第１保持部と、上記遅延データ信号の遷移に同期して上記基準クロック信号の反転信号を保持する遅延保持部と、第１保持部および遅延保持部の各々の保持結果の論理積を出力する第１出力部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第１出力部の出力を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移に同期して上記基準クロック信号を保持する第２保持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。

上記位相比較器では、例えば、遅延データ信号の遷移よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると第１保持部の保持結果が『Ｈレベル』になり、データ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると第２保持部の保持結果が『Ｈレベル』になる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、上記遅延データ信号の遷移を検出する遅延遷移点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると位相遅れ予測信号を出力する位相遅れ予測部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遅延遷移点検出部によって遅延データ信号の遷移が検出されると第１内部信号を出力する第１出力部と、位相遅れ予測部によって位相遅れ予測信号が出力され且つ第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に基準点検出部によって基準クロック信号の立ち上がりエッジが検出されると第２内部信号を出力する第２出力部と、上記第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。

また、上記基準クロック信号は、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する。

上記位相比較器では、データ信号に対して基準クロック信号の位相が進んでいると位相遅れ信号が出力され、データ信号に対して基準クロック信号の位相が遅れていると位相進み信号が出力される。このように、位相関係の検出結果として位相遅れ信号および位相進み信号が出力される。位相関係の検出結果を参照すれば、基準クロック信号の立ち上がりエッジをデータ信号の遷移点から所定期間だけ離れた位置に配置させることができる。すなわち、ラッチクロックである基準クロック信号の立ち上がりエッジをデータ信号の遷移点間における中央部分に配置することができる。

好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第１内部信号を出力する第１出力部と、第１出力部によって第１内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上記データ信号の遷移を検出する遷移点検出部と、遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第２内部信号を出力する第２出力部と、第２出力部によって第２内部信号が出力され且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力する位相進み信号出力部とを含む。第１出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に遷移点検出部によってデータ信号の遷移が検出されると第１内部信号を出力する。第２出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第２内部信号を出力する。

この発明のもう１つの局面に従うと、位相比較装置は、データ信号に対してｍ本の第１クロック信号と、ｍ本の第１クロック信号に対応するｍ本の第２クロック信号と、ｍ本の第１クロック信号に対応するｍ本の基準クロック信号とを用いて位相比較を行う。データ信号は、データの１ビット長がＴ（Ｔ＜０）である。ｍ本の第１クロック信号の各々は、周期がｎＴ（ｎは整数であり、ｎ≧２）である。ｍ本の第１クロック信号のうち隣接する信号間の位相差は、１Ｔの倍数である。ｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第２クロック信号の各々は、対応する第１クロック信号に対して位相がｈ（０＜ｈ≦１Ｔ）遅れている。ｍ本の基準クロック信号の各々は、対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れている。位相比較装置は、ｍ個の比較期間検出部と、ｍ個の位相関係検出部とを備える。ｍ個の比較期間検出部のうち第ｐ番目（ｐは整数であり、１≦ｐ≦ｍ）の比較期間検出部は、データ信号を受け取るとともに、ｍ本の第１クロック信号のうち第ｐ番目の第１クロック信号とｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、第ｐ番目の第１クロック信号の立ち上がりエッジと第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、第ｐ比較期間中にデータ信号の遷移の有無を検出する。ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、データ信号を受け取るとともに、ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、データ信号と第ｐ番目の基準クロック信号との位相関係を検出し、ｍ個の比較期間検出部のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力する。

上記位相比較装置では、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。ここで、位相比較処理のために遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の比較期間検出部に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の比較期間検出部に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

この発明のさらにもう１つの局面に従うと、クロックデータリカバリシステムは、クロック生成部と、多相クロック選択部と、第１位相比較部と、位相制御部とを備える。クロック生成部は、データの１ビット長がＴ（０＜Ｔ）であるデータ信号に対して周期がｎＴ（ｎは整数であり、ｎ≧２）であり且つ互いに位相が異なる複数の主クロックを生成する。多相クロック選択部は、クロック生成部によって生成された複数の主クロックの中から、隣接する信号間の位相差が１Ｔの倍数であるｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第１クロック信号と、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ，０＜ｈ≦１Ｔ）遅れているｍ本の基準クロック信号とを選択する。第１位相比較部は、外部からのデータ信号と、多相クロック選択部によって選択されたｍ本の第１クロック信号およびｍ本の基準クロック信号と、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｈ遅れているｍ個の第２クロック信号とを受け取り、ｍ個の位相検出結果を出力する。位相制御部は、位相比較部からのｍ個の位相検出結果に基づいて、多相クロック選択部によって選択されるクロック信号の位相を設定する。第１位相比較部は、ｍ個の比較期間検出部と、ｍ個の位相関係検出部とを含む。ｍ個の比較期間検出部のうち第ｐ番目の比較期間検出部は、データ信号を受け取るとともに、ｍ本の第１クロック信号のうち第ｐ番目の第１クロック信号とｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、第ｐ番目の第１クロック信号の立ち上がりエッジと第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、第ｐ比較期間中にデータ信号の遷移の有無を検出する。ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、データ信号を受け取るとともに、ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、データ信号と基準クロック信号との位相関係を検出し、ｍ個のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力する。

上記クロックデータリカバリシステムでは、位相比較処理と比較期間中におけるデータ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。ここで、位相比較器に遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができ、クロックを正確に再現することができる。また、従来の４倍以上のオーバーサンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の比較期間検出部に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の比較期間検出部に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

好ましくは、上記クロックデータリカバリシステムは、第２位相比較部をさらに備える。第２位相調整部は、上記ｍ個の比較期間検出部のうちｋ個（ｋは整数であり、２≦ｋ≦ｍ）の比較期間検出部と、上記ｍ個の位相関係検出部のうち上記ｋ個の比較期間検出部に対応するｋ個の位相関係検出部とを含む。上記第１位相比較部に含まれるｍ個の比較期間検出部およびｍ個の位相関係検出部の各々は、上記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち一方に応答して動作する。第２位相比較部に含まれるｋ個の比較期間検出部およびｋ個の位相関係検出部の各々は、上記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち他方に応答して動作する。上記位相制御部は、上記第１位相比較部からのｍ個の位相検出結果と第２位相比較部からのｋ個の位相検出結果に基づいて、上記多相クロック選択部によって選択されるクロック信号の位相を設定する。

上記クロックデータリカバリシステムでは、受信データの立ち上がりエッジだけでなく、受信データの立ち下がりエッジとを位相比較処理に用いることによって、クロックデータリカバリシステムの応答特性を向上させることができる。

以上のように、精度の高い遅延手段を必要とすることなく電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。また、位相比較処理に必要なクロック信号の相数の増大を抑制することができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
＜クロックデータリカバリシステムの構成＞
図１は、この発明の第１の実施形態によるクロックデータリカバリシステムの全体構成を示す。このシステムは、単位時間あたりのデータビット数を示すデータレートが『１／Ｔ（０＜Ｔ）』であるデータ通信において、データの１ビット長がＴである受信データに対して周期が『ｎＴ（ｎは整数であり、ｎ≧２）』であり且つ互いの位相差が『１Ｔ』であるｎ本のクロック信号を用いて位相調整を実行する。

このシステムは、クロック生成部１と、多相クロック選択部２と、位相調整部３と、位相制御部４とを備える。位相調整部３では、受信データのうちｎビット分に相当する期間『ｎＴ』が１ビット分に相当する期間『Ｔ』ずつ時分割されて位相比較処理が実行される（ｎ個の期間『Ｔ』の各々において位相比較処理が実行される）。すなわち、受信データのｎビット分に相当する期間『ｎＴ』を１サイクルとすると、１サイクル中にｎ回の位相比較処理が実行される。なお、ここでは、説明の簡単化のために、位相調整処理における位相の最小変化量を『Ｔ／ｘ（ｘは１以上の正数）』とする。

クロック生成部１は、例えば、一般的なフェーズロックループ（ＰＬＬ）であり、参照クロックに基づいてｊ本（ｊ＝ｎ×ｘ）の主クロックを生成する。ここで、ｊ本の主クロックの各々の周期は『ｎＴ』であり、隣接する位相間の位相差は『Ｔ／ｘ』である。

多相クロック選択部２は、例えばセレクタ回路であり、位相制御部４からの位相選択信号に応じて、ｊ本の主クロックの中からｎ本の主クロックを「期間設定クロック信号」として選択するとともに、ｊ本のクロック信号の中からｎ本の主クロックを「基準クロック信号」として選択し、選択したｎ本の期間設定クロック信号およびｎ本の基準クロック信号を出力する。

ここで、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号（ｐは整数であり、１≦ｐ≦ｎ）と第ｑ番目の期間設定クロック信号（ｑは整数であり、１≦ｐ≦ｎ−１のときにはｑ＝ｐ＋１、ｐ＝ｎのときにはｑ＝１）との位相差は『１Ｔ』である。ｎ本の基準クロック信号のうち第ｐ番目の基準クロック信号は、第ｐ番目の期間設定クロック信号に対して位相が『ｉ（０＜ｉ＜１Ｔ）』遅れている。すなわち、第ｐ番目の基準クロック信号の立ち上がりエッジは、第ｐ番目の期間設定クロック信号の立ち上がりエッジと第ｑ番目の期間設定クロック信号の立ち上がりエッジとの間に存在する。

位相調整部３は、外部からの受信データと多相クロック選択部２から出力されたｎ本の期間設定クロック信号およびｎ本の基準クロック信号とを受け取り、受信データとｎ本の基準クロック信号の各々との位相関係を検出し、ｎ個の位相検出結果を出力する。また、位相調整部３は、受信データを取り込むタイミングを示すクロック（ラッチクロック）に同期して受信データをラッチすることによって、ｎビット分の同期済データを出力する。ここでは、ラッチクロックは、ｎ本の基準クロック信号の各々に対して位相が『１Ｔ−ｉ』遅れているｎ本の期間設定クロック信号である。

位相制御部４は、位相調整部３からの位相検出結果に基づいて位相選択信号を変化させる。位相選択信号の形式はいかなる形式でも良いが、第１期間設定クロック信号がｊ本の主クロックのうちどの主クロックと合致するかを示す形式が最も簡単な形式である。すなわち、位相選択信号は、ｊ本の主クロックのうち第１期間設定クロック信号となる主クロックの番号を示している。例えば、位相制御部４は、位相調整部３からの位相検出結果が『位相遅れ』を示す場合には位相選択信号に示された番号を小さくし、位相検出結果が『位相進み』を示す場合には番号を大きくする。これにより、受信データに対して基準クロック信号の位相が遅れている場合には、多相クロック選択部２によって選択される期間設定クロック信号および基準クロック信号の各々の位相は早くなり、受信データに対して基準クロック信号の位相が進んでいる場合には、期間設定クロック信号および基準クロック信号の各々の位相は遅くなる。このように、位相選択信号に応じて、多相クロック選択部２によって選択される期間設定クロック信号および基準クロック信号の位相が前後する。

この動作を繰り返すことにより、受信データの位相に対してクロックの位相が追従していくことになる。

ここで、ｎ＝５，ｘ＝８，ｉ＝Ｔ／２であるとする。この場合、クロック生成部１は、各々の周期が『５Ｔ』であり且つ隣接する位相間の位相差が『Ｔ／８』である４０相の主クロック（第１主クロック〜第４０主クロック）を生成する。ここで、第１主クロックの位相が最も進んでおり、番号が大きくなるにつれて位相が遅くなり、第４０主クロックの位相が最も遅れている。このとき、位相選択信号に示された番号が「３」であるとすると、期間設定クロック信号および基準クロック信号は、次のようになる。

〔期間設定クロック信号〕
第１期間設定クロック信号＝第３主クロック
第２期間設定クロック信号＝第１１主クロック
第３期間設定クロック信号＝第１９主クロック
第４期間設定クロック信号＝第２７主クロック
第５期間設定クロック信号＝第３５主クロック
〔基準クロック信号〕
第１基準クロック信号＝第７主クロック
第２基準クロック信号＝第１５主クロック
第３基準クロック信号＝第２３主クロック
第４基準クロック信号＝第３１主クロック
第５基準クロック信号＝第３９主クロック
まず、期間設定クロック信号の選択について説明する。最初に、４０本の主クロックの中から『第３主クロック』が第１期間設定クロック信号として選択される。ここでは、「ｘ＝８」であるので、第３主クロックから８相分遅れている第１１主クロックが第２期間設定クロック信号として選択され、第１１主クロックから８相分遅れている第１９主クロックが第３期間設定クロック信号として選択される。同様に、第２７主クロックおよび第３５主クロックが、それぞれ、第４および第５期間設定クロック信号として選択される。このように、第１〜第５期間設定クロック信号の各々の位相間における位相差は「８×（Ｔ／８）＝１Ｔ」となる。

次に、基準クロック信号の選択について説明する。ここでは、「ｉ＝Ｔ／２」であるので、第３主クロックから４相分遅れている第７主クロックが第１基準クロック信号として選択される。同様に、第２〜第５期間設定クロック信号の各々から４相分遅れている主クロックが、それぞれ、第２〜第５基準クロック信号として選択される。このように、第１〜第５基準クロック信号の各々の位相は、対応する期間設定クロック信号の位相に対して「Ｔ／２」遅れた位相になる。

＜位相調整部の構成＞
図２は、図１に示した位相調整部３の構成を示す。位相調整部３は、ｎ個（図２では、ｎ＝５）の位相比較器１０を含む。第ｐ番目の位相比較器１０は、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号を第１クロック信号として受け取るとともに、第１クロック信号に対して位相が１Ｔ遅れている第２クロック信号（ここでは、第ｑ番目の期間設定クロック信号）を受け取る。また、第ｐ番目の位相比較器１０は、ｎ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取る。なお、図２では、第ｐ番目の位相比較器１０が受け取る第２クロック信号と第ｑ番目の位相比較器１０が受け取る第１クロック信号とが共有化されている。例えば、第１番目の位相比較器１０は第２期間設定クロック信号を第２クロック信号として受け取り、第２番目の位相比較器１０は第２期間設定クロック信号を第１クロック信号として受け取る。

５個の位相比較器１０の各々は、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定し、この比較期間中において基準クロック信号と受信データとの位相関係を検出する。このように、５個の位相比較器の各々には位相差が『１Ｔ』である２つの期間設定クロック信号が与えられるので、この位相調整部３は、５ビット分の受信データに相当する期間（すなわち５Ｔ）を『１Ｔ』ずつ時分割して位相比較処理を実行する構成である。

５個の位相比較器１０の各々は、比較期間検出部１１と、位相関係検出部１２と、位相遅れ信号保持部１３ａと、位相進み信号保持部１３ｂと、受信部１４とを含む。

比較期間検出部１１は、２つの期間設定クロック信号と受信データとを受け取り、２つの期間設定クロック信号の各々のエッジ間を比較期間と規定し、この比較期間中に受信データの遷移の有無を検出する。

位相関係検出部１２は、基準クロック信号と受信データとの位相関係を検出し、比較期間検出部１１によって比較期間中に受信データの遷移が検出されると、位相関係の検出結果（位相遅れ信号，位相進み信号）を出力する。

位相遅れ信号保持部１３ａは、位相関係検出部１２からの位相遅れ信号を保持して出力する。位相進み信号保持部１３ｂは、位相関係検出部１２からの位相進み信号を保持して出力する。

受信部１４は、ラッチクロック（ここでは、２つの期間設定クロック信号のうち位相が遅れている方）に同期して受信データを保持するとともに、保持した受信データを同期済データとして出力する。

＜位相比較器の構成＞
図３は、図２に示した位相比較器１０の詳細な構成を示す。なお、ここでは、第１番目の位相比較器１０を例に挙げて説明する。すなわち、第１クロック信号は、「第１期間設定クロック信号」である。第２クロック信号は、第１クロック信号に対して位相が『１Ｔ』遅れているクロック信号（第２期間設定クロック信号）である。基準クロック信号は、第１クロック信号に対して位相が『ｉ』遅れているクロック信号（第１基準クロック信号）である。

比較期間検出部１１は、フリップフロップ１０１，１０２と、論理回路１０３とを含む。フリップフロップ１０１は、受信データの立ち上がりエッジに同期して第１クロック信号を保持する。フリップフロップ１０２は、受信データの立ち上がりエッジに同期して第２クロック信号を保持する。論理回路１０３は、フリップフロップ１０１の出力が『Ｈレベル』であり且つフリップフロップ１０２の出力が『Ｌレベル』である場合には自己の出力を『Ｌレベル』にし（すなわち、比較信号を出力し）、それ以外の場合には自己の出力を『Ｈレベル』にする（すなわち、比較信号の出力を停止する）。

位相関係検出部１２は、位相遅れ検出部１２ａと、位相進み検出部１２ｂとを含む。

位相遅れ検出部１２ａは、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると『位相遅れ』であると判定し、比較期間検出部１１から比較信号が出力されていれば位相遅れ信号を出力し、比較信号が出力されていなければ位相遅れ信号を出力しない。詳しくは、位相遅れ検出部１２ａは、インバータ１０４と、フリップフロップ１０５ａと、論理回路１０６ａとを含む。インバータ１０４は、基準クロック信号を反転する。フリップフロップ１０５ａは、受信データの立ち上がりエッジに同期してインバータ１０４の出力（すなわち、基準クロック信号の反転信号）を保持する。論理回路１０６ａは、フリップフロップ１０５ａの出力が『Ｈレベル』であり且つ比較期間検出部１１からの比較信号が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相遅れ信号を出力し）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相遅れ信号を出力しない）。

位相進み検出部１２ｂは、受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると『位相進み』と判定し、比較期間検出部１１から比較信号が出力されていれば位相進み信号を出力し、比較信号が出力されていなければ位相進み信号を出力しない。詳しくは、位相進み検出部１２ｂは、フリップフロップ１０５ｂと、論理回路１０６ｂとを含む。フリップフロップ１０５ｂは、受信データの立ち上がりエッジに同期して基準クロック信号を保持する。論理回路１０６ｂは、フリップフロップ１０５ｂの出力が『Ｈレベル』であり且つ比較期間検出部１１からの比較信号が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相進み信号を出力し）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相進み信号を出力しない）。

位相遅れ信号保持部１３ａは、例えば、フリップフロップであり、出力クロックに同期して位相遅れ信号を保持し、保持した位相遅れ信号を出力する。位相進み信号保持部１３ｂは、例えば、フリップフロップであり、出力クロックに同期して位相進み信号を保持し、保持した位相進み信号を出力する。なお、受信データの立ち上がりエッジが比較期間の終点直前（すなわち、第２クロック信号の立ち上がりエッジの直前）に発生した場合でも位相遅れ信号および位相進み信号を確実に保持できるように、出力クロックは、第２クロック信号よりも位相が遅れていることが好ましい。ここでは、出力クロックは、第１クロック信号に対して位相が『３Ｔ』遅れている「第４期間設定クロック信号」を用いる。

受信部１４は、例えば、フリップフロップであり、ラッチクロック（ここでは、第２クロック信号）に同期して受信データを保持する。保持された受信データは、同期済データとして出力される。

＜＜イネーブル信号＞＞
また、フリップフロップ１０１，１０２，１０５ａ，１０５ｂの各々は、ロード／ホールドモード切替機能付きのフリップフロップであり、インバータＥＮ１０によって反転されたイネーブル信号を受け取り、インバータＥＮ１０の出力信号が『Ｌレベル』（すなわち、イネーブル信号が『Ｈレベル』）である期間のみ受信データの立ち上がりエッジに同期して動作し、インバータＥＮ１０の出力信号が『Ｈレベル』（すなわち、イネーブル信号が『Ｌレベル』）である期間では受信データの立ち上がりエッジに同期することなく値を保持し続ける。すなわち、イネーブル信号は、比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの動作期間を制限するための信号である。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂが比較期間において動作できるようにすれば良いので、イネーブル信号は、理想的には、比較期間に相当する期間だけ『Ｈレベル』であれば良い。仮に、そのようなイネーブル信号を生成することが可能であれば、図３に示した位相比較器１０において比較信号を生成するための構成（比較期間検出部１１）が不要になる。しかし、実際には、データレートが高くなるとイネーブル信号のＨレベル期間が非常に短くなり、負荷容量および負荷容量に起因するゲート遅延による影響を受けやすくなる。この場合、イネーブル信号のみによって比較期間を正確に再現することが困難になる。さらに、フリップフロップのロードモードとホールドモードを切り替えるＬＨ入力のセットアップ制約およびホールド制約を考慮しなければならない等、実装上の問題がある。そこで、イネーブル信号は、プロセスばらつきによる影響，電源電圧・温度の変動による影響を受けないように、パルス幅がなるべく長く且つクロック信号に同期していることが望ましい。

図４は、イネーブル信号を生成するための構成の一例を示す。イネーブル信号生成部は、例えば、３つの論理回路ＥＮ１０１，ＥＮ１０２，ＥＮ１０３を含む。ここで、第３クロック信号は、第１クロック信号に対して位相が『２Ｔ』遅れているクロック信号（ここでは、第３期間設定クロック信号）であり、第４クロック信号は、第１クロック信号に対して位相が『３Ｔ』遅れているクロック信号（ここでは、第４期間設定クロック信号）である。この構成によって生成されるイネーブル信号は、期間設定クロック信号のいずれかに同期しており、Ｈレベル期間が『３Ｔ』でありＬレベル期間が『２Ｔ』である。

＜＜リセット信号＞＞
さらに、フリップフロップ１０１，１０２，１０５ａ，１０５ｂの各々は、リセット信号を受け取り、リセット信号が『Ｈレベル』である期間では受信データとイネーブル信号とに応じて動作し、リセット信号が『Ｌレベル』である期間では保持している値を『Ｌ』にする（保持内容をクリアする）。ここで、比較期間が開始するまでにその比較期間よりも前に得られた位相検出結果がクリアされれば良いので、位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂが位相遅れ信号および位相進み信号の保持を完了した時点から次の比較期間が開始するまでの間に（すなわち、出力クロックの立ち上がりエッジから次の比較期間の始点を規定する第１クロック信号の立ち上がりエッジまでの間に）、リセット信号が『Ｌレベル』になれば良い。

図５は、リセット信号を生成するための構成の一例を示す。ここで、第５クロック信号は、第１クロック信号に対して位相が『４Ｔ』遅れているクロック信号（ここでは、第５期間設定クロック信号）である。この構成によって生成されるリセット信号は、第４クロック信号の立ち上がりエッジから第５クロック信号の立ち上がりエッジまでの期間に『Ｌレベル』になる。つまり、リセット信号は、出力クロックの立ち上がりエッジから第１クロック信号の立ち上がりエッジまでの間の任意の期間において『Ｌレベル』になる。

＜位相比較器による動作＞
図６を参照しつつ、図３に示した位相比較器１０による動作について説明する。なお、ここでは、基準クロック信号は、第１クロック信号に対して位相が『Ｔ／２』遅れているものとする。

まず、第１クロック信号の立ち上がりエッジＣ１１が発生し、第１クロック信号が『Ｈレベル』であり第２クロック信号が『Ｌレベル』である期間に受信データの立ち上がりエッジＥ１が発生する。この立ち上がりエッジＥ１に同期して比較信号が『Ｌレベル』になる。一方、基準クロック信号の立ち上がりエッジＣ０１が立ち上がりエッジＥ１よりも時間的に後に発生しているので、位相遅れ信号が『Ｈレベル』になる。

次に、第２クロック信号の立ち上がりエッジＣ２１が発生して第２クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ２１に同期してイネーブル信号が『Ｌレベル』になる。よって、仮に、データエッジＥ２，Ｅ３が受信データの立ち上がりエッジであっても、比較信号，位相遅れ信号，および位相進み信号は、変化することなく直前の状態を保持する。

次に、第３クロック信号の立ち上がりエッジＣ３１が発生して第３クロック信号が『Ｈレベル』になり、その後に、第４クロック信号の立ち上がりエッジＣ４１が発生する。位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂは、第４クロック信号の立ち上がりエッジＣ４１に同期して位相遅れ信号および位相進み信号を保持する。位相遅れ信号および位相進み信号は、第４クロック信号の次の立ち上がりエッジが発生するまでの間、保持され続ける。

また、第４クロック信号の立ち上がりエッジＣ４１が発生して第４クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ４１に同期してリセット信号が『Ｌレベル』になる。これにより、比較信号，位相遅れ信号，および位相進み信号が初期値にクリアされる。一方、第４のクロック信号の立ち上がりエッジＣ４１に同期してイネーブル信号が『Ｈレベル』になる。イネーブル信号が『Ｈレベル』であってもリセット信号が『Ｌレベル』であるので、仮に、データエッジＥ４が受信データの立ち上がりエッジであっても、比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々は動作せず、比較信号，位相遅れ信号，および位相進み信号は変化せず初期値のままである。

次に、第５クロック信号の立ち上がりエッジＣ５１が発生して第５クロック信号が『Ｈレベル』になると、この立ち上がりエッジＣ５１に同期してリセット信号が『Ｈレベル』になる。ここで、仮に、データエッジＥ５が受信データの立ち上がりエッジであるとすると、イネーブル信号が『Ｈレベル』であるので、位相遅れ検出部１２ａのフリップフロップ１０５ａがデータエッジＥ５に同期して基準クロック信号の反転信号を保持し、フリップフロップ１０５ａの出力は『Ｈレベル』になる。しかし、第１および第２クロック信号の両方とも『Ｌレベル』であるので比較期間検出部１１からの比較信号が『Ｈレベル』になっており、位相遅れ信号は『Ｌレベル』のままである。

このように、第１および第２クロック信号の各々の立ち上がりエッジで規定された比較期間において受信データの遷移があると、基準クロック信号と受信データとの位相関係の検出結果が出力される。

一方、比較期間中において基準クロック信号の立ち上がりエッジＣ０１が受信データの立ち上がりエッジＥ１よりも時間的に前に発生した場合には、位相遅れ信号が『Ｌレベル』のままであり、位相進み信号が『Ｈレベル』になる。その後の処理は、上述の処理と同様であり、最終的に、位相進み信号保持部１３ｂの出力が『Ｈレベル』になる。

また、基準クロック信号の立ち上がりエッジＣ０１と受信データの立ち上がりエッジＥ１とが同時に発生した場合、インバータ１０４の遅延のためインバータ１０４の出力は『Ｈレベル』であるので、位相遅れ検出部１２ａのフリップフロップ１０５ａおよび位相進み検出部１２ｂのフリップフロップ１０５ｂの各々の出力は、どちらも『Ｈレベル』になる。この場合、基準クロック信号の位相と受信データの位相とが理想的な関係になっていると判断できるので、位相制御部４において位相遅れ信号と位相進み信号とが互いに相殺される。

このようにして、受信データと基準クロック信号との位相関係が検出される。クロックデータリカバリシステムにおいて、位相制御部４が位相検出結果に基づいて位相調整することによって、基準クロック信号の立ち上がりエッジを受信データの立ち上がりエッジに近づけることができる。これにより、受信データの立ち上がりエッジ間における中央部分（データアイが十分に開いている部分）に第２クロック信号の立ち上がりエッジを配置することができ、同期済データを正確に取得することができる。

＜効果＞
以上のように、位相比較処理に並行して比較期間中におけるデータ信号の遷移の有無の検出が実行され、データ信号の遷移が検出されたときに位相関係の検出結果が出力される。これにより、遅延素子を使用しなくても良いので、電源電圧・温度の変動に対して安定した位相比較処理を実現することができる。

また、本実施形態では、１つの位相比較器に３つのクロック信号（第１クロック信号，第２クロック信号，基準クロック信号）を供給すれば良いので、ｎ個の位相比較器に供給するクロック信号の総数は『３ｎ』である。さらに、第ｐ番目（ｐは整数であり、１≦ｐ≦ｎ）の位相比較器に供給される第２クロック信号と第ｑ番目（ｑは整数であり、１≦ｐ≦ｎ−１のときはｑ＝ｐ＋１であり、ｐ＝ｎのときにはｑ＝１）の位相比較器に供給される第１クロック信号とを共有化することができるので、必要なクロック信号の本数をさらに少なくすることも可能である（この場合、クロック総数は『２ｎ』となる）。従来のオーバーサンプリングの例では、位相比較処理に必要なクロック信号の本数は『α×ｎ』（α：オーバーサンプリングの倍数、ｎ：１サイクル中に処理するビット数）であるので、位相比較処理に必要なクロック信号の本数を少なくすることも可能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減することができる。

（第１の実施形態による位相比較器の変形例）
なお、図６に示すように、比較期間の始点以前にイネーブル信号が『Ｈレベル』になるように構成されている場合は、フリップフロップ１１１，１１２，１０５ａ，１０５ｂを一般的なディレイフリップフロップに置き換えて、それぞれのディレイフリップフロップのクロック信号として受信データとイネーブル信号の論理積であるマスクデータ信号を入力する構成としても同様の動作を実現することができる。

＜構成＞
図７は、図３に示した位相比較器の変形例を示す。ここで、比較期間検出部１１，位相遅れ検出部１２ａ，位相進み検出部１２ｂの各々には、ディレイフリップフロップを用いる。

比較期間検出部１１は、ＡＮＤ回路１１０と、フリップフロップ１１１，１１２と、論理回路１１３とを備える。ＡＮＤ回路１１０は、イネーブル信号と受信データとを受け取り、イネーブル信号と受信データとの論理積であるマスクデータ信号を出力する。フリップフロップ１１１は、ＡＮＤ回路１１０からのマスクデータ信号の立ち上がりエッジに同期して第１クロック信号を保持する。フリップフロップ１１２は、マスクデータ信号の立ち上がりエッジに同期して第２クロック信号を保持する。論理回路１１３は、フリップフロップ１１１の出力が『Ｈレベル』であり且つフリップフロップ１１２の出力が『Ｌレベル』である場合には比較信号を出力する（比較信号を『Ｌレベル』にする）。

位相遅れ検出部１２ａは、フリップフロップ（遷移点検出部）１１４ｄｄと、ＮＡＮＤ回路１１５ａと、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（基準点検出部）１１４ｃｃと、ＮＡＮＤ回路１１５ｂと、ＮＯＲ回路１１６ｂとを含む。遷移点検出部１１４ｄｄは、電源電圧と受信データとを受け取り、受信データの立ち上がりエッジに同期して『Ｈレベル』を保持する。基準点検出部１１４ｃｃは、電源電圧と基準クロック信号とを受け取り、基準クロック信号の立ち上がりエッジに同期して『Ｈレベル』を保持する。ＮＡＮＤ回路１１５ａ，１１５ｂは、ＲＳラッチを構成しており、遷移点検出部１１４ｄｄの出力および基準点検出部１１４ｃｃの出力のうち先に『Ｈレベル』になった方の出力を有効とし、もう一方の出力をマスクして出力しない。初期の状態では遷移点検出部１１４ｄｄの出力および基準点検出部１１４ｃｃの出力の両方が『Ｌレベル』になっているので、ＲＳラッチの２つの出力（第１内部信号Ｓ１１５ａ，第２内部信号Ｓ１１５ｂ）は両方とも『Ｈレベル』になっている。ここで、遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になると第１内部信号Ｓ１１５ａが『Ｈレベル』から『Ｌレベル』になり第２内部信号Ｓ１１５ｂは『Ｈレベル』のまま固定される。一方、基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になると第２内部信号Ｓ１１５ｂが『Ｌレベル』になり第１内部信号が『Ｈレベル』のまま固定される。

ＮＯＲ回路１１６ａは、ＲＳラッチからの第１内部信号Ｓ１１５ａおよび比較期間検出部１１からの比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相遅れ信号が出力され）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相遅れ信号が出力されない）。ＮＯＲ回路１１６ｂは、ＲＳラッチからの第２内部信号Ｓ１１５ｂおよび比較期間検出部１１からの比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にし（すなわち、位相進み信号が出力され）、それ以外の場合には自己の出力を『Ｌレベル』にする（すなわち、位相進み信号が出力されない）。

＜動作＞
図６のように、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジＥ１よりも時間的に後に発生した場合、位相関係検出部１２では基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの方が先に『Ｈレベル』になるので、位相遅れ信号が出力される。一方、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジＥ１よりも前に発生した場合、位相関係検出部１２では遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力の方が先に『Ｈレベル』になるので、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第２の実施形態）
＜クロックデータリカバリシステムの構成＞
この発明の第２の実施形態によるクロックデータリカバリシステムの構成および位相調整部の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。位相比較器１０の各々は、基準クロック信号と基準クロック信号に対応する遅延基準クロック信号を受け取り、受信データと基準クロック信号とを位相比較することによって『位相遅れ』の有無を検出するとともに、受信データと遅延基準クロック信号とを位相比較することによって『位相進み』の有無を検出する。例えば、第１番目の位相比較器は、第１基準クロック信号に対応する第１遅延基準クロック信号を受け取る。遅延基準クロック信号は、基準クロック信号に対して位相が遅れている信号であり、遅延素子を用いて基準クロック信号を遅延させることで生成しても良いし、多相クロック選択部２において基準クロック信号より所定の相数分だけ遅れている主クロックを選択することによって実現しても良い。

＜位相比較器の構成＞
図８は、この発明の第２の実施形態による位相比較器の構成を示す。この位相比較器１０では、位相進み検出部１２ｂは、基準クロック信号に代えて、遅延基準クロック信号を受け取る。その他の構成は、図３と同様である。なお、基準クロック信号に対する遅延基準クロック信号の遅延量は、『Ｄ（０＜Ｄ＜Ｔ−ｉ）』である。

＜位相比較器による動作＞
図９を参照しつつ、図８に示した位相比較器による動作について説明する。図９では、第１および第２クロック信号の各々の立ち上がりエッジで規定される比較期間に注目している。

第１クロック信号の立ち上がりエッジから基準クロック信号の立ち上がりエッジまでの期間Ｐ１において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａが基準クロック信号の反転信号を保持するので、位相遅れ検出部１２ａの出力が『Ｈレベル』になる（すなわち、位相遅れ信号が出力される）。

基準クロック信号の立ち上がりエッジから遅延基準クロック信号の立ち上がりエッジまでの期間Ｐ２において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａのフリップフロップ１０５ａは、基準クロック信号の反転信号が『Ｌレベル』であるので『Ｌレベル』を保持する。一方、位相進み検出部１２ｂのフリップフロップ１０５ｂは、遅延基準クロック信号が『Ｌレベル』であるので『Ｌレベル』を保持する。結果として、位相遅れ信号も位相進み信号も出力されない。すなわち、比較期間のうち期間Ｐ２は、受信データの立ち上がりエッジが発生しても位相関係の検出結果が出力されない「不感帯」となる。

遅延基準クロック信号の立ち上がりエッジから第２クロック信号の立ち上がりエッジまでの期間Ｐ３において受信データの立ち上がりエッジが発生した場合、位相進み検出部１２ｂが遅延基準クロック信号を保持するので、位相進み検出部１２ｂの出力が『Ｈレベル』になる（すなわち、位相進み信号が出力される）。

＜遅延基準クロック信号の位相＞
図９より明らかであるように、遅延基準クロック信号の立ち上がりエッジは、対応する比較期間内に発生しなければならない。さらに、位相検出結果の対称性を実現するためには、期間Ｐ１と期間Ｐ３とが互いに等しい長さであることが好ましい。ここで、遅延基準クロック信号の位相が基準クロック信号に対して『０．５Ｔ』遅れている（例えば、基準クロック信号の位相が第１クロック信号に対して『０．２５Ｔ』遅れており、遅延基準クロック信号の位相が第１クロック信号に対して『０．７５Ｔ』遅れている）場合が最適である。

＜効果＞
以上のように、基準クロック信号と遅延基準クロック信号とを用いて不感帯を形成することによって、ジッタに対する耐久性が向上する。さらに、多相クロック選択部から遅延基準クロック信号を供給する構成では遅延素子を必要としないので、電源電圧・温度等の変動による影響を軽減することができる。

（第２の実施形態による位相比較器の変形例）
なお、イネーブル信号が比較期間の始点以前に『Ｈレベル』になるように構成されている場合は、第１の実施形態と同様に、ロード／ホールド切替機能付きフリップフロップを一般的なディレイフリップフロップに置き換えることが可能である。

＜構成＞
図１０は、図８に示した位相比較器１０の変形例を示す。ここで、比較期間検出部１１，位相遅れ検出部１２ａ，位相進み検出部１２ｂの各々には、ディレイフリップフロップを用いる。なお、比較期間検出部１１は、図７と同様である。

位相遅れ検出部１２ａは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、ＲＳラッチを構成するＮＡＮＤ回路２１２ａ，２１３ａと、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（遷移点検出部）１１４ｄｄと、フリップフロップ（遅延基準点検出部）２１１と、ＲＳラッチを構成するＮＡＮＤ回路２１２ｂ，２１３ｂと、ＮＯＲ回路１１６ｂとを含む。ここで、位相遅れ検出部１２ａおよび位相進み検出部１２ｂは、遷移点検出部１１４ｄｄを共有している。

ＮＡＮＤ回路２１２ａ，２１３ａで構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遷移点検出部１１４ｄｄの出力のうち遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ａに対応する出力（第１内部信号Ｓ２１３ａ）を『Ｌレベル』にし、それ以外の場合には第１内部信号Ｓ２１３ａを『Ｈレベル』にする。ＮＯＲ回路１１６ａは、第１内部信号Ｓ２１３ａおよび比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する）。

遅延基準点検出部２１１は、遅延基準クロック信号の立ち上がりエッジに同期して『Ｈレベル』を保持する。ＮＡＮＤ回路２１２ｂ，２１３ｂで構成されたＲＳラッチは、遷移点検出部１１４ｄｄの出力および遅延基準点検出部２１１の出力のうち遅延基準点検出部２１１の出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ｂに対応する出力（第２内部信号Ｓ２１３ｂ）を『Ｌレベル』にし、それ以外の場合には第２内部信号Ｓ２１３ｂを『Ｈレベル』にする。ＮＯＲ回路１１６ｂは、第２内部信号Ｓ２１３ｂおよび比較信号の両方が『Ｌレベル』である場合には自己の出力を『Ｈレベル』にする（すなわち、位相進み信号を出力する）。

＜動作＞
図９のように、期間Ｐ１において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａでは基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、位相遅れ信号が出力される。

期間Ｐ２において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部１２ａでは遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力の方が先に『Ｈレベル』になるので、位相遅れ信号は出力されない。一方、位相進み検出部１２ｂでは遅延基準点検出部２１１の出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、位相進み信号は出力されない。

期間Ｐ３において受信データの立ち上がりエッジが発生した場合、位相進み検出部１２ｂでは遷移点検出部１１４ｄｄの出力よりも遅延基準点検出部２１１の出力が先に『Ｈレベル』になるので、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第３の実施形態）
＜構成＞
この発明の第３の実施形態によるクロックデータリカバリシステムの構成および位相調整部３の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。位相比較器１０の各々では、受信データと基準クロック信号とを位相比較することによって『位相遅れ』の有無を検出するとともに、一定期間遅延させた受信データ（遅延データ）と基準クロック信号とを位相比較することによって『位相進み』の有無を検出する。

＜位相比較器の構成＞
図１１は、この発明の第３の実施形態による位相比較器１０の構成を示す。この位相比較器１０では、位相遅れ検出部１２ｂは、図３に示した位相遅れ検出部１２ｂに加えて、遅延素子３０１と、フリップフロップ３０２と、ＡＮＤ回路３０３とを備える。その他の構成は図３と同様である。

遅延素子３０１は、受信データを一定期間遅延させて遅延データを出力する。なお、遅延素子３０１における遅延量は『Ｄ（０＜Ｄ＜ｉ）』である。フリップフロップ３０２は、基準クロック信号の反転信号と遅延素子３０１からの遅延データとを受け取り、遅延データの立ち上がりエッジに同期して基準クロック信号の反転信号を保持する。ＡＮＤ回路３０３は、フリップフロップ１０５ａの出力およびフリップフロップ３０２の出力の両方が『Ｈレベル』である場合には自己の出力を『Ｈレベル』にし、それ以外の場合には自己の出力を『Ｌレベル』にする。論理回路１０６ａは、比較期間検出部１１からの比較信号が『Ｌレベル』でありＡＮＤ回路３０３の出力が『Ｈレベル』である場合に自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する）。

＜位相比較器による動作＞
図１２を参照しつつ、図１１に示した位相比較器１０による動作について説明する。図１２では、第１および第２クロック信号の各々の立ち上がりエッジで規定される比較期間に注目している。なお、ここでは、基準クロック信号は第１クロック信号に対して位相が『０．７５Ｔ』遅れており、遅延素子３０１における遅延量Ｄは『０．５Ｔ』であるものとする。

（Ａ），（Ｂ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｈレベル』になる。また、遅延データの立ち上がりエッジも基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ３０２の出力も『Ｈレベル』になる。よって、位相遅れ信号が出力される。なお、（Ａ）のように、受信データの立ち上がりエッジが比較期間の始点よりも前に発生する場合は、比較信号が『Ｌレベル』にならないので、位相遅れ信号は出力されない。

（Ｃ），（Ｄ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｈレベル』になる。しかし、遅延データの立ち上がりエッジは基準クロック信号の立ち上がりエッジよりも後に発生するので、位相遅れ検出部１２ａのフリップフロップ３０２の出力は『Ｌレベル』になり、位相遅れ信号は出力されない。一方、位相進み検出部１２ｂの出力のフリップフロップ１０５ｂの出力は『Ｌレベル』であるので、位相進み信号は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。

（Ｅ），（Ｆ），（Ｇ）の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも後に発生するので、位相遅れ検出部１２ａのフリップフロップ１０５ａの出力は『Ｌレベル』である。一方、位相進み検出部１２ｂのフリップフロップ１０５ｂの出力は『Ｈレベル』になるので、位相進み信号が出力される。

以上のように、「比較期間の始点」から「基準クロック信号の立ち上がりエッジから遅延量Ｄに相当する期間分だけ前の時点」までの期間では位相遅れ信号が出力され、「基準クロック信号の立ち上がりエッジから遅延量Ｄに相当する期間分だけ前の時点」から「基準クロック信号の立ち上がりエッジ」までの期間は不感帯となり、「基準クロック信号の立ち上がりエッジ」から「比較期間の終点」までの期間では位相進み信号が出力される。

＜遅延素子の遅延量＞
なお、遅延素子３０１における遅延量および第１クロック信号と基準クロック信号との位相差は、上記数値に限定されないが、位相判定処理の対称性を考慮すると、遅延素子３０１における遅延量Ｄが『Ｔ／２以下』であり、基準クロック信号の位相が第１クロック信号に対して『（Ｔ＋Ｄ）／２』遅れている場合が好ましい。

＜効果＞
以上のように、受信データと遅延データとを用いて不感帯を形成することにより、ジッタに対する耐久性が向上する。さらに、従来の位相比較器よりも遅延素子の個数が少ないので、電源電圧・温度の変動による影響を軽減することができる。

なお、ｎ個の位相比較器１０の各々に遅延素子３０１を１つずつ設けずに、クロックデータリカバリシステムに遅延データを生成するための１つの遅延素子を新たに設け、位相比較器１０の各々に対して受信データと遅延データの両方を供給するように構成しても同様の効果を奏する。

（第３の実施形態による位相比較器の変形例）
なお、イネーブル信号が比較期間の始点以前に『Ｈレベル』になるように構成されている場合は、第１の実施形態と同様に、ロード／ホールド切替機能付きフリップフロップを一般的なディレイフリップフロップに置き換えることが可能である。

＜構成＞
図１３は、図１１に示した位相比較器の変形例を示す。位相遅れ検出部１２ａは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、遅延素子３１０と、フリップフロップ（遅延遷移点検出部）３１１と、ＮＡＮＤ回路３１３ｂ，３１２ａ，３１３ａと、ＯＲ回路３１４と、ＮＯＲ回路１１６ａとを含む。位相進み検出部１２ｂは、フリップフロップ（基準点検出部）１１４ｃｃと、フリップフロップ（遷移点検出部）１１４ｄｄと、ＮＡＮＤ回路３１２ｂと、ＮＯＲ回路１１６ｂとを含む。ここでは、位相遅れ検出部１２ａおよび位相進み検出部１２ｂは、基準点検出部１１４ｃｃおよび遷移点検出部１１４ｄｄを共有している。

ＮＡＮＤ回路３１２ａ，３１３ａによって構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遅延遷移点検出部３１１の出力のうち遅延遷移点検出部３１１の出力が先に『Ｈレベル』になった場合にはＯＲ回路３１４に対応する出力（第１内部信号Ｓ３１３ａ）を『Ｌレベル』にし、それ以外の場合には第１内部信号Ｓ３１３ａを『Ｈレベル』にする。ＮＡＮＤ回路３１２ｂ，３１３ｂによって構成されたＲＳラッチは、基準点検出部１１４ｃｃの出力および遷移点検出部１１４ｄｄのうち基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になった場合にはＮＯＲ回路１１６ｂに対応する出力（第２内部信号Ｓ３１２ｂ）を『Ｌレベル』にし、遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になった場合にはＯＲ回路３１４に対応する出力（位相遅れ予測信号Ｓ３１３ｂ）を『Ｌレベル』にする。ＯＲ回路３１４は、第１内部信号Ｓ３１３ａおよび位相遅れ予測信号Ｓ３１３ｂの両方が『Ｌレベル』である場合には自己の出力を『Ｌレベル』にし、それ以外の場合には自己の出力を『Ｈレベル』にする。

ＮＯＲ回路１１６ａは、比較信号およびＯＲ回路３１４の出力の両方が『Ｌレベル』である場合に、自己の出力を『Ｈレベル』にする（すなわち、位相遅れ信号を出力する。）ＮＯＲ回路１１６ｂは、比較信号および第２内部信号Ｓ３１２ｂの両方が『Ｌレベル』である場合に、自己の出力を『Ｈレベル』にする（すなわち、位相進み信号を出力する）。

＜動作＞
図１２の（Ａ），（Ｂ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生する場合、位相関係検出部１２では、基準点検出部１１４ｃｃの出力よりも遅延遷移点検出部３１１の出力が先に『Ｈレベル』になるので、第１内部信号Ｓ３１３ａが『Ｌレベル』になる。一方、基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力が先に『Ｈレベル』になるので、第２内部信号Ｓ３１２ｂは『Ｈレベル』のままであり、位相遅れ予測信号Ｓ３１３ｂが『Ｌレベル』になる。よって、ＯＲ回路３１４の出力は『Ｌレベル』になるので、位相遅れ信号が出力される。

図１２の（Ｃ），（Ｄ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも前に発生する場合、遅延遷移点検出部３１１の出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、第１内部信号Ｓ３１３ａは『Ｈレベル』のままである。一方、基準点検出部１１４ｃｃの出力よりも遷移点検出部１１４ｄｄの出力の方が先に『Ｈレベル』になるので、位相遅れ予測信号Ｓ３１３ｂが『Ｌレベル』になる。よって、ＯＲ回路３１４の出力は『Ｈレベル』のままであり、位相遅れ信号は出力されない。また、第２内部信号Ｓ３１２ｂは『Ｈレベル』のままであるので、位相進み信号は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。

図１２の（Ｅ），（Ｆ），（Ｇ）のように、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジよりも後に発生する場合、遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、第２内部信号Ｓ３１２ｂが『Ｌレベル』になる。よって、位相進み信号が出力される。

比較期間検出部１１，位相遅れ検出部１２ａ，および位相進み検出部１２ｂの各々の出力は、リセット信号が『Ｌレベル』になるまで保持され、リセット信号が『Ｌレベル』になった時点でクリアされる（『Ｌレベル』になる）。

＜効果＞
この構成によれば、遷移点検出部１１４ｄｄおよび基準点検出部１１４ｃｃであるディレイフリップフロップのＤ入力が電源にプルアップされているので、セットアップ制約を考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価することができる。

（第４の実施形態）
＜クロックデータリカバリシステムの構成＞
この発明の第４の実施形態によるクロックデータリカバリシステムの構成および位相調整部の構成は図１および図２と同様であるが、位相比較器１０の構成が異なる。

図１４は、本実施形態における位相調整部３の構成を示す。第ｐ番目の位相比較器１０は、ｎ本の期間設定クロック信号のうち第ｐ番目の期間設定クロック信号を第１クロック信号として受け取るとともに、第１クロック信号に対して位相が『ｈ』遅れている第２クロック信号（図１４では、第１クロック信号である第ｐ番目の期間設定クロック信号に対して位相が『１Ｔ』遅れている第ｑ番目の期間設定クロック信号）を受け取る。また、第ｐ番目の位相比較器１０は、ｎ本の基準クロック信号のうち第１クロック信号に対して位相が『ｉ』遅れている基準クロック信号（図１４では、第１クロック信号である第ｐ番目の期間設定クロック信号に対応する第ｐ番目の基準クロック信号）を受け取る。例えば、第１番目の位相比較器１０は、第１期間設定クロック信号を第１クロック信号として受け取り、第２期間設定クロック信号を第２クロック信号として受け取り、第１期間設定クロック信号に対応する第１基準クロック信号を受け取る。

また、位相比較器１０の各々において、位相関係検出部１２は、受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると、『位相遅れ』を検出する。また、位相関係検出部１２は、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると、『位相進み』を検出する。このように、本実施形態による位相比較器では、第１〜第３の実施形態による位相比較器に対して、位相関係の検出結果が逆になる。これにより、本実施形態のクロックデータリカバリシステムでは、受信データの立ち上がりエッジが基準クロック信号の立ち上がりエッジに近づくと基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジから遠ざかるように、位相制御が実行される。

ここでは、位相比較器１０の各々の受信部１４は、基準クロック信号をラッチクロックとして受け取り、基準クロック信号に同期して受信データを保持するとともに、保持した受信データを同期済データとして出力する。

＜位相比較器の構成＞
図１５は、この発明の第４の実施形態による位相比較器の構成を示す。この位相比較器では、位相遅れ検出部１２ａは、遷移点検出部１１４ｄｄに代えて、基準点検出部１１４ｃｃを含む。位相進み検出部１２ｂは、基準点検出部１１４ｃｃに代えて、遷移点検出部１１４ｄｄを含む。なお、ここでは、受信部１４は、第２クロック信号に代えて、基準クロック信号を受け取る。その他の構成は図７と同様である。

＜動作＞
図１６と図１７とを比較しつつ、図１５に示した位相比較器１０による動作について説明する。図１６は、図１０に示した位相比較器による動作についての図であり、図１７は、図１５に示した位相比較器による動作についての図である。なお、図１７では、第２クロック信号が第１クロック信号に対して位相が１Ｔ遅れており、基準クロック信号が第１クロック信号に対して位相が『Ｔ／２』遅れている例を図示している。

図１６の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生すると、位相比較器１０は、位相進み信号を出力する。位相制御部４は、位相比較器１０からの位相進み信号に応じて、位相選択信号に示された番号を大きくする。これにより、多相クロック選択部２から出力されるクロック信号（ｎ本の期間設定クロック信号およびｎ本の基準クロック信号）の位相は遅くなる。これにより、遅延基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジに近づくとともに、第２クロック信号（ラッチクロック）の立ち上がりエッジが受信データの遷移点間における中央部分（データアイが十分に開いている部分）へ向かって移動する。

図１７の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると、遷移点検出部１１４ｄｄの出力よりも基準点検出部１１４ｃｃの出力が先に『Ｈレベル』になるので、位相遅れ検出部１２ａの出力が『Ｈレベル』になる（すなわち、位相遅れ信号が出力される）。位相制御部４は、位相比較器１０からの位相遅れ信号に応じて、位相選択信号に示された番号を小さくする。これにより、多相クロック選択部２から出力されるクロック信号の位相は早くなる。逆に、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると、位相比較器１０から位相進み信号が出力されて、多相クロック選択部２から出力されるクロック信号の位相は遅くなる。このようにして、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジから一定期間離れた時点に配置されるように、基準クロック信号の位相が調整される。すなわち、基準クロック信号の立ち上がりエッジが受信データの遷移点間における中央部分に配置されるので、基準クロック信号の立ち上がりエッジに同期して受信データを正確に保持することができる。

＜第２クロック信号の遅延量＞
図１７のように、１ビット分の受信データに相当する期間（１Ｔ）のうち全体において位相比較処理を実行する場合、第１クロック信号に対して位相が『Ｔ／２』遅れているクロック信号を基準クロック信号として使用し、第１クロック信号に対して位相が『１Ｔ』遅れているクロック信号を第２クロック信号として使用すれば良い。この場合、第１〜第３実施形態と同様に、第１クロック信号として第１期間設定クロック信号（第３主クロック），第１基準クロック信号として第１基準クロック信号（第７主クロック），第２クロック信号として第２期間設定クロック信号（第１１主クロック）を使用すれば良い。

また、図１８のように、範囲Ｕの不感帯を設定する場合、基準クロック信号の位相は第１クロック信号に対して『（Ｔ−Ｕ）／２』遅れており、第２クロック信号の位相は第１クロック信号に対して『Ｔ−Ｕ』遅れていれば良い。この場合、第２クロック信号は、遅延素子を用いて第１クロック信号である期間設定クロック信号を遅延させることで生成しても良いし、多相クロック選択部２において第１クロック信号（期間設定クロック信号）より所定の相数分だけ遅れている主クロックを選択することによって実現しても良い。また、位相判定処理の対称性を考慮すると、「Ｕ＝０．５Ｔ』である場合が最適である。すなわち、第２クロック信号の位相が第１クロック信号に対して『０．５Ｔ』遅れており、基準クロック信号の位相が第１クロック信号に対して『０．２５Ｔ』遅れている場合が最適である。

＜効果＞
以上のように、データアイが十分に開いている部分に基準クロック信号の立ち上がりエッジが移動するように位相調整し、その基準クロック信号の立ち上がりエッジに同期して受信データを受信するので、受信データを正確に保持することができる。

（第５の実施形態）
以上の実施形態では、基準クロック信号の立ち上がりエッジと受信データの立ち上がりエッジとの位相関係を検出するものとして説明しているが、受信データの立ち下がりエッジを位相比較処理の対象に加えても良い。このように、受信データの立ち上がりエッジ・立ち下がりエッジの両方を位相判定の対象とすることで、一方だけを位相比較処理の対象とする場合よりもクロックデータリカバリシステムの応答特性を２倍にすることできる。両エッジを位相比較処理の対象とするためには、受信データの両エッジに同期するようにフリップフロップを構成することで実現できるが、一方のエッジだけを位相比較処理の対象とする場合よりもフリップフロップの速度マージンが『１／２』になってしまう。

＜クロックデータリカバリシステムの構成＞
図１９は、この発明の第５の実施形態によるクロックデータリカバリシステムの構成を示す。このシステムは、図１に示したクロックデータリカバリシステムに加えて、位相調整部５を備える。位相調整部５は、位相調整部３と同様の構成である。例えば、位相調整部３の位相比較器１０が図３に示した構成であれば、位相調整部５の位相比較器１０も図３に示した構成である。なお、図３に示した構成以外にも第１〜第４の実施形態による位相比較器を適用することは、当然、可能である。但し、同期済データを出力する受信部１４は、位相調整部３，５のうちいずれか一方に含まれていれば良い。位相調整部５は、反転された受信データと多相クロック選択部２からのｎ本の期間設定クロック信号およびｎ本の基準クロック信号と受け取り、ｎ個の位相検出結果を出力する。

ここでは、位相調整部３が受信データの立ち上がりエッジと基準クロック信号の立ち上がりエッジとに基づいて位相関係を検出する一方、位相調整部５が受信データの立ち下がりエッジと基準クロック信号の立ち上がりエッジとに基づいて位相関係を検出する。

位相調整部３，５について詳しく述べると、位相調整部３の位相比較器１０の各々において、比較期間検出部１１は、第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジで規定した比較期間中に受信データが『Ｌレベル』から『Ｈレベル』になると比較信号を出力する。位相遅れ検出部１２ａは、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジよりも先に発生している場合に『位相遅れ』であると判定する。位相進み検出部１２ｂは、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジよりも後に発生している場合に『位相進み』であると判定する。

一方、位相調整部３の位相比較器１０の各々において、比較期間検出部１１は、比較期間中に受信データが『Ｈレベル』から『Ｌレベル』になると比較信号を出力する。位相遅れ検出部１２ａは、基準クロック信号の立ち上がりエッジが受信データの立ち下がりエッジよりも先に発生している場合に『位相遅れ』であると判定する。位相進み検出部１２ｂは、基準クロック信号の立ち上がりエッジが受信データの立ち下がりエッジよりも後に発生している場合に『位相進み』であると判定する。

位相制御部４は、位相調整部３，５の各々からの位相検出結果を受け取り、各々の位相検出結果を論理演算することによって、位相選択信号の制御に反映する。

＜動作＞
次に、図１９に示したクロックデータリカバリシステムによる動作について説明する。

受信データの立ち上がりエッジが発生すると、位相調整部３は、受信データと基準クロック信号との位相関係を検出し、位相検出結果を位相制御部４へ出力する。位相制御部４は、位相調整部３からの位相検出結果に基づいて位相選択信号を変化させる。

一方、受信データの立ち下がりエッジが発生すると、位相調整部５は、受信データと基準クロック信号との位相関係を検出し、位相検出結果を位相制御部４へ出力する。位相制御部４は、位相調整部５からの位相検出結果に基づいて位相選択信号を変化させる。

このように、位相制御部４は、位相調整部３，５の各々の位相検出結果を受け取り位相選択信号を変化させることになる。つまり、受信データの立ち上がりエッジおよび立ち下がりエッジのうち一方だけを位相判定の対象とする場合よりも２倍の分解能を持った位相情報に基づいた位相制御が可能になる。

なお、位相制御部４は、位相調整部３，５の各々から位相検出結果を受け取るたびに位相選択信号の制御を実行しても良いし、一定量の位相検出結果を蓄積し蓄積した位相検出結果に基づいて数サイクルに１回の割合で位相選択信号の制御を実行しても良い。

＜効果＞
以上のように、受信データの立ち上がりエッジだけでなく、受信データの立ち下がりエッジとを位相比較処理に用いることによって、クロックデータリカバリシステムの応答特性を向上させることができる。

（位相調整部における位相比較処理）
以上の各実施形態において、位相調整部３が１サイクルにｎビット分の位相比較処理を実行するものとして説明してきたが、位相調整部３による１サイクル分の位相比較処理において処理される受信データのビット数は、『ｎビット』よりも少なくても良い。すなわち、位相調整部３は、１サイクル中にｍビット分（ｍは整数であり、２≦ｍ≦ｎ）の位相比較処理を実行するために、ｍ個の位相比較器を含む。ここで、『ｍ＜ｎ』である場合、位相調整部３は、ｎビット分の同期済データを出力するために、『ｎ−ｍ』個の受信部をさらに含む。

図２０のように、第１〜第３の実施形態において『ｍ＝２』である場合、位相調整部３は、図２に示した第２番目，第３番目，および第５番目の位相比較器１０に代えて、第２番目，第３番目，および第５番目の受信部１４を含む。第ｐ番目の受信部１４は、第ｑ番目の期間設定クロック信号をラッチクロックとして受け取り、受け取ったラッチクロックに同期して受信データをラッチすることによって同期済データを出力する。例えば、第２番目の受信部１４は、第３期間設定クロック信号に同期して受信データをラッチすることによって、第２同期済データを出力する。図２０のように、位相調整部３は、ｎビット分（ここでは、ｎ＝５）の同期済データを出力するために、隣接する信号間の位相差が１Ｔであるｎ本の期間設定クロック信号をラッチクロック信号として受け取る。また、位相調整部３は、ｍビット分（ここでは、ｍ＝２）の位相比較処理を実行するために、ｎ本の期間設定クロックのうちｍ本の期間設定クロック信号をｍ本の第１クロック信号として受け取るとともに、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相が『１Ｔ』遅れているｍ本の第２クロック信号を受け取る。ここで、位相調整部３は、ｍビット分の位相比較処理のために、ｍ本の第１クロック信号に対応するｍ本の基準クロック信号を受け取れば良い。例えば、図２０では、位相調整部３は、２本の第１クロック信号として第１および第４期間設定クロック信号を受け取り、２本の第２クロック信号として第２および第５期間設定クロック信号を受け取り、第１および第４基準クロック信号を受け取る。

また、図２１のように、第４の実施形態において『ｍ＝２』である場合、位相調整部３は、図１４に示した第２番目，第３番目，および第５番目の位相比較器１０に代えて、第２番目，第３番目，および第５番目の受信部１４を含む。第ｐ番目の受信部１４は、第ｐ番目の基準クロック信号をラッチクロックとして受け取り、受け取ったラッチクロックに同期して受信データをラッチすることによって同期済データを出力する。例えば、第２番目の受信部１４は、第２基準クロック信号に同期して受信データをラッチすることによって、第２同期済データを出力する。図２１のように、位相調整部３は、ｎビット分（ここでは、ｎ＝５）の同期済データを出力するために、ｎ本の基準クロック信号をラッチクロック信号として受け取る。ｎ本の基準クロック信号において、隣接する基準クロック信号間の位相差は『１Ｔ』である。また、位相調整部３は、ｍビット分（ここでは、ｍ＝２）の位相比較処理を実行するために、ｎ本の期間設定クロック信号のうちｍ本の期間設定クロック信号をｍ本の第１クロック信号として受け取るとともに、ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相が『ｈ』遅れているｍ本の第２クロック信号（図２１では、第１クロック信号である第ｐ番目の期間設定クロック信号に対して位相が『１Ｔ』遅れている第ｑ番目の期間設定クロック信号）を受け取る。ここで、位相調整部３は、ｍビット分の位相比較処理のために、ｎ本の基準クロック信号のうちｍ本の第１クロック信号に対応するｍ本の基準クロック信号（図２１では、第１クロック信号である第ｐ番目の期間設定クロック信号に対応する第ｐ番目の基準クロック信号）を受け取れば良い。

さらに、第５の実施形態において、位相調整部５による１サイクル分の位相比較処理において処理される受信データのビット数は、ｎビット分よりも少なくても良い。すなわち、位相調整部５は、１サイクル中にｋビット分（ｋは整数であり、２≦ｋ≦ｎ）の位相比較処理を実行するために、ｋ個の位相比較器を含む。ここで、『ｋ＜ｎ』である場合、位相調整部５は、ｎビット分の同期済データを出力するために、『ｎ−ｋ』個の受信部１４をさらに含む。

（位相遅れ信号・位相進み信号の出力）
以上の各実施形態で説明した位相比較器では、位相遅れ検出部１２ａからの位相遅れ信号を位相遅れ信号保持部１３ａが保持し、位相進み検出部１２ｂからの位相進み信号を位相進み信号保持部１３ｂが保持しているが、図２２，図２３のように、位相比較器１０が、図３，図７に示した位相遅れ信号保持部１３ａおよび位相進み信号保持部１３ｂに代えて、出力クロックに同期して駆動する比較信号保持部１３３，位相遅れ検出保持部１３３ａ，位相進み検出保持部１３３ｂを含んでいても良い。

比較信号保持部１３３は、比較期間検出部１１からの比較信号（図２２では論理回路１０３の出力，図２３では論理回路１１３の出力）を保持する。位相遅れ検出保持部１３３ａは、位相遅れ検出部１２ａの検出結果（図２２ではフリップフロップ１０５ａの出力，図２３では第１内部信号Ｓ１１５ａ）を保持する。位相進み検出保持部１３３ｂは、位相進み検出部１２ｂの検出結果（図２２ではフリップフロップ１０５ｂの出力，図２３では第２内部信号Ｓ１１５ｂ）を保持する。なお、図３，図７に示した位相比較器１０のみならず、第２の実施形態（図８，図１０），第３の実施形態（図１１，図１３），および第４の実施形態（図１５）における位相比較器においても、比較信号保持部１３３，位相遅れ検出保持部１３３ａ，位相進み検出保持部１３３ｂは、当然、適用可能である。

（基準クロック信号および遅延基準クロック信号）
ここまでの説明で明らかであるが、第１の実施形態では、基準クロック信号とデータの遷移点とが同じタイミングになるように位相制御が行なわれる。また、第２の実施形態では、位相比較器１０の不感帯の始点を基準クロック信号で規定する一方、不感帯の終点を遅延基準クロック信号で規定しており、データの遷移点が不感帯内部に納まるように位相制御が行なわれる。さらに、第３の実施形態では、位相比較器１０の不感帯の終点を基準クロック信号で規定する一方、不感帯の範囲を受信データの遅延量で規定している。

また、第１〜第３の実施形態では、データラッチタイミングとして比較期間の終点（第２クロック信号の立ち上がりエッジ）が利用されている。理論的には、位相制御の収束点（第１の実施形態では基準クロック信号の立ち上がりエッジ，第２および第３の実施形態では不感帯内部）からデータラッチタイミングまでの期間が、受信部１４であるフリップフロップのセットアップ制約・ホールド制約を満たすことができる長さであることが好ましい。このように構成すれば、受信データを正しく保持することができ、正確な同期済データとして出力することができる。

第４の実施形態では、位相比較器１０の不感帯の始点を比較期間の終点（すなわち、第２クロック信号の立ち上がりエッジ）で規定する一方、不感帯の終点を次の比較期間の始点（すなわち、次の第１クロック信号の立ち上がりエッジ）で規定することができ、データの遷移点が基準クロック信号から所定期間だけ離れた位置になるように位相制御が行われる。

また、第４の実施形態では、データラッチタイミングとして基準クロック信号が利用されている。理論的には、比較期間の始点（すなわち、第１クロック信号の立ち上がりエッジ）から基準クロック信号の立ち上がりエッジまでの期間が受信部１４であるフリップフロップのセットアップ制約を満たし、且つ、基準クロック信号の立ち上がりエッジから比較期間の終点（すなわち、第２クロック信号の立ち上がりエッジ）までの期間がホールド制約を満たすことができる長さであることが好ましい。このように構成すれば、受信データを正しく保持することができ、正確な同期済データとして出力することができる。

また、クロックデータリカバリシステムにおいて位相制御量が離散的な値である場合、受信データの遷移点と位相制御の収束点とを完全に一致させることが困難である。また、ジッタ等によって位相制御の収束点から受信データの遷移点がずれてから位相制御が働くまでの期間においても、受信データを正しく保持しなければならない。実際の通信において発生するジッタ強度等を考慮して、基準クロック信号や遅延基準クロック信号を設定することが望ましい。例えば、高周波数のジッタが発生しやすい通信では位相比較器１０の不感帯が広くなるようにクロック信号の位相差を設定し、低周波数のジッタが発生しやすい通信では不感帯が狭くなるようにクロック信号の位相差を設定することが好ましい。

また、通信エラーを低減するためのキャリブレーション期間を備えている通信プロトコルもある。このような通信プロトコルとしては、モデムを介した通信などが一般的である。このような通信プロトコルでは、キャリブレーション期間において特定のデータパターンが送信され、そのデータパターンに基づいて受信側の機器の動作モードを決定したり、回路動作を安定点に収束させる処理が行なわれる。このように、送信側の機器から事前に形式が分かっているデータが送信され、受信側の機器においてそのデータを受信する期間が設定されている。この場合、その受信期間中に受信部１４によって保持された受信データを監視しておき、期待したデータを受信できていない場合には基準クロック信号の位相を受信部１４のセットアップ・ホールドマージンが緩和する方向にずらすことによって、ジッタに強いクロックデータリカバリシステムを実現することできる。

また、キャリブレーション期間以外の通常の通信期間においても、通信データが含む誤り訂正コードや定期的に送信される特定のコードを監視することによって、同様の制御が可能であることは明らかである。誤り訂正コードとしては、ＩＥＥＥ１３９４ａプロトコルが備えているＣＲＣコードが良く知られている。このコードは下位ｎビットが上位ｎビットの反転になっている形式である。また、ＩＥＥＥ１３９４ｂプロトコルでは、コンマパターンと呼ばれる特定のビット列が一定期間毎に送信される。このような通信プロトコルの特性を利用してクロック信号（期間設定クロック信号，基準クロック信号等）の位相差を適応的に制御することによって、ジッタなどのノイズに強いクロックデータリカバリシステムを実現することができる。

本発明は、位相比較器やクロックデータリカバリシステム等の用途に適用でき、高速なデータ通信への適用技術として有用である。

この発明の第１の実施形態によるクロックデータリカバリシステムの構成を示すブロック図である。 図１に示した位相調整部の内部構成を示すブロック図である。 図２に示した位相比較器の構成を示す回路図である。 イネーブル信号を生成するための構成の一例を示す回路図である。 リセット信号を生成するための構成の一例を示す回路図である。 図３に示した位相比較器による動作について説明するための図である。 図３に示した位相比較器の変形例を示す回路図である。 この発明の第２の実施形態による位相比較器の構成を示す回路図である。 図８に示した位相比較器による動作について説明するための図である。 図８に示した位相比較器の変形例を示す回路図である。 この発明の第３の実施形態による位相比較器の構成を示す図である。 図１１に示した位相比較器による動作について説明するための図である。 図１１に示した位相比較器の変形例を示す回路図である。 この発明の第４の実施形態による位相調整部の構成を示すブロック図である。 図１４に示した位相比較器の構成を示す回路図である。 図１０に示した位相比較器による動作について説明するための図である。 図１５に示した位相比較器による動作について説明するための図である。 図１５に示した位相比較器において不感帯を設定した場合の各クロック信号の位相関係を説明するための図である。 この発明の第５の実施形態によるクロックデータリカバリシステムの構成を示すブロック図である。 図２に示した位相調整部の変形例を示すブロック図である。 図１４に示した位相調整部の変形例を示すブロック図である。 図３に示した位相比較器の変形例について説明するための回路図である。 図７に示した位相比較器の変形例について説明するための回路図である。 従来の位相比較器の構成を示す回路図である。 従来の位相比較器の構成を示す回路図である。

符号の説明

１ クロック生成部
２ 多相クロック選択部
３，５ 位相調整部
４ 位相制御部
１０ 位相比較器
１１ 比較期間検出部
１２ 位相関係検出部
１２ａ 位相遅れ検出部
１２ｂ 位相進み検出部
１３ａ 位相遅れ信号保持部
１３ｂ 位相進み信号保持部
１４ 受信部
１０１，１０２，１０５ａ，１０５ｂ フリップフロップ
１０３，１１３，１０６ａ，１０６ｂ 論理回路
ＥＮ１０，１０４ インバータ
ＥＮ１０１，ＥＮ１０２，ＥＮ１０３，ＲＥ１０１ 論理回路
１１０ ＡＮＤ回路
１１１，１１２ フリップフロップ
１１４ｄｄ 遷移点検出部
１１４ｃｃ 基準点検出部
１１５ａ，１１５ｂ，２１２ａ，２１３ａ，２１２ｂ，２１３ｂ，３１２ａ，３１３ａ，３１２ｂ，３１３ｂ ＮＡＮＤ回路
１１６ａ，１１６ｂ ＮＯＲ回路
２１１ 遅延基準点検出部
３０１，３１０ 遅延素子
３０２ フリップフロップ
３０３ ＡＮＤ回路
３１１ 遅延遷移点検出部
１３３ 比較信号保持部
１３３ａ 位相遅れ検出保持部
１３３ｂ 位相進み検出保持部

Claims (22)

1. データの１ビット長がＴであるデータ信号と周期がｎＴ（ｎは２以上の整数）である第１クロック信号と周期がｎＴであり且つ前記第１クロック信号に対して位相がｈ（０＜ｈ≦１Ｔ）遅れている第２クロック信号とを受け取り、前記第１クロック信号の立ち上がりエッジと第２クロック信号の立ち上がりエッジとの間の期間を比較期間と規定し、当該比較期間中に前記データ信号の遷移の有無を検出する比較期間検出部と、
   前記データ信号と周期がｎＴであり且つ前記第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れている基準クロック信号とを受け取り、前記データ信号と前記基準クロック信号との位相関係を検出し、前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると位相関係の検出結果を出力する位相関係検出部とを備える
   位相比較器。
2. 請求項１において、
   前記第２クロック信号は、前記第１クロック信号に対して位相が１Ｔ遅れており、且つ、前記データ信号を取り込むタイミングを示すクロックであり、
   前記位相関係検出部は、
   前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
   前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
   位相比較器。
3. 請求項２において、
   前記位相遅れ検出部は、
   前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第１保持部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含み、
   前記位相進み検出部は、
   前記データ信号の遷移に同期して前記基準クロック信号を保持する第２保持部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む
   位相比較器。
4. 請求項２において、
   前記位相遅れ検出部は、
   前記データ信号の遷移を検出する遷移点検出部と、
   前記遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第１内部信号を出力する第１出力部と、
   前記第１出力部によって第１内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ信号出力部とを含み、
   前記位相進み検出部は、
   前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、
   前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第２内部信号を出力する第２出力部と、
   前記第２出力部によって第２内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み信号出力部とを含み、
   前記第１出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、前記第１内部信号を出力し、
   前記第２出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に前記遷移点検出部によってデータ信号の遷移が検出されると、前記第２内部信号を出力する
   位相比較器。
5. 請求項１において、
   前記第２クロック信号は、前記第１クロック信号に対して位相が１Ｔ遅れており、且つ、前記データ信号を取り込むタイミングを示すクロックであり、
   前記位相関係検出部は、
   前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
   前記データ信号の遷移よりも時間的に前に前記基準クロック信号に対して位相がＤ（０＜Ｄ＜１Ｔ−ｉ）遅れている遅延基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
   位相比較器。
6. 請求項５において、
   前記位相遅れ検出部は、
   前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第１保持部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第１保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部とを含み、
   前記位相進み検出部は、
   前記データ信号の遷移に同期して前記遅延基準クロック信号を保持する第２保持部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む
   位相比較器。
7. 請求項５において、
   前記位相遅れ検出部は、
   前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、
   前記データ信号の遷移を検出する遷移点検出部と、
   前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、第１内部信号を出力する第１出力部と、
   前記第１出力部によって第１内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ信号出力部とを含み、
   前記位相進み検出部は、
   前記遅延基準クロック信号の立ち上がりエッジを検出する遅延基準点検出部と、
   前記遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に前記遅延基準点検出部によって遅延基準クロック信号の立ち上がりエッジが検出されると、第２内部信号を出力する第２出力部と、
   前記第２出力部によって第２内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み信号出力部とを含む
   位相比較器。
8. 請求項１において、
   前記第２クロック信号は、前記第１クロック信号に対して位相が１Ｔ遅れており、且つ、前記データ信号を取り込むタイミングを示すクロックであり、
   前記位相関係検出部は、
   前記データ信号に対してＤ（０＜Ｄ＜ｉ）遅延している遅延データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
   前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
   位相比較器。
9. 請求項８において、
   前記位相遅れ検出部は、
   前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第１保持部と、
   前記遅延データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する遅延保持部と、
   前記第１保持部および遅延保持部の各々の保持結果の論理積を出力する第１出力部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第１出力部の出力を位相遅れ信号として出力する位相遅れ信号出力部とを含み、
   前記位相進み検出部は、
   前記データ信号の遷移に同期して前記基準クロック信号を保持する第２保持部と、
   前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると前記第２保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む
   位相比較器。
10. 請求項８において、
    前記位相遅れ検出部は、
    前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、
    前記データ信号の遷移を検出する遷移点検出部と、
    前記遅延データ信号の遷移を検出する遅延遷移点検出部と、
    前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、位相遅れ予測信号を出力する位相遅れ予測部と、
    前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に前記遅延遷移点検出部によって遅延データ信号の遷移が検出されると、第１内部信号を出力する第１出力部と、
    前記位相遅れ予測部によって位相遅れ予測信号が出力され且つ前記第１出力部によって第１内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ信号出力部とを含み、
    前記位相進み検出部は、
    前記遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されると、第２内部信号を出力する第２出力部と、
    前記第２出力部によって第２内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み信号出力部とを含む
    位相比較器。
11. 請求項１において、
    前記基準クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり、
    前記位相関係検出部は、
    前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
    前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
    位相比較器。
12. 請求項１１において、
    前記位相遅れ検出部は、
    前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、
    前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第１内部信号を出力する第１出力部と、
    前記第１出力部によって第１内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ信号出力部とを含み、
    前記位相進み検出部は、
    前記データ信号の遷移を検出する遷移点検出部と、
    前記遷移点検出部よってデータ信号の遷移が検出されたタイミングに応じて第２内部信号を出力する第２出力部と、
    前記第２出力部によって第２内部信号が出力され且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み信号出力部とを含み、
    前記第１出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に前記遷移点検出部によってデータ信号の遷移が検出されると、前記第１内部信号を出力し、
    前記第２出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、前記第２内部信号を出力する
    位相比較器。
13. 請求項５，６，７のうちいずれか１つにおいて、
    前記基準クロック信号は前記第１クロック信号に対して位相が０．２５Ｔ遅れており、
    前記遅延基準クロック信号は前記基準クロック信号に対して位相が０．５Ｔ遅れている
    位相比較器。
14. 請求項８，９，１０のうちいずれか１つにおいて、
    前記基準クロック信号は前記第１クロック信号に対して位相が０．７５Ｔ遅れており、
    前記遅延データ信号は前記データ信号に対して０．５Ｔ遅延している
    位相比較器。
15. 請求項１１または請求項１２において、
    前記基準クロック信号は前記第１クロック信号に対して位相が０．２５Ｔ遅れており、
    前記第２クロック信号は前記第１クロック信号に対して位相が０．５Ｔ遅れている
    位相比較器。
16. データの１ビット長がＴ（Ｔ＜０）であるデータ信号に対して、周期がｎＴ（ｎは整数であり、ｎ≧２）であり且つ隣接する信号間の位相差が１Ｔの倍数であるｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第１クロック信号と、前記ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｈ（０＜ｈ≦１Ｔ）遅れているｍ本の第２クロック信号と、前記ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ）遅れているｍ本の基準クロック信号とを用いて位相比較を行う装置であって、
    前記データ信号を受け取るとともに、前記ｍ本の第１クロック信号のうち第ｐ番目（ｐは整数であり、１≦ｐ≦ｍ）の第１クロック信号と前記ｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、当該第ｐ番目の第１クロック信号の立ち上がりエッジと当該第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、当該第ｐ比較期間中に当該データ信号の遷移の有無を検出するｍ個の比較期間検出部と、
    前記データ信号を受け取るとともに、前記ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、当該データ信号と当該第ｐ番目の基準クロック信号との位相関係を検出し、前記ｍ個の比較期間検出部のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力するｍ個の位相関係検出部とを備える
    位相比較装置。
17. 請求項１６において、
    前記ｍ個の比較期間検出部の各々が受け取る第２クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり、
    前記ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、
    前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
    前記データ信号の遷移よりも時間的に前に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
    位相比較装置。
18. 請求項１６において、
    前記ｍ個の比較期間検出部の各々が受け取る第２クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり、
    前記ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、
    前記データ信号の遷移よりも時間的に後に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
    前記データ信号の遷移よりも時間的に前に前記第ｐ番目の基準クロック信号に対して位相がＤ（０＜Ｄ＜１Ｔ−ｉ）遅れている第ｐ遅延基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
    位相比較装置。
19. 請求項１６において、
    前記ｍ個の比較期間検出部の各々が受け取る第２クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり、
    前記ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、
    前記データ信号に対してＤ（０＜Ｄ＜ｉ）遅延している遅延データ信号の遷移よりも時間的に後に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
    前記データ信号の遷移よりも時間的に前に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
    位相比較装置。
20. 請求項１６において、
    前記ｍ個の位相関係検出部の各々が受け取る基準クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり、
    前記ｍ個の位相関係検出部のうち第ｐ番目の位相関係検出部は、
    前記データ信号の遷移よりも時間的に前に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
    前記データ信号の遷移よりも時間的に後に前記第ｐ番目の基準クロック信号の立ち上がりエッジが発生し且つ前記第ｐ番目の比較期間検出部によって前記第ｐ比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む
    位相比較装置。
21. データの１ビット長がＴ（０＜Ｔ）であるデータ信号に対して周期がｎＴ（ｎは整数であり、ｎ≧２）であり且つ互いに位相が異なる複数の主クロックを生成するクロック生成部と、
    前記クロック生成部によって生成された複数の主クロックの中から、隣接する信号間の位相差が１Ｔの倍数であるｍ本（ｍは整数であり、２≦ｍ≦ｎ）の第１クロック信号と、前記ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｉ（０＜ｉ＜ｈ，０＜ｈ≦１Ｔ）遅れているｍ本の基準クロック信号とを選択する多相クロック選択部と、
    外部からのデータ信号と前記多相クロック選択部によって選択されたｍ本の第１クロック信号およびｍ本の基準クロック信号と、前記ｍ本の第１クロック信号に対応し且つ対応する第１クロック信号に対して位相がｈ遅れているｍ個の第２クロック信号とを受け取り、ｍ個の位相検出結果を出力する第１位相比較部と、
    前記位相比較部からのｍ個の位相検出結果に基づいて、前記多相クロック選択部によって選択されるクロック信号の位相を調整する位相制御部とを備え、
    前記第１位相比較部は、
    前記データ信号を受け取るとともに、前記ｍ本の第１クロック信号のうち第ｐ番目の第１クロック信号と前記ｍ本の第２クロック信号のうち第ｐ番目の第２クロック信号とを受け取り、当該第ｐ番目の第１クロック信号の立ち上がりエッジと当該第ｐ番目の第２クロック信号の立ち上がりエッジとの間の期間を第ｐ比較期間と規定し、当該第ｐ比較期間中に当該データ信号の遷移の有無を検出するｍ個の比較期間検出部と、
    前記データ信号を受け取るとともに、前記ｍ本の基準クロック信号のうち第ｐ番目の基準クロック信号を受け取り、当該データ信号と当該基準クロック信号との位相関係を検出し、前記ｍ個のうち第ｐ番目の比較期間検出部によって第ｐ比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第ｐ位相検出結果として出力するｍ個の位相関係検出部とを含む
    クロックデータリカバリシステム。
22. 請求項２１において、
    前記ｍ個の比較期間検出部のうちｋ個（ｋは整数であり、２≦ｋ≦ｍ）の比較期間検出部と、前記ｍ個の位相関係検出部のうち前記ｋ個の比較期間検出部に対応するｋ個の位相関係検出部とを含む第２の位相比較部をさらに備え、
    前記第１位相比較部に含まれるｍ個の比較期間検出部およびｍ個の位相関係検出部の各々は、前記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち一方に応答して動作し、
    前記第２位相比較部に含まれるｋ個の比較期間検出部およびｋ個の位相関係検出部の各々は、前記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち他方に応答して動作し、
    前記位相制御部は、前記第１位相比較部からのｍ個の位相検出結果と前記第２位相比較部からのｋ個の位相検出結果に基づいて、前記多相クロック選択部によって選択されるクロック信号の位相を設定する
    クロックデータリカバリシステム。

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