WO2008012928A1 - Comparateur de phase, dispositif de comparaison de phase, et système de récupération de données d'horloge - Google Patents

Comparateur de phase, dispositif de comparaison de phase, et système de récupération de données d'horloge Download PDF

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WO2008012928A1
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signal
transition
clock signal
data signal
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PCT/JP2006/322761
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Yukio Arima
Akinori Shinmyo
Toru Iwata
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Panasonic Corporation
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    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Definitions

  • Phase comparator Phase comparator, phase comparator, and clock data recovery system
  • the present invention relates to a phase adjustment technique for synchronizing a clock signal with received data in data communication.
  • the clock of the receiving device and the clock of the transmitting device must be synchronized, and the clock frequency may also vary depending on the operating environment such as power supply noise and temperature. Since they are not the same, it is necessary to reproduce the clock based on the data received by the receiving device. This process is generally called timing recovery or data clock recovery. In general timing recovery, a clock is generated on the receiving side, the phase difference between the clock and the received data is detected, and the frequency or phase of the clock is adjusted according to the detected phase difference. Do.
  • FIG. 24 shows a general phase difference detection means.
  • Each of the data detection means 161 and the clock detection means 162 is a flip-flop, the data pin is fixed at “H level”, the data signal and the clock signal are respectively input to the clock pin, and the reset pin
  • the reset signal output from the determination means 163 is input to.
  • the data signal becomes “H level”
  • the output of the data detection means 161 becomes “H level” and is output as the UP signal.
  • the clock signal becomes “H level”
  • the output of the clock detection means 162 becomes “H level” and is output as a DOWN signal.
  • the determination unit 163 monitors the output of the data detection unit 161 and the output of the clock detection unit 162, and outputs a reset signal when both become “H level”.
  • each of the output of the data detection unit 161 and the output of the clock detection unit 162 is reset to “level” when both become “H level”. For this reason, when the data signal arrives earlier than the clock signal, the “UP signal” is output for the same period as the phase difference, and in the opposite case, the “DOWN signal” is output for the same period as the phase difference. become. As a result, it is possible to detect how much the clock signal phase is advanced or delayed with respect to the data signal. [0004] Phase difference detection by such a method can be realized with a simple circuit, but if the data rate is increased, the pulse width of the UP and DOWN signals becomes shorter and a full swing cannot be performed, making accurate phase difference detection difficult. It becomes. In order to solve these problems, US Pat. No. 5,905,769 (Patent Document 1) and Japanese Unexamined Patent Application Publication No. 2004-180188 (Patent Document 1) disclose a method for determining the phase using the result of oversampling the received data. It is disclosed in Reference 2).
  • Patent Document 1 discloses a phase comparator that latches 4-bit received data with a 12-phase clock signal.
  • this is a configuration in which phase comparison processing for performing 3 times oversampling on received data for 1 bit is performed in parallel in 4 bits.
  • Triple oversampling means that received data with 1-bit width “T” is held 3 times at “TZ3” intervals. In this way, the phase relationship between the received data and the clock signal can be known based on the result obtained by latching the received data for one bit multiple times at different timings.
  • Patent Document 2 discloses a phase detection circuit that obtains an effect equivalent to oversampling by delaying received data instead of using a multiphase clock.
  • FIG. 25 shows the configuration of the phase comparator disclosed in Patent Document 2.
  • two delay elements 171 are used to delay the received data by two stages, and the output of each of the delay elements 171 and the three types of data that are not delayed and the power are synchronized with the clock signal from the frequency divider 172.
  • latch Similar to Patent Document 1, the latched result is 3-bit information such as (001), and a phase delay signal and a phase advance signal are output based on this result.
  • each delay amount of delay element 171 is “ ⁇ 3”, the same operation as the phase comparator disclosed in Patent Document 1 is performed, but the delay amount is “less than ⁇ 3”. In case There is a “dead zone” in which phase determination is not performed.
  • the SETUP 'HOLD time of the flip-flop is set to “0” and the delay amount of the delay element 171 is set to “D”, the rising edge force of the clock signal is delayed by a period corresponding to the delay amount 2D.
  • a phase lag signal 'phase advance signal is output only when a data transition point occurs during the period up to the time point. In other words, if a data transition point occurs during the period from “the rising edge of the clock signal one cycle before” to “the point before the next rising edge force delay amount 2D” No determination is made, that is, this period is a dead zone.
  • Patent Document 2 Since the phase comparator shown in Patent Document 1 and FIG. 25 (Patent Document 2) determines only the phase relationship between the received data and the clock signal, the phase difference is detected even when the data communication speed is increased. There is no problem such as collapse of the pulse shown. Moreover, since the output result is in a digital format, it can be said that the processing is pipelined and parallelized, and the circuit configuration is suitable for high-speed communication.
  • Patent Document 1 U.S. Pat.No. 5,905,769
  • Patent Document 2 JP-A-2004-180188
  • the delay element is configured by a gate delay such as an inverter, and is affected by fluctuations in the power supply voltage and temperature, and it is difficult to realize a delay with high accuracy immediately.
  • a relatively large analog circuit is required, which increases the area of the phase detection circuit.
  • multiple types of delay elements must be prepared to achieve the optimum amount of delay according to the available data rate. Cause an increase in area and power.
  • the number of required clock signals increases in proportion to an increase in oversampling multiples and an increase in the number of bits processed in parallel.
  • a 16-phase clock signal is required to achieve four times the oversampling of a 4-bit data signal, and a 5-bit data signal
  • a 25-phase clock signal is required.
  • clock skew variations due to cross coupling between wirings and signal degradation due to crosstalk occur.
  • an object of the present invention is to realize a phase comparison process that is stable with respect to fluctuations in power supply voltage 'temperature. It is another object of the present invention to suppress an increase in the number of clock signal phases (number of clock signals) necessary for phase comparison processing.
  • the phase comparator includes a comparison period detection unit and a phase relationship detection unit.
  • the comparison period detector receives the data signal and the first and second clock signals, and defines a period between the rising edge of the first clock signal and the rising edge of the second clock signal as a comparison period.
  • the comparison period detector detects the presence or absence of a data signal transition during the comparison period.
  • the data signal has a data bit length of T.
  • the first clock signal has a cycle of nT (n is an integer of 2 or more).
  • the second clock signal has a period of ⁇ and a phase h (0 ⁇ h ⁇ T) behind the first clock signal.
  • the phase relationship detector receives the data signal and the reference clock signal.
  • the phase relationship detection unit detects the phase relationship between the data signal and the reference clock signal, and outputs a phase relationship detection result when a transition of the data signal is detected during the comparison period by the comparison period detection unit.
  • the reference clock signal is delayed in phase force Si ( ⁇ ⁇ i ⁇ h) from the first clock signal.
  • phase comparison process and the detection of the presence or absence of the transition of the data signal during the comparison period are executed in parallel, and the detection result of the phase relationship is output when the transition of the data signal is detected. Is done.
  • it is not necessary to use a delay element in the phase comparator so that stable phase comparison processing can be realized against fluctuations in power supply voltage / temperature.
  • the clock signal required for phase comparison processing is higher than in the case of using oversampling that is 4 times or more of the conventional method. The number of can be reduced.
  • the second clock signal is a clock having a phase delayed by 1T with respect to the first clock signal and indicating a timing for capturing the data signal.
  • the phase relationship detection unit includes a phase lag detection unit and a phase advance detection unit.
  • the phase lag detection unit causes a phase lag when a rising edge of the reference clock signal is generated in time after the data signal transition and the data period transition is detected by the comparison period detection unit during the comparison period.
  • the phase advance detector detects a phase when a rising edge of the reference clock signal is generated temporally before the transition of the data signal and a transition of the data signal is detected by the comparison period detector during the comparison period. Advance signal is output.
  • the phase comparator outputs a phase delay signal when the reference clock signal is delayed with respect to the data signal, and outputs a phase advance signal when the reference clock signal is advanced with respect to the data signal. .
  • the phase delay signal and the phase advance signal are output as the phase relationship detection result.
  • the rising edge of the reference clock signal can be brought close to the transition point of the data signal.
  • the rising edge of the second clock signal which is the latch clock, can be arranged in the middle portion between the transition points of the data signal.
  • the phase delay detection unit includes a first holding unit that holds an inverted signal of the reference clock signal in synchronization with the transition of the data signal, and the comparison period detection unit during the comparison period.
  • a phase lag signal output unit that outputs a result of the holding of the first holding unit as a phase lag signal when a transition of the data signal is detected.
  • the phase advance detection unit includes a second holding unit that holds the reference clock signal in synchronization with the transition of the data signal, and the data period transition is detected during the comparison period by the comparison period detection unit.
  • second 2 includes a phase advance signal output unit that outputs a holding result of the holding unit as a phase advance signal.
  • phase comparator for example, when the rising edge of the reference clock signal occurs after the transition of the data signal, the holding result power of the first holding unit becomes “H level”, and the data signal If the rising edge of the reference clock signal occurs in time before the transition, the holding result of the second holding unit becomes “H level”.
  • the phase delay detection unit outputs the first internal signal in accordance with a transition detection unit that detects the transition of the data signal and a timing at which the transition of the data signal is detected by the transition point detection unit.
  • a first output unit that outputs the first internal signal by the first output unit, and a phase delay signal that outputs a phase delay signal when a transition of the data signal is detected during the comparison period by the comparison period detection unit.
  • the phase advance detection unit detects a rising edge of the reference clock signal, and outputs a second internal signal in accordance with the timing at which the rising edge of the reference clock signal is detected by the reference point detection unit.
  • a phase advance signal output unit that outputs a phase advance signal when a second internal signal is output by the second output unit and a transition of the data signal is detected by the comparison period detection unit during the comparison period; Including.
  • the first output unit outputs a first internal signal when a transition of the data signal is detected by the transition point detection unit in time before the rising edge of the reference clock signal is detected by the reference inspection output unit.
  • the second output unit outputs the second internal signal when a transition of the data signal is detected by the transition point detection unit in time after the rising edge of the reference clock signal is detected by the reference point detection unit.
  • the second clock signal is a clock having a phase delayed by 1T with respect to the first clock signal and indicating a timing for taking in the data signal.
  • the phase relationship detection unit includes a phase lag detection unit and a phase advance detection unit.
  • the phase delay detection unit generates a rising edge of the reference clock signal in time after the transition of the data signal and detects a transition of the data signal during the comparison period by the comparison period detection unit. Outputs a phase lag signal.
  • the phase advance detector detects a phase when a rising edge of the delayed reference clock signal occurs in time before the transition of the data signal, and the transition of the data signal is detected by the comparison period detector during the comparison period. Lead signal Is output.
  • the phase of the delayed reference clock signal is delayed by D (0 ⁇ D ⁇ T—i) with respect to the reference clock signal.
  • phase comparator even if a data signal transition occurs between the occurrence of the rising edge of the reference clock signal and the rising edge of the power delay reference clock signal, the phase relationship detection result Is not output. That is, this period is a dead zone. Thus, by forming the dead zone, the strength against noise such as jitter can be improved.
  • the phase delay detection unit includes a first holding unit that holds an inverted signal of the reference clock signal in synchronization with the transition of the data signal, and the comparison period detection unit during the comparison period.
  • a phase lag signal output unit that outputs a result of the holding of the first holding unit as a phase lag signal when a transition of the data signal is detected.
  • the phase advance detection unit includes a second holding unit that holds the delayed reference clock signal in synchronization with the data signal transition, and the comparison period detection unit detects a data signal transition during the comparison period. And a phase advance signal output unit for outputting the result of holding of the second holding unit as a phase advance signal.
  • phase comparator for example, when the rising edge of the reference clock signal occurs after time transition of the data signal, the holding result power of the first holding unit becomes “H level”, and the data signal If the rising edge of the delayed reference clock signal occurs before the transition, the holding result force of the second holding unit becomes H level.
  • the phase delay detection unit includes a reference point detection unit that detects a rising edge of the reference clock signal, a transition point detection unit that detects a transition of the data signal, and a reference clock by the reference point detection unit.
  • a first output unit that outputs the first internal signal when a transition of the data signal is detected by the transition point detection unit in time before the rising edge of the signal is detected, and a first output unit that outputs the first
  • a phase lag signal output unit for outputting a phase lag signal when an internal signal is output and a transition of a data signal is detected during the comparison period by the comparison period detection unit.
  • the phase advance detection unit includes a delay reference point detection unit that detects a rising edge of the delay reference clock signal, and a delay in time before the transition of the data signal is detected by the transition point detection unit.
  • Slow by reference point detector A second output unit that outputs a second internal signal when a rising edge of the extended reference clock signal is detected; a second internal signal is output by the second output unit; and the comparison period detection unit detects the second internal signal during the comparison period.
  • a phase advance signal output unit that outputs a phase advance signal when a data signal transition is detected.
  • the second clock signal is a clock that is delayed in phase by 1T with respect to the first clock signal and that indicates the timing to capture the data signal.
  • the phase relationship detection unit includes a phase lag detection unit and a phase advance detection unit.
  • the phase delay detection unit generates a rising edge of the reference clock signal in time after the transition of the delay data signal and detects a data signal transition during the comparison period by the comparison period detection unit. Outputs a phase lag signal.
  • the delayed data signal is delayed by D (0 ⁇ D ⁇ i) with respect to the data signal.
  • the phase lag detector detects a rising edge of the reference clock signal before the transition of the data signal and detects a transition of the data signal during the comparison period by the comparison period detector. Outputs a phase advance signal.
  • phase comparator even if the rising edge of the reference clock signal occurs between the transition point of the data signal and the transition point of the delayed data signal, the phase relationship detection result is not output. That is, the period up to the previous time point corresponding to the amount of delay of the rising edge force delay data signal of the reference clock signal becomes a dead zone.
  • the phase delay detection unit includes a first holding unit that holds an inverted signal of the reference clock signal in synchronization with the transition of the data signal, and the reference in synchronization with the transition of the delayed data signal.
  • a delay holding unit for holding an inverted signal of the clock signal, a first output unit for outputting a logical product of the holding results of the first holding unit and the delay holding unit, and the comparison period detecting unit during the comparison period.
  • a phase lag signal output section for outputting the output of the first output section as a phase lag signal when a data signal transition is detected.
  • the phase advance detection unit detects a data signal transition during the comparison period by a second holding unit that holds the reference clock signal in synchronization with the data signal transition and the comparison period detection unit.
  • phase advance signal output unit for outputting a result of holding of the second holding unit as a phase advance signal.
  • the phase delay detecting unit detects a rising edge of the reference clock signal, a transition point detecting unit that detects a transition of the data signal, and a transition of the delayed data signal.
  • the transition point detection unit detects the transition of the data signal in time before the rising edge of the reference clock signal is detected by the delay transition point detection unit and the reference point detection unit, the phase delay is predicted. If the transition of the delayed data signal is detected by the delay transition point detection unit in time before the rising edge of the reference clock signal is detected by the phase delay prediction unit that outputs the signal and the reference point detection unit.
  • a first output unit that outputs an internal signal and a phase lag prediction signal S output by the phase lag prediction unit and a first internal signal output by the first output unit A phase lag signal output unit that outputs a phase lag signal when a transition of the data signal is detected during the comparison period by the period detection unit.
  • the phase advance detection unit When the rising edge of the reference clock signal is detected by the reference point detection unit before the transition of the data signal is detected by the transition point detection unit, the phase advance detection unit outputs the second internal signal.
  • the second internal signal is output by the second output unit that outputs and the second output unit outputs a transition of the data signal during the comparison period by the comparison period detection unit, a phase advance signal is output. And a phase advance signal output unit.
  • the reference clock signal is a clock that indicates the timing of capturing the data signal.
  • the phase relationship detection unit includes a phase lag detection unit and a phase advance detection unit.
  • the phase delay detection unit detects a rising edge of the reference clock signal in time before the transition of the data signal and detects a transition of the data signal during the comparison period by the comparison period detection unit. Outputs a phase lag signal.
  • the phase advance detection unit detects a phase when a rising edge of the reference clock signal is generated temporally after the data signal transition and the data period transition is detected by the comparison period detection unit during the comparison period. Output the advance signal.
  • the phase comparator outputs a phase delay signal when the phase of the reference clock signal is advanced with respect to the data signal, and outputs a phase advance signal when the phase of the reference clock signal is delayed with respect to the data signal. Is output.
  • the phase lag signal and the phase advance signal are output as the phase relationship detection result.
  • the rising edge of the reference clock signal can be placed at a position separated by a transition point force of the data signal for a predetermined period. That is, the rising edge of the reference clock signal, which is a latch clock, can be arranged at the central portion between the transition points of the data signal.
  • the phase delay detection unit is configured to detect a rising edge of the reference clock signal, and a reference point detection unit that detects a rising edge of the reference clock signal by the reference point detection unit.
  • a first output unit that outputs an internal signal, and a phase lag signal when a first internal signal is output by the first output unit and a data signal transition is detected during the comparison period by the comparison period detection unit.
  • the phase advance detection unit includes a transition detection unit that detects a transition of the data signal, and a second output unit that outputs a second internal signal according to the timing at which the transition of the data signal is detected by the transition point detection unit.
  • phase advance signal output unit that outputs a phase advance signal when a second internal signal is output by the second output unit and a transition of the data signal is detected during the comparison period by the comparison period detection unit.
  • the first output unit outputs the first internal signal when a transition of the data signal is detected by the transition point detection unit in time after the rising edge of the reference clock signal is detected by the reference inspection output unit.
  • the second output unit outputs the second internal signal when a transition of the data signal is detected by the transition point detection unit temporally before the rising edge of the reference clock signal is detected by the reference point detection unit.
  • the phase comparison device includes m first clock signals for the data signal, and m second clock signals corresponding to the m first clock signals.
  • the phase comparison is performed using m reference clock signals corresponding to the m first clock signals.
  • T the 1-bit length of data
  • nT the 1-bit length of data
  • n the phase difference between adjacent signals is a multiple of 1T.
  • m second clock m is an integer, 2 ⁇ m ⁇ n
  • Each of the signals is delayed in phase by Mo ⁇ h ⁇ IT) relative to the corresponding first clock signal.
  • the phase comparison apparatus includes m comparison period detection units and m phase relationship detection units.
  • the p-th comparison period detection unit among the m comparison period detection units receives the data signal and the P-th among the m first clock signals.
  • the first clock signal and the p-th second clock signal among the m second clock signals, and the rising edge of the P-th first clock signal and the rising edge of the p-th second clock signal The period between the power and the edge is defined as the p-th comparison period, and the presence or absence of data signal transition is detected during the p-th comparison period.
  • the p-th position correlation detection unit among the m phase relationship detection units receives the data signal and also receives the p-th reference clock signal among the m reference clock signals, and receives the data signal and the p-th reference clock signal. Phase comparison with the reference clock signal is detected, and when a transition of the data signal is detected during the p-th comparison period by the p-th comparison period detection unit among the m comparison period detection units, the phase comparison is detected. The result is output as the P-th phase detection result.
  • phase comparison device In the phase comparison device, the phase comparison process and the detection of the presence or absence of the transition of the data signal during the comparison period are executed in parallel, and the detection result of the position correlation is detected when the transition of the data signal is detected. Is output.
  • the phase comparison process since it is not necessary to use a delay element for the phase comparison process, it is possible to realize a phase comparison process that is stable against fluctuations in power supply voltage and temperature.
  • the number of clock signals required for the phase comparison process can be reduced compared to the conventional example using oversampling four times or more.
  • a clock data recovery system includes a clock A generation unit, a multiphase clock selection unit, a first phase comparison unit, and a phase control unit are provided.
  • the clock generation unit generates a plurality of main clocks having a cycle of nT (n is an integer and ⁇ 2) and having different phases from each other for a data signal in which one bit length of data is T (0 ⁇ T). Generate.
  • the multi-phase clock selector is composed of m main clocks of the multiple main clocks generated by the clock generator, where the phase difference between adjacent signals is a multiple of 1T (m is an integer, 2 ⁇ m ⁇ n) first clock signal and m first clock signals, and the phase is delayed i (0 ⁇ i ⁇ h, 0 ⁇ h ⁇ lT) from the corresponding first clock signal! /, Select m reference clock signals.
  • the first phase comparison unit corresponds to an external data signal, m first clock signals and m reference clock signals selected by the multiphase clock selection unit, and m first clock signals. It also receives m second clock signals whose phases are delayed by h from the corresponding first clock signal, and outputs m phase detection results.
  • the phase control unit sets the phase of the clock signal selected by the multiphase clock selection unit based on the m phase detection results of the phase comparison unit force.
  • the first phase comparison unit includes m comparison period detection units and m phase relationship detection units.
  • the pth comparison period detection unit among the m comparison period detection units receives the data signal, and among the m first clock signals, the pth first clock signal and the m second clocks. P-th second clock signal of the signals is received and the period between the rising edge of the P-th first clock signal and the rising edge of the p-th second clock signal is compared with the p-th The period is defined and the presence or absence of data signal transition is detected during the p-th comparison period.
  • the p-th phase relationship detection unit among the m phase relationship detection units receives the data signal and also receives the p-th reference clock signal among the m reference clock signals, and receives the data signal and the reference signal.
  • the detection result of the phase comparison is set as the p-th phase detection result. Output.
  • phase comparison process and the detection of the presence / absence of a data signal transition during the comparison period are executed in parallel, and when the data signal transition is detected, the phase relationship detection result is obtained. Is output.
  • phase comparator since it is not necessary to use a delay element in the phase comparator, stable phase comparison processing can be realized against fluctuations in power supply voltage and temperature, and the clock can be accurately reproduced. . In addition, it is over 4 times the conventional level. The number of clock signals required for the phase comparison process can be reduced as compared with the example using one sampling.
  • the clock data recovery system further includes a second phase comparison unit.
  • the second phase adjustment unit includes k comparison period detection units of the m comparison period detection units (k is an integer, 2 ⁇ k ⁇ m) and the m phase relationship detection units of the above. and k phase relationship detectors corresponding to k comparison period detectors.
  • Each of the m comparison period detection units and the m phase relationship detection units included in the first phase comparison unit operates in response to one of the rising edge and the falling edge of the data signal.
  • Each of the k comparison period detection units and the k phase relationship detection units included in the second phase comparison unit operates in response to the other of the rising edge and the falling edge of the data signal.
  • the phase control unit is a clock selected by the multi-phase clock selection unit based on the m phase detection results from the first phase comparison unit and the k phase detection results from the second phase comparison unit. Sets the phase of the signal.
  • FIG. 1 is a block diagram showing a configuration of a clock data recovery system according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing an internal configuration of the phase adjusting unit shown in FIG.
  • FIG. 3 is a circuit diagram showing a configuration of the phase comparator shown in FIG. 2.
  • FIG. 4 is a circuit diagram showing an example of a configuration for generating an enable signal.
  • FIG. 5 is a circuit diagram showing an example of a configuration for generating a reset signal.
  • FIG. 6 is a diagram for explaining an operation by the phase comparator shown in FIG. 3.
  • FIG. 7 is a circuit diagram showing a modification of the phase comparator shown in FIG.
  • FIG. 8 is a circuit diagram showing a configuration of a phase comparator according to a second embodiment of the present invention.
  • FIG. 9 is a diagram for explaining an operation by the phase comparator shown in FIG. 8.
  • FIG. 10 is a circuit diagram showing a modification of the phase comparator shown in FIG.
  • FIG. 11 is a diagram showing a configuration of a phase comparator according to a third embodiment of the present invention.
  • FIG. 12 is a diagram for explaining the operation by the phase comparator shown in FIG. 11.
  • FIG. 13 is a circuit diagram showing a modified example of the phase comparator shown in FIG. 11.
  • FIG. 14 is a block diagram showing a configuration of a phase adjustment unit according to a fourth embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing a configuration of the phase comparator shown in FIG. 14.
  • FIG. 16 is a diagram for explaining the operation of the phase comparator shown in FIG. 10.
  • FIG. 17 is a diagram for explaining an operation by the phase comparator shown in FIG. 15.
  • FIG. 18 is a diagram for explaining the phase relationship of each clock signal when a dead band is set in the phase comparator shown in FIG.
  • FIG. 19 is a block diagram showing a configuration of a clock data recovery system according to a fifth embodiment of the present invention.
  • FIG. 20 is a block diagram showing a modification of the phase adjuster shown in FIG.
  • FIG. 21 is a block diagram showing a modification of the phase adjustment unit shown in FIG.
  • FIG. 22 is a circuit diagram for explaining a modification of the phase comparator shown in FIG. 3.
  • FIG. 23 is a circuit diagram for explaining a modification of the phase comparator shown in FIG.
  • FIG. 24 is a circuit diagram showing a configuration of a conventional phase comparator.
  • FIG. 25 is a circuit diagram showing a configuration of a conventional phase comparator.
  • FIG. 1 shows the overall configuration of a clock data recovery system according to the first embodiment of the present invention.
  • the periodic force S “nT (n is an integer, ⁇ 2) ”and the phase adjustment is performed using ⁇ clock signals whose phase difference is“ 1 ⁇ ”.
  • This system includes a clock generation unit 1, a multiphase clock selection unit 2, a phase adjustment unit 3, and a phase control unit 4.
  • the period “ ⁇ ” corresponding to ⁇ bits of the received data is time-divided by a period “ ⁇ ” corresponding to 1 bit and phase comparison processing is performed ( ⁇ periods “ ⁇ ], The phase comparison process is executed).
  • ⁇ phase comparison processing is executed in one cycle. Note that here, for simplicity of explanation, the phase adjustment processing is performed. Let the minimum change in phase be “ ⁇ ( ⁇ is a positive number greater than 1)”.
  • PLL phase-locked loop
  • the multi-phase clock selection unit 2 is, for example, a selector circuit.
  • the j-phase main clock is also used as a "period setting clock signal”.
  • ⁇ main clocks among the j clock signals are selected as “reference clock signals”, and the selected ⁇ period setting clock signals and ⁇ reference clock signals are selected. Output.
  • the ⁇ th period setting clock signal ( ⁇ is an integer, 1 ⁇ ) and the qth period setting clock signal (q is an integer)
  • the ⁇ th reference clock signal is delayed in phase by “1 (0 ⁇ 1 ⁇ 1)” with respect to the ⁇ th period setting clock. In other words, the rising edge of the ⁇ th reference clock signal exists between the rising edge of the ⁇ th period setting clock signal and the rising edge of the qth period setting clock signal.
  • Phase adjustment unit 3 receives externally received data, n period setting clock signals and n reference clock signals output from multiphase clock selection unit 2, and receives the received data and n reference clock signals. It detects the phase relationship with each clock signal and outputs n phase detection results. In addition, the phase adjustment unit 3 outputs n-bit synchronized data by latching the reception data in synchronization with a clock (latch clock) indicating the timing of capturing the reception data.
  • the latch clock is n period setting clock signals whose phases are delayed by “1 T ⁇ i” with respect to each of the n reference clock signals.
  • the phase control unit 4 changes the phase selection signal based on the phase detection result from the phase adjustment unit 3.
  • the format of the phase selection signal may be any format, but the format that indicates which of the j main clocks the first period setting clock signal matches is the simplest format. That is, the phase selection signal indicates the number of the main clock that becomes the first period setting clock signal among the j main clocks.
  • the phase control unit 4 receives from the phase adjustment unit 3 When the phase detection result indicates “phase delay”, the number indicated in the phase selection signal is decreased, and when the phase detection result indicates “phase advance”, the number is increased. As a result, if the phase of the reference clock signal is delayed with respect to the received data, the multi-phase clock selector
  • phase of each of the period setting clock signal and the reference clock signal selected by 2 is advanced, and when the phase of the reference clock signal is advanced with respect to the received data, each of the period setting clock signal and the reference clock signal is The phase is delayed. In this manner, the phase of the period setting clock signal and the reference clock signal selected by the multiphase clock selection unit 2 changes according to the phase selection signal.
  • the clock generation unit 1 generates a 40-phase main clock (1st main clock to 40th main clock) in which each cycle is “5T” and the phase difference between adjacent phases is “TZ8”. To do.
  • the phase of the first main clock is the most advanced, the phase is delayed as the number is increased, and the phase of the 40th main clock is most delayed.
  • the number indicated in the phase selection signal is “3”
  • the period setting clock signal and the reference clock signal are as follows.
  • Second period setting clock signal 11th main clock
  • 3rd reference clock signal 23rd main clock
  • 5th reference clock signal 39th main clock
  • the “third main clock” is selected from the 40 main clocks as the first period setting clock signal.
  • the main clock is selected as the third period setting clock signal.
  • the 27th main clock and the 35th main clock are selected as the fourth and fifth period setting clock signals, respectively.
  • the seventh main clock is selected as the first reference clock signal after the third main clock power is delayed by four phases.
  • the main clocks delayed by four phases of the second to fifth period setting clock signals are selected as the second to fifth reference clock signals, respectively.
  • the phases of the first to fifth reference clock signals are delayed by “TZ2” with respect to the phase of the corresponding period setting clock signal.
  • FIG. 2 shows the configuration of the phase adjustment unit 3 shown in FIG.
  • the ⁇ th phase comparator 10 receives the ⁇ th period setting clock signal among the ⁇ period setting clock signals as the first clock signal and has a phase delayed by 1T with respect to the first clock signal.
  • the second clock signal (here, the qth period setting clock signal) is received.
  • the P-th phase comparator 10 receives the p-th reference clock signal among the n reference clock signals.
  • the second clock signal received by the p-th phase comparator 10 and the first clock signal received by the q-th phase comparator 10 are shared.
  • the first phase comparator 10 receives the second period setting clock signal as the second clock signal
  • the second phase comparator 10 receives the second period setting clock signal as the first clock signal.
  • Each of the five phase comparators 10 defines a period between the rising edge of the first clock signal and the rising edge of the second clock signal as a comparison period, and during this comparison period, the reference clock signal And the phase relationship between the received data and the received data.
  • the five phase ratios Each comparator is given two period setting clock signals with a phase difference of “1T”.
  • the phase adjustment unit 3 sets a period corresponding to 5 bits of received data (that is, 5 ⁇ ) to “1 ⁇ .
  • Each of the five phase comparators 10 includes a comparison period detector 11, a phase relationship detector 12, a phase lag signal holder 13a, a phase advance signal holder 13b, and a receiver 14. Including.
  • the comparison period detector 11 receives the two period setting clock signals and the reception data, defines the comparison period between the edges of the two period setting clock signals, and changes the reception data during the comparison period. The presence or absence of is detected.
  • the phase relationship detection unit 12 detects the phase relationship between the reference clock signal and the received data.
  • the comparison period detection unit 11 detects a transition of the received data during the comparison period
  • the phase relationship detection unit 12 detects the phase correlation. Outputs the result (phase delay signal, phase advance signal).
  • the phase lag signal holding unit 13a holds and outputs the phase lag signal from the phase relationship detection unit 12.
  • the phase advance signal holding unit 13b holds and outputs the phase advance signal from the phase relationship detection unit 12.
  • the receiving unit 14 holds the received data in synchronization with a latch clock (here, one of the two period setting clock signals whose phase is delayed), and uses the held received data as synchronized data. Output.
  • a latch clock here, one of the two period setting clock signals whose phase is delayed
  • FIG. 3 shows a detailed configuration of the phase comparator 10 shown in FIG.
  • the first phase comparator 10 will be described as an example. That is, the first clock signal is a “first period setting clock signal”.
  • the second clock signal is a clock signal (second period setting clock signal) whose phase is delayed by “1 T” with respect to the first clock signal.
  • the reference clock signal is a clock signal (first reference clock signal) whose phase is delayed by “i” with respect to the first clock signal.
  • the comparison period detection unit 11 includes flip-flops 101 and 102 and a logic circuit 103.
  • the flip-flop 101 holds the first clock signal in synchronization with the rising edge of the received data.
  • the flip-flop 102 holds the second clock signal in synchronization with the rising edge of the received data.
  • the logic circuit 103 is the output power “H level” of the flip-flop 101. If the output of the flip-flop 102 is “L” level, the output of the flip-flop 102 is set to “S” level (ie, the comparison signal is output), otherwise, the output of the flip-flop 102 is set to “11 level”. (That is, stop the output of the comparison signal).
  • the phase relationship detection unit 12 includes a phase lag detection unit 12a and a phase advance detection unit 12b.
  • the phase delay detection unit 12a determines that the phase delay is "phase delay", and the comparison period detection unit 11a and the like. If the comparison signal is output, the phase lag signal is output. If the comparison signal is not output, the phase lag signal is not output.
  • the phase delay detection unit 12a includes an inverter 104, a flip-flop 105a, and a logic circuit 106a.
  • the inverter 104 inverts the reference clock signal.
  • the flip-flop 105a holds the output of the inverter 104 (that is, the inverted signal of the reference clock signal) in synchronization with the rising edge of the received data.
  • the logic circuit 106a sets its output to “11 level” (that is, , Output a phase lag signal), otherwise set its output to “L level” (ie, do not output a phase lag signal).
  • the phase advance detection unit 12b determines that the phase is advanced, and the comparison period detection unit 11 1 receives the comparison signal. If it is output, the phase lead signal is output. If the comparison signal is not output, the phase lead signal is not output.
  • the phase advance detection unit 12b includes a flip-flop 105b and a logic circuit 106b. The flip-flop 105b holds the reference clock signal in synchronization with the rising edge of the received data.
  • the logic circuit 106b sets its output to “H level” (that is, the phase Outputs the advance signal), otherwise, sets its output to “L” level (ie, does not output the phase advance signal).
  • the phase lag signal holding unit 13a is, for example, a flip-flop, holds the phase lag signal in synchronization with the output clock, and outputs the held phase lag signal.
  • the phase advance signal holding unit 13b is, for example, a flip-flop, and outputs the phase advance signal in synchronization with the output clock. Hold and output the held phase advance signal.
  • the output clock is used to ensure that the phase lag signal and phase advance signal can be maintained even if the rising edge of the received data occurs immediately before the end of the comparison period (that is, immediately before the rising edge of the second clock signal).
  • the phase is preferably delayed with respect to the second clock signal.
  • the “fourth period setting clock signal” whose phase is delayed by “3T” with respect to the first clock signal is used as the output clock.
  • the receiving unit 14 is, for example, a flip-flop, and holds received data in synchronization with a latch clock (here, the second clock signal).
  • the held received data is output as synchronized data.
  • Each of flip-flops 101, 102, 105a, and 105b is a flip-flop with a load Z hold mode switching function, receives the enable signal inverted by inverter EN10, and the output signal of inverter EN10 is ⁇ L level ''. ”(That is, enable signal power“ H level ”), and the output signal power“ H level ”of inverter EN10 (that is, enable signal is“ L level ”). ) During the period, the value is kept without being synchronized with the rising edge of the received data. That is, the enable signal is a signal for limiting the operation period of the comparison period detection unit 11, the phase delay detection unit 12a, and the phase advance detection unit 12b.
  • the enable signal ideally corresponds to the comparison period. It only needs to be “H level” for the period. If such an enable signal can be generated, the configuration (comparison period detector 11) for generating a comparison signal in the phase comparator 10 shown in FIG. 3 is not necessary. However, in reality, when the data rate is high, the H level period of the enable signal becomes very short, and it is more susceptible to load capacitance and gate delay due to load capacitance. In this case, it is difficult to accurately reproduce the comparison period using only the enable signal.
  • the pulse signal has as long a pulse width as possible and is synchronized with the clock signal so that it is not affected by fluctuations in the process and fluctuations in power supply voltage.
  • FIG. 4 shows an example of a configuration for generating an enable signal.
  • the enable signal generation unit includes, for example, three logic circuits EN101, EN102, and EN103.
  • the third clock signal is a clock signal whose phase is delayed by “2T” with respect to the first clock signal (here, the third period setting clock signal)
  • the fourth clock signal is the first clock signal.
  • This is a clock signal (here, the 4th period setting clock signal) whose phase is delayed by “3 ⁇ ” with respect to the clock signal.
  • the enable signal generated by this configuration is synchronized with one of the period setting clock signals, and the ⁇ level period is “3 ⁇ ” and the L level period is “2 ⁇ ”.
  • each of the flip-flops 101, 102, 105a, 105b receives a reset signal, operates in accordance with the received data and the enable signal during a period of reset signal power S “H level”, and the reset signal becomes “L level”. “L” is held for the period of “” (clears the held contents).
  • the phase detection result obtained before the comparison period only needs to be cleared before the comparison period starts, so that the phase lag signal holding unit 13a and the phase advance signal holding unit 13b
  • the time when the hold of the phase advance signal is completed is also between the start of the next comparison period (that is, the rising edge of the output clock and the rising edge of the first clock signal that defines the start point of the next comparison period). ),
  • the reset signal should be “L” level.
  • FIG. 5 shows an example of a configuration for generating a reset signal.
  • the fifth clock signal is a clock signal (here, the fifth period setting clock signal) that is delayed in phase force “4T” from the first clock signal.
  • the rising edge force of the fourth clock signal also becomes “level” during the period until the rising edge of the fifth clock signal.
  • the reset signal becomes “L level” in any period from the rising edge of the output clock to the rising edge of the first clock signal.
  • phase comparator 10 shown in FIG. 3 will be described with reference to FIG.
  • the phase of the reference clock signal is delayed by “TZ2” with respect to the first clock signal. Shall.
  • the rising edge C11 of the first clock signal is generated, and the rising edge E1 of the received data is in the period when the first clock signal power is “H level” and the second clock signal is “L level”. appear.
  • the comparison signal becomes “L level” in synchronization with the rising edge E1.
  • the phase delay signal power S becomes “H level”.
  • the enable signal becomes “L level” in synchronization with the rising edge C21. Therefore, even if the data edges E2 and E3 are rising edges of the received data, the comparison signal, the phase delay signal, and the phase advance signal remain unchanged without changing.
  • the rising edge C31 of the third clock signal is generated and the third clock signal becomes “11 level”, and thereafter, the rising edge C41 of the fourth clock signal is generated.
  • the phase delay signal holding unit 13a and the phase advance signal holding unit 13b hold the phase delay signal and the phase advance signal in synchronization with the rising edge C41 of the fourth clock signal.
  • the phase lag signal and phase advance signal are used until the next rising edge of the 4th clock signal occurs.
  • the reset signal becomes “L level” in synchronization with the rising edge C41.
  • the comparison signal, phase delay signal, and phase advance signal are cleared to the initial values.
  • the enable signal becomes “H level” in synchronization with the rising edge C41 of the fourth clock signal. Even if the enable signal is “H level”, the reset signal is “L level”. Therefore, even if the data edge E4 is the rising edge of the received data, the comparison period detector 11, the phase delay detector 12a , And the phase advance detection unit 12b do not operate, and the comparison signal, the phase lag signal, and the phase advance signal do not change and remain at the initial values.
  • phase advance signal becomes “H level”.
  • the subsequent processing is the same as the processing described above, and finally becomes the output level H of the phase advance signal holding unit 13b.
  • the phase control unit 4 adjusts the phase based on the phase detection result, whereby the rising edge of the reference clock signal can be brought close to the rising edge of the received data.
  • the rising edge of the second clock signal can be placed in the central part (the part where the data eye is fully open) between the rising edges of the received data, and the synchronized data can be accurately Can be acquired.
  • the transition of the data signal during the comparison period in parallel with the phase comparison process Presence / absence detection is performed, and when a data signal transition is detected, a phase relationship detection result is output.
  • a delay element it is not necessary to use a delay element, so that it is possible to realize a phase comparison process that is stable against fluctuations in the power supply voltage 'temperature.
  • three clock signals may be supplied to one phase comparator, so that the n phase comparison units are provided.
  • the total number of clock signals to be supplied is “3n”.
  • the number of clock signals required for the phase comparison processing is “ ⁇ ⁇ ” ((: multiple of oversampling, n: number of bits processed in one cycle). It is also possible to reduce the number of clock signals required for the comparison process. In this way, since only a limited clock signal needs to be distributed, an increase in wiring area and an increase in power required for clock transmission can be suppressed, and clock skew caused by cross coupling between wirings can be suppressed. Signal deterioration due to variations and crosstalk can be reduced.
  • flip-flops 111, 112, 105a, and 105b are connected to a general delay flip-flop. Instead, the same operation can be realized by inputting a mask data signal that is a logical product of the received data and the enable signal as the clock signal of each delay flip-flop.
  • FIG. 7 shows a modification of the phase comparator shown in FIG.
  • a delay flip-flop is used for each of the comparison period detector 11, the phase delay detector 12a, and the phase advance detector 12b.
  • the comparison period detection unit 11 includes an AND circuit 110, flip-flops 111 and 112, and a logic circuit 113.
  • the AND circuit 110 receives the enable signal and the received data, and A mask data signal that is a logical product of the single signal and the received data is output.
  • the flip-flop 111 holds the first clock signal in synchronization with the rising edge of the mask data signal from the AND circuit 110.
  • the flip-flop 112 holds the second clock signal in synchronization with the rising edge of the mask data signal.
  • the logic circuit 113 When the output power of the flip-flop 111 is “H level” and the output of the flip-flop 112 is “L level”, the logic circuit 113 outputs a comparison signal (sets the comparison signal to “L level”).
  • the phase delay detection unit 12a includes a flip-flop (transition point detection unit) 114dd, a NAND circuit 115a, and a NOR circuit 116a.
  • Phase advance detection unit 12b includes a flip-flop (reference point detection unit) 114cc, a NAND circuit 115b, and a NOR circuit 116b.
  • Transition point detector 1 14dd receives the power supply voltage and the received data, and holds “H” level in synchronization with the rising edge of the received data.
  • the reference point detector 114cc receives the power supply voltage and the reference clock signal, and holds “H level” in synchronization with the rising edge of the reference clock signal.
  • the NAND circuits 115a and 115b constitute an RS latch, and the output of the transition point detection unit 114dd and the output of the reference point detection unit 114cc, which is the first “H” level, is enabled. Mask the other output and do not output it.
  • both the output of the transition point detector 114 dd and the output of the reference point detector 114cc are “L” level, so the two outputs of the RS latch (first internal signal S115a, second internal signal Both SI 15b) are at "H level”.
  • the output of the transition point detector 114dd first becomes “H level”
  • the first internal signal S115a changes from “H level” to “L level”
  • the second internal signal S115b remains “H level”. Is done.
  • the output of the reference point detection unit 114cc first becomes “H level”
  • the second internal signal S115b becomes “L level” and is fixed at the first internal signal power “H level”.
  • the NOR circuit 116a sets its own output to "H level” when both the first internal signal SI 15a with RS latching power and the comparison signal from the comparison period detector 11 are "L level”. (That is, a phase lag signal is output). Otherwise, its output is set to “L level” (that is, a phase lag signal is not output).
  • the NOR circuit 116b sets its output to the “H level” when the second internal signal S115b having the RS latching power and the comparison signal from the comparison period detector 11 are “L level” (that is, the phase advance). Signal Otherwise, set its output to “L” level (ie, no phase advance signal is output).
  • the phase relationship detection unit 12 uses the transition point detection unit rather than the output of the reference point detection unit 114 cc. Since 114dd goes “H level” first, a phase lag signal is output. On the other hand, when the rising edge of the reference clock signal occurs after the rising edge S1 of the received data, the phase relationship detection unit 12 outputs the output of the reference point detection unit 114cc more than the output of the transition point detection unit 114d d. Since the signal goes “H” first, a phase advance signal is output.
  • the D input of the delay flip-flop which is the transition point detection unit 114dd and the reference point detection unit 114cc, is pulled up to the power supply! /, So the received data and the reference can be obtained without considering the setup constraints.
  • the rise timing of the clock signal can be evaluated.
  • the configuration of the clock data recovery system and the configuration of the phase adjustment unit according to the second embodiment of the present invention are the same as those of FIGS. 1 and 2, but the configuration of the phase comparator 10 is different.
  • Each of the phase comparators 10 receives a reference clock signal and a delayed reference clock signal corresponding to the reference clock signal, and detects the presence or absence of a “phase delay” by comparing the phase of the received data with the reference clock signal. In addition, the presence / absence of “phase advance” is detected by comparing the phase of the received data with the delayed reference clock signal.
  • the first phase comparator receives a first delayed reference clock signal corresponding to the first reference clock signal.
  • the delayed reference clock signal is delayed in phase with respect to the reference clock signal.
  • the reference clock signal may be generated by delaying it, or it may be realized by selecting a main clock that is delayed by a predetermined number of phases from the reference clock signal in the multiphase clock selection unit 2. good.
  • FIG. 8 shows the configuration of a phase comparator according to the second embodiment of the present invention.
  • the phase advance detector 12b receives a delayed reference clock signal instead of the reference clock signal.
  • Other configurations are the same as those in FIG.
  • the delay amount of the delayed reference clock signal with respect to the reference clock signal is “D (0 ⁇ D ⁇ T ⁇ i)”.
  • phase comparator shown in FIG. 8 will be described with reference to FIG. Figure 9 focuses on the comparison period defined by the rising edge of each of the first and second clock signals.
  • phase lag detector 12a holds the inverted signal of the reference clock signal.
  • the output of the phase lag detector 12a becomes “H level” (that is, a phase lag signal is output).
  • phase advance detection unit 12b holds the delayed reference clock signal.
  • the output of the phase advance detection unit 12b becomes “H level” (that is, a phase advance signal is output).
  • the rising edge of the delayed reference clock signal must occur within the corresponding comparison period. Further, in order to realize the symmetry of the phase detection result, it is preferable that the period P1 and the period P3 have the same length.
  • the phase of the delayed reference clock signal is delayed by “0.5T” with respect to the reference clock signal (for example, the phase of the reference clock signal is delayed by “0.25 ⁇ ” with respect to the first clock signal, It is best if the phase of the delay reference clock signal is “0.75” delayed from the first clock signal).
  • the configuration in which the delayed reference clock signal is supplied from the multiphase clock selection unit does not require a delay element, so that the influence of fluctuations in the power supply voltage, temperature, etc. can be reduced.
  • a flip-flop with a load / hold switching function is replaced with a general delay flip-flop as in the first embodiment. It is possible to replace it with a group.
  • FIG. 10 shows a modification of the phase comparator 10 shown in FIG.
  • a delay flip-flop is used for each of the comparison period detector 11, the phase delay detector 12a, and the phase advance detector 12b.
  • the comparison period detection unit 11 is the same as that in FIG.
  • the phase delay detection unit 12a includes a flip-flop (reference point detection unit) 114cc, a flip-flop (transition point detection unit) 114dd, NAND circuits 212a and 213a constituting an RS latch, and a NOR circuit 116a.
  • Phase advance detection unit 12b includes flip-flop (transition point detection unit) 11 4dd, flip-flop (delay reference point detection unit) 211, NAND circuits 212b and 213b constituting an RS latch, and NOR circuit 116b.
  • the phase delay detection unit 12a and the phase advance detection unit 12b share the transition point detection unit 114dd.
  • the RS latch composed of NAND circuits 212a and 213a is the output of the reference point detector 114cc. If the output of the transition point detector 114dd first becomes “11 level” among the outputs of the transition point detector 114dd, the output corresponding to the NOR circuit 116a (first internal signal S213a) is set to “L level”. Otherwise, the first internal signal S213a is set to “H level”. When both the first internal signal S213a and the comparison signal are “L level”, the NOR circuit 116a sets its output to “H level” (that is, outputs a phase delay signal).
  • the delay reference point detection unit 211 holds “H” level in synchronization with the rising edge of the delay reference clock signal.
  • the RS latch composed of NAND circuits 212b and 213b is used when the output of the delay reference point detector 211 among the outputs of the transition point detector 114dd and the delay reference point detector 211 is ⁇ H '' first.
  • the output (second internal signal S213b) corresponding to the NOR circuit 116b is set to “L level”, and in other cases, the second internal signal S213 b is set to “H level”.
  • the NOR circuit 116b sets its output to “H level” (that is, outputs a phase advance signal).
  • the D input of the delay flip-flop which is the transition point detection unit 114dd and the reference point detection unit 114cc, is pulled up to the power supply! /, So the received data and the reference can be obtained without considering the setup constraints.
  • the rise timing of the clock signal can be evaluated.
  • phase comparator 10 detects the presence / absence of “phase delay” by comparing the phase of the received data with the reference clock signal, and also receives the received data (delayed data) delayed by a certain period and the reference clock signal. The presence or absence of “phase advance” is detected by comparing the phases.
  • FIG. 11 shows the configuration of the phase comparator 10 according to the third embodiment of the present invention.
  • the phase lag detector 12b includes a delay element 301, a flip-flop 302, and an AND circuit 303 in place of the phase lag detector 12b shown in FIG.
  • the rest of the configuration is the same as in Figure 3.
  • the delay element 301 delays the received data for a certain period and outputs the delayed data. Note that the delay amount generated in the delay element 301 is “0 (0 ⁇ 0 ⁇ 1)”.
  • the flip-flop 302 receives the inverted signal of the reference clock signal and the delayed data from the delay element 301, and holds the inverted signal of the reference clock signal in synchronization with the rising edge of the delayed data.
  • the AND circuit 303 sets its own output to “H level” when both the output of the flip-flop 105a and the output of the flip-flop 302 are “H level”, and otherwise sets its output to “H level”. Set to L level.
  • the logic circuit 106a sets its output to “H level” when the comparison signal from the comparison period detection unit 11 is “L level” and the output of the AND circuit 303 is “H level” (that is, phase delay). Output a signal).
  • phase comparator 10 shown in FIG. 11 will be described with reference to FIG. In Fig. 12, we focus on the comparison period defined by the rising edges of the first and second clock signals.
  • the phase of the reference clock signal is delayed by “0.75 T” with respect to the first clock signal, and the delay amount D in the delay element 301 is “0.5 mm”.
  • phase lag signal is output during the period from the “comparison period start point” to the “time point where the rising edge force of the reference clock signal is also a period corresponding to the delay amount D”.
  • the rising edge force of the clock signal is the dead zone from the point in time corresponding to the delay amount D to the rising edge of the reference clock signal, and the rising edge of the reference clock to the end of the comparison period.
  • Phase lead signal is output during the period up to Is done.
  • the delay amount in the delay element 301 and the phase difference between the first clock signal and the reference clock signal are not limited to the above values, but considering the symmetry of the phase determination process, the delay amount 0 in the delay element 301 is “ It is preferable that the phase of the reference clock signal is delayed by “(T + D) Z2” with respect to the first clock signal.
  • one delay element for generating delay data is newly provided in the clock digital system, and phase comparison is performed. The same effect can be obtained even if each of the devices 10 is configured to supply both received data and delayed data.
  • a flip-flop with a load / hold switching function is replaced with a general delay flip-flop as in the first embodiment. It is possible to replace it with a group.
  • FIG. 13 shows a modification of the phase comparator shown in FIG.
  • the phase delay detection unit 12a includes a flip-flop (reference point detection unit) 114cc, a flip-flop (transition point detection unit) 114dd, a delay element 310, a flip-flop (delay transition point detection unit) 311, a NAND circuit 313b, 3 12a, 313a, OR circuit 314, and NOR circuit 116a.
  • the rank advance detection block 12b includes a flip-flop (reference point detection unit) 114cc, a flip-flop (transition point detection unit) 114dd, a NAND circuit 312b, and a NOR circuit 116b.
  • the phase delay detection unit 12a and the phase advance detection unit 12b share a reference point detection unit 114cc and a transition point detection unit 114dd.
  • the RS latch constituted by the NAND circuits 312a and 313a is connected to the reference point detection unit 114cc. If the output of the delay transition point detection unit 311 first becomes “H level” among the outputs of the output and the delay transition point detection unit 311, the output corresponding to the OR circuit 314 (first internal signal S313a) is set. Otherwise, set the first internal signal S313a to “H” level.
  • the RS latch composed of NAND circuits 312b and 313b is NOR when the output of the reference point detection unit 114cc and the output of the reference point detection unit 114cc out of the 114dd of the transition point detection unit is "11 level" first.
  • the output corresponding to the circuit 116b (second internal signal S312b) is set to “L level” and the output of the transition point detector 114dd first becomes “H level”
  • the output corresponding to the OR circuit 314 (phase delay)
  • the prediction signal S313b) is set to “L level”.
  • the OR circuit 314 sets its own output to “L” level when both the first internal signal S 313a and the phase lag prediction signal S313b are “level”, and otherwise outputs its own output. Set to “H level”.
  • the phase relationship detection unit 12 uses the reference point detection unit 11 4cc. Since the output of the delay transition point detection unit 311 first becomes “H level” before the output, it becomes the first internal signal S313 ⁇ L level. On the other hand, since the output of the transition point detection unit 114dd first becomes “H” level before the output of the reference point detection unit 114cc, the second internal signal S312b remains at “11 level” and the phase lag prediction signal S313b Becomes “L level”. Therefore, since the output of the OR circuit 314 becomes “L level”, a phase delay signal is output.
  • the D input of the delay flip-flop which is the transition point detection unit 114dd and the reference point detection unit 114cc, is pulled up to the power supply! /, So the received data and the reference can be obtained without considering the setup constraints.
  • the rise timing of the clock signal can be evaluated.
  • the configuration of the clock data recovery system and the configuration of the phase adjustment unit according to the fourth embodiment of the present invention are the same as those of FIGS. 1 and 2, but the configuration of the phase comparator 10 is different.
  • FIG. 14 shows a configuration of the phase adjustment unit 3 in the present embodiment.
  • the p-th phase comparator 10 receives the p-th period setting clock signal among the n period setting clock signals as the first clock signal, and has a phase force “h” with respect to the first clock signal.
  • the second clock signal that is delayed (in FIG. 14, the qth period setting clock signal that is delayed by “1T” from the pth period setting clock signal that is the first clock signal) is received.
  • the p-th phase comparator 10 is a reference clock signal whose phase is delayed by “i” with respect to the first clock signal among the n reference clock signals (in FIG. 14, the first clock signal which is the first clock signal).
  • the first phase comparator 10 receives the first period setting clock signal as the first clock signal.
  • the second period setting clock signal is received as the second clock signal, and the first reference clock signal corresponding to the first period setting clock signal is received.
  • the phase relationship detection unit 12 detects a “phase delay” when the rising edge of the reference clock signal occurs in time before the rising edge of the received data. . Further, when the rising edge of the reference clock signal occurs later in time than the rising edge of the received data, the phase relationship detection unit 12 detects “phase advance”.
  • the detection result of the phase relationship is reversed with respect to the phase comparator according to the first to third embodiments.
  • the rising edge of the reference clock signal moves away from the rising edge force of the received data.
  • phase control is executed.
  • each receiving unit 14 of the phase comparator 10 receives the reference clock signal as a latch clock, holds the received data in synchronization with the reference clock signal, and synchronizes the held received data. Output as data.
  • FIG. 15 shows the configuration of a phase comparator according to the fourth embodiment of the present invention.
  • the phase lag detector 12a includes a reference point detector 114cc instead of the transition point detector 114dd.
  • the phase advance detection unit 12b includes a transition inspection detection unit 114dd instead of the reference point detection unit 114cc.
  • the receiving unit 14 receives the reference clock signal instead of the second clock signal.
  • Other configurations are the same as those in FIG.
  • FIG. 16 is a diagram illustrating an operation performed by the phase comparator illustrated in FIG. 10
  • FIG. 17 is a diagram illustrating an operation performed by the phase comparator illustrated in FIG. 17 shows an example in which the second clock signal is delayed by 1T in phase with respect to the first clock signal, and the reference clock signal is delayed in phase by “TZ2” with respect to the first clock signal. Yes.
  • the phase comparator 10 when the rising edge of the delayed reference clock signal occurs in time before the rising edge of the received data in the comparison period, the phase comparator 10 Only the signal is output.
  • the phase control unit 4 increases the number indicated in the phase selection signal in accordance with the phase advance signal from the phase comparator 10.
  • the phases of the clock signals (n period setting clock signals and n reference clock signals) output from the multiphase clock selection unit 2 are delayed.
  • the rising edge of the delay reference clock signal approaches the rising edge of the received data, and the rising edge of the second clock signal (latch clock) is at the center between the transition points of the received data (the data eye is sufficiently open). Move towards the part that is).
  • the output of the reference point detection unit 114cc rather than the output of the transition point detection unit 114dd. Becomes “H level” first, so the output of the phase lag detector 12a becomes “H level” (that is, a phase lag signal is output).
  • the phase control unit 4 reduces the number indicated in the phase selection signal in accordance with the phase lag signal from the phase comparator 10. As a result, the phase of the clock signal output from the multiphase clock selector 2 is advanced.
  • phase advance signal is output from the phase comparator 10 and the clock signal output from the multiphase clock selection unit 2 is output.
  • the phase is delayed.
  • the phase of the reference clock signal is adjusted so that the rising edge of the reference clock signal is arranged at a time when the rising edge force of the received data is separated by a certain period. That is, since the rising edge of the reference clock signal is arranged at the central portion between the transition points of the received data, the received data can be accurately held in synchronization with the rising edge of the reference clock signal.
  • the phase comparison process is executed for the entire period (1T) corresponding to 1-bit received data
  • the phase is delayed by "TZ2" with respect to the first clock signal.
  • the clock signal may be used as the reference clock signal
  • the clock signal whose phase is delayed by “1 ⁇ ” with respect to the first clock signal may be used as the second clock signal.
  • the first period setting clock signal third main clock
  • the first reference clock signal fourth main clock
  • the second period setting clock signal 11th main clock
  • the phase of the reference clock signal is delayed by “(T—U) Z2” with respect to the first clock signal, and the second clock signal
  • the phase only needs to be “T—U” behind the first clock signal.
  • the second clock signal may be generated by delaying the period setting clock signal, which is the first clock signal, using a delay element, or the first clock signal (period setting This may be realized by selecting a main clock that is delayed by a predetermined number of phases from the clock signal).
  • the phase is adjusted so that the rising edge of the reference clock signal moves to the part where the data eye is sufficiently open, and the received data is received in synchronization with the rising edge of the reference clock signal. Therefore, the received data can be accurately retained.
  • the phase comparison between the force S which is described as detecting the phase relationship between the rising edge of the reference clock signal and the rising edge S of the received data, and the falling edge S of the received data is performed as a phase comparison.
  • the response of the clock data recovery system is better than the case where only one of the rising and falling edges of the received data is subject to phase judgment, and only one of them is subject to phase comparison processing.
  • the characteristic can be doubled.
  • FIG. 19 shows a configuration of a clock data recovery system according to the fifth embodiment of the present invention.
  • This system is in phase with the clock data recovery system shown in Figure 1. It is equipped with an adjustment section 5.
  • the phase adjustment unit 5 has the same configuration as the phase adjustment unit 3.
  • the phase comparator 10 of the phase adjustment unit 3 is configured as shown in FIG. 6, the phase comparator 10 of the phase adjustment unit 5 is also configured as shown in FIG.
  • the receiving unit 14 that outputs the synchronized data may be included in any one of the phase adjusting units 3 and 5.
  • the phase adjustment unit 5 receives the inverted reception data, the n period setting clock signals and the n reference clock signals from the multiphase clock selection unit 2, and outputs n phase detection results.
  • phase adjustment unit 3 detects the phase relationship based on the rising edge of the received data and the rising edge of the reference clock signal, while phase adjusting unit 5 detects the falling edge of the received data and the reference clock signal. The phase relationship is detected based on the rising edge.
  • phase adjustment units 3 and 5 will be described in detail.
  • the comparison period detection unit 11 detects the rising edge of the first clock signal and the second clock signal.
  • a comparison signal is output.
  • the phase lag detector 12a determines that the phase is “phase lag” when the rising edge of the reference clock signal occurs before the rising edge of the received data.
  • the phase advance detection unit 12b determines that the phase advance is “phase advance” when the rising edge of the reference clock signal occurs after the rising edge of the received data.
  • the comparison period detection unit 11 outputs a comparison signal when the received data power level ”changes to“ L level ”during the comparison period.
  • the phase lag detector 12a determines that the phase lag is “phase lag” when the rising edge of the reference clock signal occurs before the falling edge of the received data.
  • the phase advance detection unit 12b determines that the phase advance is “phase advance” when the rising edge of the reference clock signal occurs after the falling edge of the received data.
  • the phase control unit 4 receives the phase detection results from each of the phase adjustment units 3 and 5, and reflects each phase detection result in the control of the phase selection signal by performing a logical operation. [0147] ⁇ Operation>
  • phase adjustment unit 3 detects the phase relationship between the received data and the reference clock signal, and outputs the phase detection result to phase control unit 4.
  • the phase control unit 4 changes the phase selection signal based on the phase detection result from the phase adjustment unit 3.
  • the phase adjustment unit 5 detects the phase relationship between the reception data and the reference clock signal, and outputs the phase detection result to the phase control unit 4.
  • the phase control unit 4 changes the phase selection signal based on the phase detection result from the phase adjustment unit 5.
  • the phase control unit 4 receives the phase detection results of the phase adjustment units 3 and 5 and changes the phase selection signal. In other words, it is possible to perform phase control based on phase information having a resolution twice that of the case where only one of the rising edge and falling edge of received data is subject to phase determination.
  • the phase control unit 4 may control the phase selection signal each time it receives a phase detection result from each of the phase adjustment units 3 and 5, or it may accumulate and accumulate a certain amount of phase detection result. Based on the phase detection result! / The phase selection signal may be controlled once every few cycles.
  • the response characteristic of the clock data recovery system can be improved by using the falling edge of the received data which is not only the rising edge of the received data for the phase comparison process.
  • the force that has been described as the phase adjustment unit 3 performing n-bit phase comparison processing in one cycle is processed in the phase comparison processing for one cycle by the phase adjustment unit 3.
  • the number of received data bits may be less than “n bits”. That is, the phase comparator 3 includes m phase comparators in order to execute the phase comparison process for m bits (m is an integer, 2 ⁇ m ⁇ n) in one cycle. Where m ⁇ n In this case, the phase adjusting unit 3 further includes “n ⁇ m” receiving units in order to output n bits of synchronized data.
  • the phase adjusting unit 3 is the second, third, and fifth shown in FIG. Instead of the phase comparator 10, the second, third, and fifth receivers 14 are included.
  • the p-th receiving unit 14 receives the q-th period setting clock signal as a latch clock, and outputs synchronized data by latching the received data in synchronization with the received latch clock.
  • the second receiving unit 14 outputs the second synchronized data by latching the received data in synchronization with the third period setting clock signal.
  • a clock signal is received as a latch clock signal.
  • it receives m second clock signals corresponding to m first clock signals and delayed in phase by “1T” with respect to the corresponding first clock signals.
  • the phase adjustment unit 3 only needs to receive m reference clock signals corresponding to m first clocks for the phase comparison processing of m bits.
  • the phase adjustment unit 3 receives the first and fourth period setting clock signals as two first clock signals, and the second and fifth period setting clocks as two second clock signals. Receives the signal and receives the first and fourth reference clock signals.
  • the phase adjustment unit 3 performs the second, third, and fifth operations shown in FIG. Instead of the phase comparator 10, the second, third, and fifth receivers 14 are included.
  • the p-th receiving unit 14 receives the P-th reference clock signal as a latch clock, and outputs the synchronized data by latching the received data in synchronization with the received latch clock.
  • the second receiver 14 outputs the second synchronized data by latching the received data in synchronization with the second reference clock signal.
  • the phase difference between adjacent reference clock signals is “1T”.
  • the q-th period setting clock signal is received with a phase delayed by “1T” with respect to the p-th period setting clock signal which is one clock signal.
  • the phase adjuster 3 performs m reference clock signals corresponding to m first clock signals among n reference clock signals (in FIG. 21, the first clock signal) for phase comparison processing of m bits.
  • the p-th reference clock signal corresponding to the p-th period setting clock signal, which is one clock signal, may be received.
  • the number of bits of reception data processed in the phase comparison process for one cycle by the phase adjustment unit 5 may be smaller than n bits.
  • the phase comparator 5 includes k phase comparators for performing a phase comparison process of k bits (k is an integer, 2 ⁇ k ⁇ n) in one cycle.
  • the phase adjusting unit 5 further includes “n ⁇ k” receiving units 14 in order to output n bits of synchronized data.
  • the phase lag signal holding unit 13a holds the phase lag signal from the phase lag detection unit 12a, and the phase advance signal from the phase lead detection unit 12b is held.
  • the phase comparator 10 outputs an output instead of the phase lag signal holding unit 13a and the phase advance signal holding unit 13b shown in FIGS.
  • a comparison signal holding unit 133, a phase lag detection holding unit 133a, and a phase advance detection holding unit 133b that are driven in synchronization with the clock may be included.
  • the comparison signal holding unit 133 holds a comparison signal of 11 comparison period detection units (the output of the logic circuit 103 in FIG. 22 and the output of the logic circuit 113 in FIG. 23).
  • the phase lag detection holding unit 133a holds the detection result of the phase lag detection unit 12a (the output of the flip-flop 105a in FIG. 22 and the first internal signal SI 15a in FIG. 23).
  • the phase advance detection holding unit 133b The detection result of the detection unit 12b (the output of the flip-flop 105b in FIG. 22 and the second internal signal S 115b in FIG. 23) is held. Not only the phase comparator 10 shown in FIGS. 3 and 7, but also the second embodiment (FIGS. 8 and 10), the third embodiment (FIGS. 11 and 13), and the fourth embodiment.
  • the comparison signal holding unit 133, the phase delay detection holding unit 133a, and the phase advance detection holding unit 133b can also be applied to the phase comparator in FIG.
  • phase control is performed so that the reference clock signal and the data transition point have the same timing.
  • the start point of the dead band of the phase comparator 10 is defined by the reference clock signal, while the end point of the dead band is defined by the delayed reference clock signal, and the data transition point is within the dead band.
  • Phase control is performed so as to fit.
  • the end point of the dead band of the phase comparator 10 is defined by the reference clock, while the dead band range is defined by the delay amount of the received data.
  • the end point of the comparison period (the rising edge of the second clock signal) is used as the data latch timing.
  • the convergence point of the phase control (rising edge of the reference clock signal in the first embodiment, inside the dead band in the second and third embodiments) force The period until the data latch timing is the receiver 14 Flip-flop setup restrictions ⁇
  • the length should preferably satisfy the hold restrictions. With this configuration, the received data can be held correctly and can be output as accurate synchronized data.
  • the start point of the dead zone of the phase comparator 10 is defined by the end point of the comparison period (that is, the rising edge of the second clock signal), while the end point of the dead band is defined in the next comparison period. It can be defined by the start point (that is, the next rising edge of the first clock signal), and the phase control is performed so that the data transition point is located at a position away from the reference clock signal force by a predetermined period.
  • the reference clock signal is used as the data latch timing.
  • the period from the start point of the comparison period (i.e., the rising edge of the first clock signal) to the rising edge of the reference clock signal is the flip-flop in which the receiver 14 is set. It is preferable that the setup period of the flop is satisfied and the period from the rising edge of the reference clock signal to the end point of the comparison period (that is, the rising edge of the second clock signal) is long enough to satisfy the hold constraint. . With this configuration, the received data can be held correctly and can be output as accurate synchronized data.
  • phase control amount is a discrete value in the clock data recovery system
  • the received data must be held correctly during the period from when the transition point of the received data is shifted from the phase control convergence point due to jitter or the like until the phase control is activated.
  • a communication protocol provided with a calibration period for reducing communication errors.
  • communication via a modem is generally used.
  • a specific data pattern is transmitted during the calibration period, and based on the data pattern, the operation mode of the receiving device is determined and the circuit operation is converged to a stable point. Processing is performed.
  • data whose format is known in advance is transmitted from the device on the transmission side, and a period for receiving the data is set in the device on the reception side.
  • the reception data held by the reception unit 14 is monitored during the reception period, and the expected data can be received.In this case, the phase of the reference clock signal is set up in the reception unit 14. By shifting the hold margin in a relaxed direction, it is possible to realize a clock data recovery system that is resistant to jitter.
  • the present invention can be applied to uses such as a phase comparator and a clock data recovery system, and is useful as an application technique for high-speed data communication.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 書
位相比較器，位相比較装置，およびクロックデータリカバリシステム 技術分野
[0001] この発明は、データ通信において受信データにクロック信号を同期させる位相調整 技術に関する。
背景技術
[0002] 機器間においてデータ通信を行う際には、受信側の機器のクロックと送信側の機器 のクロックが同期して ヽな 、うえ電源ノイズや温度など動作環境の違いによってクロッ クの周波数も同一ではないため、受信側の機器において受信したデータを基にクロ ックを再生する必要がある。この処理は一般にタイミングリカノ リゃデータクロックリカ ノ リなどと呼ばれている。一般的なタイミングリカノくリでは、受信側でクロックを発生し 、そのクロックと受信したデータの位相差を検出し、検出した位相差に応じてクロック の周波数または位相を調整することを繰り返して行う。
[0003] 図 24は、一般的な位相差検出手段を示す。データ検出手段 161およびクロック検 出手段 162の各々は、フリップフロップであり、データピンが『Hレベル』で固定されて おり、クロックピンにはそれぞれデータ信号とクロック信号が入力されており、リセットピ ンには判定手段 163から出力されたリセット信号が入力されている。データ信号が『H レベル』になるとデータ検出手段 161の出力は『Hレベル』になり UP信号として出力 される。同様に、クロック信号が『Hレベル』になるとクロック検出手段 162の出力は『H レベル』になり DOWN信号として出力される。判定手段 163は、データ検出手段 16 1の出力とクロック検出手段 162の出力とを監視しており、両方が『Hレベル』になった ときにリセット信号を出力する。すなわち、データ検出手段 161の出力およびクロック 検出手段 162の出力の各々は、両方が『Hレベル』になった時点でリセットされ『 レ ベル』に戻る。このため、クロック信号に対してデータ信号が早く来た場合は「UP信 号」が位相差と同じ期間だけ出力され、逆の場合は「DOWN信号」が位相差と同じ 期間だけ出力されることになる。これによつて、クロック信号の位相がデータ信号に対 してどれだけ進んでいる力または遅れているかを検出することができる。 [0004] このような方法による位相差検出は簡易な回路で実現可能だが、データレートが高 くなると UP信号， DOWN信号のパルス幅が短くなりフルスイングできなくなるので、 正確な位相差検出が困難になってくる。このような課題を解決するため、受信データ をオーバーサンプリングした結果を用いて位相判定する方法が米国特許第 5, 905, 769号明細書 (特許文献 1)および特開 2004— 180188号公報 (特許文献 2)に開 示されている。
[0005] 特許文献 1では、 4ビット分の受信データを 12相のクロック信号でラッチする位相比 較器について開示されている。すなわち、 1ビット分の受信データに対して 3倍ォー バーサンプリングを実行する位相比較処理を 4ビット並列で行う構成である。 3倍ォー バーサンプリングとは、 1ビット幅が『T』である受信データを『TZ3』間隔で 3回保持 することを意味する。このように、 1ビット分の受信データを異なるタイミングで複数回 ラッチして得られた結果に基づ 、て、受信データとクロック信号の位相関係を知ること ができる。例えば、受信データが『0→1→0→· · ·』と遷移する時刻周辺（データの遷 移点付近）において 3倍オーバーサンプリングを実行すると、受信データとクロック信 号との位相関係が所望の状態 (理想的な位相関係)である場合には『(000) (111) ( 000) · · ·』という結果になる。しかし、ラッチした結果が『(001) (110) (001) · · ·』とな つた場合には、受信データに対してクロック信号の位相が遅れていると判断すること ができる。逆に『（100) (011) (100) · · ·』となった場合には、受信データに対してク ロック信号の位相が進んでいると判断することができる。
[0006] 特許文献 2では、多相のクロックを使用する代わりに、受信データを遅延させること によってオーバーサンプリングと同等の効果を得る位相検出回路について開示され ている。図 25は、特許文献 2に示された位相比較器の構成を示す。ここでは、 2つの 遅延素子 171を用いて受信データを 2段階遅延させ、遅延素子 171の各々の出力と 遅延されていないデータと力もなる 3種類のデータを分周器 172からのクロック信号 に同期してラッチしている。特許文献 1と同様、ラッチした結果は (001)のような 3ビッ トの情報となり、この結果に基づいて位相遅れ信号、位相進み信号を出力する。
[0007] ここで、遅延素子 171の各々の遅延量が『ΤΖ3』である場合には特許文献 1に開示 された位相比較器と同様の動作をするが、遅延量が『ΤΖ3未満』である場合には位 相判定が行なわれない「不感帯」が生じる。説明の簡略化のために、フリップフロップ の SETUP 'HOLD時間を『0』とし、遅延素子 171の遅延量を『D』とすると、クロック 信号の立ち上がりエッジ力 遅延量 2Dに相当する期間だけ前の時点までの期間中 にデータの遷移点が発生した場合にのみ位相遅れ信号'位相進み信号が出力され る。つまり、「1サイクル前のクロック信号の立ち上がりエッジ」から「次の立ち上がりェ ッジ力 遅延量 2Dに相当する期間だけ前の時点』までの期間中にデータの遷移点 が発生した場合には位相判定が行なわれない。つまり、この期間が不感帯となる。
[0008] 特許文献 1および図 25 (特許文献 2)に示した位相比較器は受信データとクロック 信号との位相関係だけを判定するため、データの通信速度が高速化された場合でも 位相差を示すパルスがつぶれてしまう等の問題を生じない。また、出力結果がデジタ ル形式であるため、処理のパイプライン化'並列化が容易であり、高速通信に好適な 回路構成であるといえる。
特許文献 1 :米国特許第 5, 905, 769号明細書
特許文献 2 :特開 2004— 180188号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、図 25に示した構成では、遅延素子の精度が動作に与える影響が大 きい。一般的に、遅延素子は、インバータ等のゲート遅延によって構成され、電源電 圧や温度の変動等による影響を受けやすぐ精度の高い遅延を実現することは困難 である。温度変動等を補償して一定の遅延量を実現することは可能であるが、比較 的大規模なアナログ回路が必要となり位相検出回路の面積が大きくなつてしまう。そ れにカ卩えて、 HDMIのようにデータレートが変化するような通信においては、取り得る データレートに応じた最適な遅延量を実現するための遅延素子を複数種類用意しな ければならないので、面積増大および電力増加の原因となる。
[0010] また、特許文献 1に開示された位相比較器では、オーバーサンプリングの倍数の増 加および並列して処理するビット数の増加に比例して、必要となるクロック信号の相 数が増大する。例えば、 4ビット分のデータ信号に対して 4倍のオーバーサンプリング を実現するためには 16相のクロック信号が必要であり、 5ビット分のデータ信号に対し て 5倍のオーバーサンプリングを実現するためには 25相のクロック信号が必要となる 。このように、 1ビット分の処理を行う位相検出回路の各々に対してオーバーサンプリ ングの倍数に応じた相数のクロック信号を分配する必要があるので、配線面積が増 大し、クロック伝達に要する電力が増加する。また、配線間のクロスカップリング等に 起因するクロックスキューばらつきやクロストークによる信号劣化が生じる。
[0011] そこで、本発明は、電源電圧 '温度の変動に対して安定した位相比較処理を実現 することを目的とする。また、本発明は、位相比較処理に必要なクロック信号の相数（ クロック信号の本数)の増大を抑制することを目的とする。
課題を解決するための手段
[0012] この発明の 1つの局面に従うと、位相比較器は、比較期間検出部と、位相関係検出 部とを備える。比較期間検出部は、データ信号と第 1および第 2クロック信号とを受け 取り、第 1クロック信号の立ち上がりエッジと第 2クロック信号の立ち上がりエッジとの間 の期間を比較期間と規定する。比較期間検出部は、比較期間中にデータ信号の遷 移の有無を検出する。データ信号は、データの 1ビット長が Tである。第 1のクロック信 号は、周期が nT(nは 2以上の整数)である。第 2クロック信号は、周期が ηΤであり且 つ第 1クロック信号に対して位相が h (0<h≤T)遅れている。位相関係検出部は、デ ータ信号と基準クロック信号とを受け取る。位相関係検出部は、データ信号と基準ク ロック信号との位相関係を検出し、比較期間検出部によって比較期間中にデータ信 号の遷移が検出されると位相関係の検出結果を出力する。基準クロック信号は、第 1 クロック信号に対して位相力 Si (〇<i<h)遅れている。
[0013] 上記位相比較器では、位相比較処理と比較期間中におけるデータ信号の遷移の 有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関係 の検出結果が出力される。この構成により、位相比較器に遅延素子を使用しなくても 良!、ので、電源電圧 ·温度の変動に対して安定した位相比較処理を実現することが できる。また、複数個の位相比較器を使用して複数ビット分のデータ信号を位相比較 処理の対象とする場合、従来の 4倍以上のオーバーサンプリングを使用する例よりも 位相比較処理に必要なクロック信号の本数を少なくすることができる。さらに、第 p番 目（Pは整数であり、 l≤p≤n)の位相比較器に供給される第 2クロック信号と第 q番目 (qは整数であり、 l≤p≤n— 1のときは q = p + lであり、 p = nのときには q= 1)の位 相比較器に供給される第 1クロック信号とを共有ィ匕することができるので、必要なクロ ック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信 号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を 抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつ きやクロストークによる信号劣化を低減することができる。
[0014] 好ましくは、上記第 2クロック信号は、上記第 1クロック信号に対して位相が 1T遅れ ており、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相 関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、 上記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジ が発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が 検出されると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移 よりも時間的に前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較 期間検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み 信号を出力する。
[0015] 上記位相比較器では、データ信号に対して基準クロック信号が遅れていると位相遅 れ信号が出力され、データ信号に対して基準クロック信号が進んでいると位相進み 信号が出力される。このように、位相関係の検出結果として位相遅れ信号および位相 進み信号が出力される。位相関係の検出結果を参照すれば、基準クロック信号の立 ち上がりエッジをデータ信号の遷移点に近づけることができる。これにより、ラッチクロ ックである第 2クロック信号の立ち上がりエッジをデータ信号の遷移点間における中 央部分に配置することができる。
[0016] 好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準 クロック信号の反転信号を保持する第 1保持部と、上記比較期間検出部によって上 記比較期間中にデータ信号の遷移が検出されると第 1保持部の保持結果を位相遅 れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上 記データ信号の遷移に同期して上記基準クロック信号を保持する第 2保持部と、上 記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出されると第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含む。
[0017] 上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック 信号の立ち上がりエッジが発生すると第 1保持部の保持結果力『Hレベル』になり、デ ータ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発生する と第 2保持部の保持結果が『Hレベル』になる。
[0018] 好ましくは、上記位相遅れ検出部は、上記データ信号の遷移を検出する遷移点検 出部と、遷移点検出部よつてデータ信号の遷移が検出されたタイミングに応じて第 1 内部信号を出力する第 1出力部と、第 1出力部によって第 1内部信号が出力され且 つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出される と位相遅れ信号を出力する位相遅れ信号出力部とを含む。上記位相進み検出部は 、上記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、基準点検出 部によって基準クロック信号の立ち上がりエッジが検出されたタイミングに応じて第 2 内部信号を出力する第 2出力部と、第 2出力部によって第 2内部信号が出力され且 つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出される と位相進み信号を出力する位相進み信号出力部とを含む。第 1出力部は、基準点検 出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に 遷移点検出部によってデータ信号の遷移が検出されると第 1内部信号を出力する。 第 2出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出さ れるよりも時間的に後に遷移点検出部によってデータ信号の遷移が検出されると上 記第 2内部信号を出力する。
[0019] また、上記第 2クロック信号は、上記第 1クロック信号に対して位相が 1T遅れており 、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検 出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、上記デ ータ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生 し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出さ れると位相遅れ信号を出力する。位相進み検出部は、上記データ信号の遷移よりも 時間的に前に遅延基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間 検出部によって上記比較期間中にデータ信号の遷移が検出されると位相進み信号 を出力する。遅延基準クロック信号は、上記基準クロック信号に対して位相が D (0< D<T—i)遅れている。
[0020] 上記位相比較器では、基準クロック信号の立ち上がりエッジが発生して力 遅延基 準クロック信号の立ち上がりエッジが発生するまでの間にデータ信号の遷移が発生し ても、位相関係の検出結果は出力されない。すなわち、この期間は、不感帯である。 このように、不感帯を形成することによって、ジッタ等のノイズに対する強度を向上さ せることができる。
[0021] 好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準 クロック信号の反転信号を保持する第 1保持部と、上記比較期間検出部によって上 記比較期間中にデータ信号の遷移が検出されると第 1保持部の保持結果を位相遅 れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、上 記データ信号の遷移に同期して上記遅延基準クロック信号を保持する第 2保持部と 、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出される と第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部とを含 む。
[0022] 上記位相比較器では、例えば、データ信号の遷移よりも時間的に後に基準クロック 信号の立ち上がりエッジが発生すると第 1保持部の保持結果力『Hレベル』になり、デ ータ信号の遷移よりも時間的に前に遅延基準クロック信号の立ち上がりエッジが発生 すると第 2保持部の保持結果力^ Hレベル』になる。
[0023] 好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを 検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、基準 点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に 前に遷移点検出部によってデータ信号の遷移が検出されると第 1内部信号を出力す る第 1出力部と、第 1出力部によって第 1内部信号が出力され且つ上記比較期間検 出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を 出力する位相遅れ信号出力部とを含み。上記位相進み検出部は、上記遅延基準ク ロック信号の立ち上がりエッジを検出する遅延基準点検出部と、遷移点検出部によつ てデータ信号の遷移が検出されるよりも時間的に前に遅延基準点検出部によって遅 延基準クロック信号の立ち上がりエッジが検出されると第 2内部信号を出力する第 2 出力部と、第 2出力部によって第 2内部信号が出力され且つ上記比較期間検出部に よって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力す る位相進み信号出力部とを含む。
[0024] また、上記第 2クロック信号は、上記第 1クロック信号に対して位相が 1T遅れており 、且つ、上記データ信号を取り込むタイミングを示すクロックである。上記位相関係検 出部は、位相遅れ検出部と、位相進み検出部とを含む。位相遅れ検出部は、遅延デ ータ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが発生 し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出さ れると位相遅れ信号を出力する。遅延データ信号は、上記データ信号に対して D (0 < D<i)遅延している。位相遅れ検出部は、上記データ信号の遷移よりも時間的に 前に上記基準クロック信号の立ち上がりエッジが発生し且つ上記比較期間検出部に よって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力す る。
[0025] 上記位相比較器では、データ信号の遷移点力 遅延データ信号の遷移点までの 間に基準クロック信号の立ち上がりエッジが発生しても、位相関係の検出結果は出力 されない。すなわち、基準クロック信号の立ち上がりエッジ力 遅延データ信号の遅 延量に相当する期間だけ前の時点までの期間は、不感帯になる。
[0026] 好ましくは、上記位相遅れ検出部は、上記データ信号の遷移に同期して上記基準 クロック信号の反転信号を保持する第 1保持部と、上記遅延データ信号の遷移に同 期して上記基準クロック信号の反転信号を保持する遅延保持部と、第 1保持部およ び遅延保持部の各々の保持結果の論理積を出力する第 1出力部と、上記比較期間 検出部によって上記比較期間中にデータ信号の遷移が検出されると第 1出力部の出 力を位相遅れ信号として出力する位相遅れ信号出力部とを含む。上記位相進み検 出部は、上記データ信号の遷移に同期して上記基準クロック信号を保持する第 2保 持部と、上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出 されると第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部 とを含む。 [0027] 上記位相比較器では、例えば、遅延データ信号の遷移よりも時間的に後に基準ク ロック信号の立ち上がりエッジが発生すると第 1保持部の保持結果力 S『Hレベル』にな り、データ信号の遷移よりも時間的に前に基準クロック信号の立ち上がりエッジが発 生すると第 2保持部の保持結果力^ Hレベル』になる。
[0028] 好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを 検出する基準点検出部と、上記データ信号の遷移を検出する遷移点検出部と、上記 遅延データ信号の遷移を検出する遅延遷移点検出部と、基準点検出部によって基 準クロック信号の立ち上がりエッジが検出されるよりも時間的に前に遷移点検出部に よってデータ信号の遷移が検出されると位相遅れ予測信号を出力する位相遅れ予 測部と、基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるより も時間的に前に遅延遷移点検出部によって遅延データ信号の遷移が検出されると 第 1内部信号を出力する第 1出力部と、位相遅れ予測部によって位相遅れ予測信号 力 S出力され且つ第 1出力部によって第 1内部信号が出力され且つ上記比較期間検 出部によって上記比較期間中にデータ信号の遷移が検出されると位相遅れ信号を 出力する位相遅れ信号出力部とを含む。上記位相進み検出部は、遷移点検出部に よってデータ信号の遷移が検出されるよりも時間的に前に基準点検出部によって基 準クロック信号の立ち上がりエッジが検出されると第 2内部信号を出力する第 2出力 部と、上記第 2出力部によって第 2内部信号が出力され且つ上記比較期間検出部に よって上記比較期間中にデータ信号の遷移が検出されると位相進み信号を出力す る位相進み信号出力部とを含む。
[0029] また、上記基準クロック信号は、上記データ信号を取り込むタイミングを示すクロック である。上記位相関係検出部は、位相遅れ検出部と、位相進み検出部とを含む。位 相遅れ検出部は、上記データ信号の遷移よりも時間的に前に上記基準クロック信号 の立ち上がりエッジが発生し且つ上記比較期間検出部によって上記比較期間中に データ信号の遷移が検出されると位相遅れ信号を出力する。位相進み検出部は、上 記データ信号の遷移よりも時間的に後に上記基準クロック信号の立ち上がりエッジが 発生し且つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検 出されると位相進み信号を出力する。 [0030] 上記位相比較器では、データ信号に対して基準クロック信号の位相が進んでいると 位相遅れ信号が出力され、データ信号に対して基準クロック信号の位相が遅れてい ると位相進み信号が出力される。このように、位相関係の検出結果として位相遅れ信 号および位相進み信号が出力される。位相関係の検出結果を参照すれば、基準クロ ック信号の立ち上がりエッジをデータ信号の遷移点力 所定期間だけ離れた位置に 酉己置させることができる。すなわち、ラッチクロックである基準クロック信号の立ち上が りエッジをデータ信号の遷移点間における中央部分に配置することができる。
[0031] 好ましくは、上記位相遅れ検出部は、上記基準クロック信号の立ち上がりエッジを 検出する基準点検出部と、基準点検出部によって基準クロック信号の立ち上がりエツ ジが検出されたタイミングに応じて第 1内部信号を出力する第 1出力部と、第 1出力部 によって第 1内部信号が出力され且つ上記比較期間検出部によって上記比較期間 中にデータ信号の遷移が検出されると位相遅れ信号を出力する位相遅れ信号出力 部とを含む。上記位相進み検出部は、上記データ信号の遷移を検出する遷移点検 出部と、遷移点検出部よつてデータ信号の遷移が検出されたタイミングに応じて第 2 内部信号を出力する第 2出力部と、第 2出力部によって第 2内部信号が出力され且 つ上記比較期間検出部によって上記比較期間中にデータ信号の遷移が検出される と位相進み信号を出力する位相進み信号出力部とを含む。第 1出力部は、基準点検 出部によって基準クロック信号の立ち上がりエッジが検出されるよりも時間的に後に 遷移点検出部によってデータ信号の遷移が検出されると第 1内部信号を出力する。 第 2出力部は、基準点検出部によって基準クロック信号の立ち上がりエッジが検出さ れるよりも時間的に前に遷移点検出部によってデータ信号の遷移が検出されると第 2 内部信号を出力する。
[0032] この発明のもう 1つの局面に従うと、位相比較装置は、データ信号に対して m本の 第 1クロック信号と、 m本の第 1クロック信号に対応する m本の第 2クロック信号と、 m本 の第 1クロック信号に対応する m本の基準クロック信号とを用いて位相比較を行う。デ ータ信号は、データの 1ビット長が T(Tく 0)である。 m本の第 1クロック信号の各々は 、周期が nT(nは整数であり、 η≥2)である。 m本の第 1クロック信号のうち隣接する信 号間の位相差は、 1Tの倍数である。 m本 (mは整数であり、 2≤m≤n)の第 2クロック 信号の各々は、対応する第 1クロック信号に対して位相が Mo < h≤ IT)遅れて 、る
。 m本の基準クロック信号の各々は、対応する第 1クロック信号に対して位相が i(0<i <h)遅れている。位相比較装置は、 m個の比較期間検出部と、 m個の位相関係検 出部とを備える。 m個の比較期間検出部のうち第 p番目（pは整数であり、 l≤p≤m) の比較期間検出部は、データ信号を受け取るとともに、 m本の第 1クロック信号のうち 第 P番目の第 1クロック信号と m本の第 2クロック信号のうち第 p番目の第 2クロック信号 とを受け取り、第 P番目の第 1クロック信号の立ち上がりエッジと第 p番目の第 2クロック 信号の立ち上力^エッジとの間の期間を第 p比較期間と規定し、第 p比較期間中にデ ータ信号の遷移の有無を検出する。 m個の位相関係検出部のうち第 p番目の位相関 係検出部は、データ信号を受け取るとともに、 m本の基準クロック信号のうち第 p番目 の基準クロック信号を受け取り、データ信号と第 p番目の基準クロック信号との位相関 係を検出し、 m個の比較期間検出部のうち第 p番目の比較期間検出部によって第 p 比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を第 P位相検 出結果として出力する。
[0033] 上記位相比較装置では、位相比較処理と比較期間中におけるデータ信号の遷移 の有無の検出とが並列して実行され、データ信号の遷移が検出されたときに位相関 係の検出結果が出力される。ここで、位相比較処理のために遅延素子を使用しなく ても良いので、電源電圧 ·温度の変動に対して安定した位相比較処理を実現するこ とができる。また、従来の 4倍以上のオーバーサンプリングを使用する例よりも位相比 較処理に必要なクロック信号の本数を少なくすることができる。さらに、第 p番目（pは 整数であり、 l≤p≤n)の比較期間検出部に供給される第 2クロック信号と第 q番目（q は整数であり、 l≤p≤n— 1のときは q=p + lであり、 p=nのときには q= 1)の比較 期間検出部に供給される第 1クロック信号とを共有ィ匕することができるので、必要なク ロック信号の本数をさらに少なくすることも可能である。このように、限られたクロック信 号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力の増加を 抑制することができ、配線間のクロスカップリング等に起因するクロックスキューばらつ きやクロストークによる信号劣化を低減することができる。
[0034] この発明のさらにもう 1つの局面に従うと、クロックデータリカバリシステムは、クロック 生成部と、多相クロック選択部と、第 1位相比較部と、位相制御部とを備える。クロック 生成部は、データの 1ビット長が T(0<T)であるデータ信号に対して周期が nT(nは 整数であり、 η≥ 2)であり且つ互いに位相が異なる複数の主クロックを生成する。多 相クロック選択部は、クロック生成部〖こよって生成された複数の主クロックの中力ら、 隣接する信号間の位相差が 1Tの倍数である m本 (mは整数であり、 2≤m≤n)の第 1クロック信号と、 m本の第 1クロック信号に対応し且つ対応する第 1クロック信号に対 して位相が i (0<i<h, 0<h≤lT)遅れて!/、る m本の基準クロック信号とを選択する 。第 1位相比較部は、外部からのデータ信号と、多相クロック選択部によって選択さ れた m本の第 1クロック信号および m本の基準クロック信号と、 m本の第 1クロック信号 に対応し且つ対応する第 1クロック信号に対して位相が h遅れている m個の第 2クロッ ク信号とを受け取り、 m個の位相検出結果を出力する。位相制御部は、位相比較部 力 の m個の位相検出結果に基づいて、多相クロック選択部によって選択されるクロ ック信号の位相を設定する。第 1位相比較部は、 m個の比較期間検出部と、 m個の 位相関係検出部とを含む。 m個の比較期間検出部のうち第 p番目の比較期間検出 部は、データ信号を受け取るとともに、 m本の第 1クロック信号のうち第 p番目の第 1ク ロック信号と m本の第 2クロック信号のうち第 p番目の第 2クロック信号とを受け取り、第 P番目の第 1クロック信号の立ち上がりエッジと第 p番目の第 2クロック信号の立ち上が りエッジとの間の期間を第 p比較期間と規定し、第 p比較期間中にデータ信号の遷移 の有無を検出する。 m個の位相関係検出部のうち第 p番目の位相関係検出部は、デ ータ信号を受け取るとともに、 m本の基準クロック信号のうち第 p番目の基準クロック信 号を受け取り、データ信号と基準クロック信号との位相関係を検出し、 m個のうち第 p 番目の比較期間検出部によって第 p比較期間中にデータ信号の遷移が検出されると 位相比較の検出結果を第 p位相検出結果として出力する。
上記クロックデータリカノ リシステムでは、位相比較処理と比較期間中におけるデー タ信号の遷移の有無の検出とが並列して実行され、データ信号の遷移が検出された ときに位相関係の検出結果が出力される。ここで、位相比較器に遅延素子を使用し なくても良 ヽので、電源電圧 ·温度の変動に対して安定した位相比較処理を実現す ることができ、クロックを正確に再現することができる。また、従来の 4倍以上のオーバ 一サンプリングを使用する例よりも位相比較処理に必要なクロック信号の本数を少な くすることができる。さらに、第 p番目（pは整数であり、 l≤p≤n)の比較期間検出部 に供給される第 2クロック信号と第 q番目（qは整数であり、 l≤p≤n—lのときは q = p + 1であり、 p=nのときには q= 1)の比較期間検出部に供給される第 1クロック信号と を共有ィ匕することができるので、必要なクロック信号の本数をさらに少なくすることも可 能である。このように、限られたクロック信号を分配するだけでよいので、配線面積の 増大，クロック伝達に要する電力の増加を抑制することができ、配線間のクロスカップ リング等に起因するクロックスキューばらつきやクロストークによる信号劣化を低減す ることがでさる。
[0036] 好ましくは、上記クロックデータリカノリシステムは、第 2位相比較部をさらに備える。
第 2位相調整部は、上記 m個の比較期間検出部のうち k個 (kは整数であり、 2≤k≤ m)の比較期間検出部と、上記 m個の位相関係検出部のうち上記 k個の比較期間検 出部に対応する k個の位相関係検出部とを含む。上記第 1位相比較部に含まれる m 個の比較期間検出部および m個の位相関係検出部の各々は、上記データ信号の立 ち上がりエッジおよび立ち下がりエッジのうち一方に応答して動作する。第 2位相比 較部に含まれる k個の比較期間検出部および k個の位相関係検出部の各々は、上記 データ信号の立ち上がりエッジおよび立ち下がりエッジのうち他方に応答して動作す る。上記位相制御部は、上記第 1位相比較部からの m個の位相検出結果と第 2位相 比較部からの k個の位相検出結果に基づいて、上記多相クロック選択部によって選 択されるクロック信号の位相を設定する。
[0037] 上記クロックデータリカバリシステムでは、受信データの立ち上がりエッジだけでなく 、受信データの立ち下がりエッジとを位相比較処理に用いることによって、クロックデ 一タリカノリシステムの応答特性を向上させることができる。
発明の効果
[0038] 以上のように、精度の高い遅延手段を必要とすることなく電源電圧'温度の変動に 対して安定した位相比較処理を実現することができる。また、位相比較処理に必要な クロック信号の相数の増大を抑制することができる。 図面の簡単な説明 [図 1]図 1は、この発明の第 1の実施形態によるクロックデータリカノリシステムの構成 を示すブロック図である。
[図 2]図 2は、図 1に示した位相調整部の内部構成を示すブロック図である。
[図 3]図 3は、図 2に示した位相比較器の構成を示す回路図である。
[図 4]図 4は、ィネーブル信号を生成するための構成の一例を示す回路図である。
[図 5]図 5は、リセット信号を生成するための構成の一例を示す回路図である。
[図 6]図 6は、図 3に示した位相比較器による動作について説明するための図である。
[図 7]図 7は、図 3に示した位相比較器の変形例を示す回路図である。
[図 8]図 8は、この発明の第 2の実施形態による位相比較器の構成を示す回路図であ る。
[図 9]図 9は、図 8に示した位相比較器による動作について説明するための図である。
[図 10]図 10は、図 8に示した位相比較器の変形例を示す回路図である。
[図 11]図 11は、この発明の第 3の実施形態による位相比較器の構成を示す図である
[図 12]図 12は、図 11に示した位相比較器による動作について説明するための図で ある。
[図 13]図 13は、図 11に示した位相比較器の変形例を示す回路図である。
[図 14]図 14は、この発明の第 4の実施形態による位相調整部の構成を示すブロック 図である。
[図 15]図 15は、図 14に示した位相比較器の構成を示す回路図である。
[図 16]図 16は、図 10に示した位相比較器による動作について説明するための図で ある。
[図 17]図 17は、図 15に示した位相比較器による動作について説明するための図で ある。
[図 18]図 18は、図 15に示した位相比較器にぉ ヽて不感帯を設定した場合の各クロ ック信号の位相関係を説明するための図である。
[図 19]図 19は、この発明の第 5の実施形態によるクロックデータリカノリシステムの構 成を示すブロック図である。 [図 20]図 20は、図 2に示した位相調整器の変形例を示すブロック図である。
[図 21]図 21は、図 14に示した位相調整部の変形例を示すブロック図である。
[図 22]図 22は、図 3に示した位相比較器の変形例について説明するための回路図 である。
[図 23]図 23は、図 7に示した位相比較器の変形例について説明するための回路図 である。
[図 24]図 24は、従来の位相比較器の構成を示す回路図である。
[図 25]図 25は、従来の位相比較器の構成を示す回路図である。
符号の説明
1 クロック生成部
2 多相クロック選択部
3, 5 位相調整部
4 位相制御部
10 位相比較器
11 比較期間検出部
12 位相関係検出部
12a 位相遅れ検出部
12b 位相進み検出部
13a 位相遅れ信号保持部
13b 位相進み信号保持部
14 受信部
101, 102, 105a, 105b フリップフロップ
103, 113, 106a, 106b 論理回路
EN10, 104 インバータ
EN101, EN102, EN103, RE101 論理回路
110 AND回路
111, 112 フリップフロップ
114dd 遷移点検出部 114cc 基準点検出部
115a, 115b, 212a, 213a, 212b, 213b, 312a, 313a, 312b, 313b NAND 回路
116a, 116b NOR回路
211 遅延基準点検出部
301, 310 遅延素子
302 フリップフロップ
303 AND回路
311 遅延遷移点検出部
133 比較信号保持部
133a 位相遅れ検出保持部
133b 位相進み検出保持部
発明を実施するための最良の形態
[0041] 以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一ま たは相当部分には同一の符号を付しその説明は繰り返さない。
[0042] (第 1の実施形態）
くクロックデータリカバリシステムの構成 >
図 1は、この発明の第 1の実施形態によるクロックデータリカノリシステムの全体構 成を示す。このシステムは、単位時間あたりのデータビット数を示すデータレートが『1 ZT(0<T)』であるデータ通信において、データの 1ビット長が Tである受信データ に対して周期力 S『nT(nは整数であり、 η≥2)』であり且つ互いの位相差が『1Τ』であ る η本のクロック信号を用いて位相調整を実行する。
[0043] このシステムは、クロック生成部 1と、多相クロック選択部 2と、位相調整部 3と、位相 制御部 4とを備える。位相調整部 3では、受信データのうち ηビット分に相当する期間 『ηΤ』が 1ビット分に相当する期間『Τ』ずつ時分割されて位相比較処理が実行される (η個の期間『Τ』の各々において位相比較処理が実行される)。すなわち、受信デー タの ηビット分に相当する期間『ηΤ』を 1サイクルとすると、 1サイクル中に η回の位相 比較処理が実行される。なお、ここでは、説明の簡単化のために、位相調整処理に おける位相の最小変化量を『τΖχ (χは 1以上の正数)』とする。
[0044] クロック生成部 1は、例えば、一般的なフェーズロックループ（PLL)であり、参照クロ ックに基づ 、て j本 (j =n X X)の主クロックを生成する。ここで、 j本の主クロックの各々 の周期は『nT』であり、隣接する位相間の位相差は『TZx』である。
[0045] 多相クロック選択部 2は、例えばセレクタ回路であり、位相制御部 4からの位相選択 信号に応じて、 j本の主クロックの中力も η本の主クロックを「期間設定クロック信号」と して選択するとともに、 j本のクロック信号の中カゝら η本の主クロックを「基準クロック信 号」として選択し、選択した η本の期間設定クロック信号および η本の基準クロック信号 を出力する。
[0046] ここで、 η本の期間設定クロック信号のうち第 ρ番目の期間設定クロック信号 (ρは整 数であり、 1≤ρ≤η)と第 q番目の期間設定クロック信号 (qは整数であり、 l≤p≤n— 1のときには q=p + l、 p=nのときには q= l)との位相差は『1T』である。 η本の基準 クロック信号のうち第 ρ番目の基準クロック信号は、第 ρ番目の期間設定クロックに対し て位相が『1 (0<1< 1丁)』遅れてぃる。すなわち、第 ρ番目の基準クロック信号の立ち 上がりエッジは、第 ρ番目の期間設定クロック信号の立ち上がりエッジと第 q番目の期 間設定クロック信号の立ち上がりエッジとの間に存在する。
[0047] 位相調整部 3は、外部からの受信データと多相クロック選択部 2から出力された n本 の期間設定クロック信号および n本の基準クロック信号とを受け取り、受信データと n 本の基準クロック信号の各々との位相関係を検出し、 n個の位相検出結果を出力す る。また、位相調整部 3は、受信データを取り込むタイミングを示すクロック (ラッチクロ ック）に同期して受信データをラッチすることによって、 nビット分の同期済データを出 力する。ここでは、ラッチクロックは、 n本の基準クロック信号の各々に対して位相が『1 T—i』遅れている n本の期間設定クロック信号である。
[0048] 位相制御部 4は、位相調整部 3からの位相検出結果に基づ ヽて位相選択信号を変 ィ匕させる。位相選択信号の形式はいかなる形式でも良いが、第 1期間設定クロック信 号が j本の主クロックのうちどの主クロックと合致するかを示す形式が最も簡単な形式 である。すなわち、位相選択信号は、 j本の主クロックのうち第 1期間設定クロック信号 となる主クロックの番号を示している。例えば、位相制御部 4は、位相調整部 3からの 位相検出結果が『位相遅れ』を示す場合には位相選択信号に示された番号を小さく し、位相検出結果が『位相進み』を示す場合には番号を大きくする。これにより、受信 データに対して基準クロック信号の位相が遅れている場合には、多相クロック選択部
2によって選択される期間設定クロック信号および基準クロック信号の各々の位相は 早くなり、受信データに対して基準クロック信号の位相が進んでいる場合には、期間 設定クロック信号および基準クロック信号の各々の位相は遅くなる。このように、位相 選択信号に応じて、多相クロック選択部 2によって選択される期間設定クロック信号お よび基準クロック信号の位相が前後する。
[0049] この動作を繰り返すことにより、受信データの位相に対してクロックの位相が追従し ていくことになる。
[0050] ここで、 n=5, x=8, i=T/2であるとする。この場合、クロック生成部 1は、各々の 周期が『5T』であり且つ隣接する位相間の位相差が『TZ8』である 40相の主クロック (第 1主クロック〜第 40主クロック）を生成する。ここで、第 1主クロックの位相が最も進 んでおり、番号が大きくなるにつれて位相が遅くなり、第 40主クロックの位相が最も遅 れている。このとき、位相選択信号に示された番号が「3」であるとすると、期間設定ク ロック信号および基準クロック信号は、次のようになる。
[0051] 〔期間設定クロック信号〕
第 1期間設定クロック信号 =第 3主クロック
第 2期間設定クロック信号 =第 11主クロック
第 3期間設定クロック信号 =第 19主クロック
第 4期間設定クロック信号 =第 27主クロック
第 5期間設定クロック信号 =第 35主クロック
〔基準クロック信号〕
第 1基準クロック信号 =第 7主クロック
第 2基準クロック信号 =第 15主クロック
第 3基準クロック信号 =第 23主クロック
第 4基準クロック信号 =第 31主クロック
第 5基準クロック信号 =第 39主クロック まず、期間設定クロック信号の選択について説明する。最初に、 40本の主クロック の中から『第 3主クロック』が第 1期間設定クロック信号として選択される。ここでは、 Γχ =8」であるので、第 3主クロック力 8相分遅れている第 11主クロックが第 2期間設定 クロック信号として選択され、第 11主クロックから 8相分遅れている第 19主クロックが 第 3期間設定クロック信号として選択される。同様に、第 27主クロックおよび第 35主ク ロックが、それぞれ、第 4および第 5期間設定クロック信号として選択される。このよう に、第 1〜第 5期間設定クロック信号の各々の位相間における位相差は「8 Χ (Τ/8) = 1Τ」となる。
[0052] 次に、基準クロック信号の選択について説明する。ここでは、「i=TZ2」であるので 、第 3主クロック力 4相分遅れて 、る第 7主クロックが第 1基準クロック信号として選択 される。同様に、第 2〜第 5期間設定クロック信号の各々力 4相分遅れている主クロ ックが、それぞれ、第 2〜第 5基準クロック信号として選択される。このように、第 1〜第 5基準クロック信号の各々の位相は、対応する期間設定クロック信号の位相に対して 「TZ2」遅れた位相になる。
[0053] <位相調整部の構成 >
図 2は、図 1に示した位相調整部 3の構成を示す。位相調整部 3は、 η個（図 2では、 η= 5)の位相比較器 10を含む。第 ρ番目の位相比較器 10は、 η本の期間設定クロッ ク信号のうち第 Ρ番目の期間設定クロック信号を第 1クロック信号として受け取るととも に、第 1クロック信号に対して位相が 1T遅れている第 2クロック信号 (ここでは、第 q番 目の期間設定クロック信号)を受け取る。また、第 P番目の位相比較器 10は、 n本の 基準クロック信号のうち第 p番目の基準クロック信号を受け取る。なお、図 2では、第 p 番目の位相比較器 10が受け取る第 2クロック信号と第 q番目の位相比較器 10が受け 取る第 1クロック信号とが共有化されている。例えば、第 1番目の位相比較器 10は第 2期間設定クロック信号を第 2クロック信号として受け取り、第 2番目の位相比較器 10 は第 2期間設定クロック信号を第 1クロック信号として受け取る。
[0054] 5個の位相比較器 10の各々は、第 1クロック信号の立ち上がりエッジと第 2クロック 信号の立ち上がりエッジとの間の期間を比較期間と規定し、この比較期間中におい て基準クロック信号と受信データとの位相関係を検出する。このように、 5個の位相比 較器の各々には位相差が『1T』である 2つの期間設定クロック信号が与えられるので
、この位相調整部 3は、 5ビット分の受信データに相当する期間（すなわち 5Τ)を『1Τ
』ずつ時分割して位相比較処理を実行する構成である。
[0055] 5個の位相比較器 10の各々は、比較期間検出部 11と、位相関係検出部 12と、位 相遅れ信号保持部 13aと、位相進み信号保持部 13bと、受信部 14とを含む。
[0056] 比較期間検出部 11は、 2つの期間設定クロック信号と受信データとを受け取り、 2 つの期間設定クロック信号の各々のエッジ間を比較期間と規定し、この比較期間中 に受信データの遷移の有無を検出する。
[0057] 位相関係検出部 12は、基準クロック信号と受信データとの位相関係を検出し、比 較期間検出部 11によって比較期間中に受信データの遷移が検出されると、位相関 係の検出結果 (位相遅れ信号，位相進み信号)を出力する。
[0058] 位相遅れ信号保持部 13aは、位相関係検出部 12からの位相遅れ信号を保持して 出力する。位相進み信号保持部 13bは、位相関係検出部 12からの位相進み信号を 保持して出力する。
[0059] 受信部 14は、ラッチクロック（ここでは、 2つの期間設定クロック信号のうち位相が遅 れている方）に同期して受信データを保持するとともに、保持した受信データを同期 済データとして出力する。
[0060] <位相比較器の構成 >
図 3は、図 2に示した位相比較器 10の詳細な構成を示す。なお、ここでは、第 1番 目の位相比較器 10を例に挙げて説明する。すなわち、第 1クロック信号は、「第 1期 間設定クロック信号」である。第 2クロック信号は、第 1クロック信号に対して位相が『1 T』遅れて 、るクロック信号 (第 2期間設定クロック信号)である。基準クロック信号は、 第 1クロック信号に対して位相が『i』遅れているクロック信号 (第 1基準クロック信号)で ある。
[0061] 比較期間検出部 11は、フリップフロップ 101, 102と、論理回路 103とを含む。フリ ップフロップ 101は、受信データの立ち上がりエッジに同期して第 1クロック信号を保 持する。フリップフロップ 102は、受信データの立ち上がりエッジに同期して第 2クロッ ク信号を保持する。論理回路 103は、フリップフロップ 101の出力力『Hレベル』であり 且つフリップフロップ 102の出力が『Lレベル』である場合には自己の出力を『しレベ ル』にし (すなわち、比較信号を出力し）、それ以外の場合には自己の出力を『11レベ ル』にする (すなわち、比較信号の出力を停止する)。
[0062] 位相関係検出部 12は、位相遅れ検出部 12aと、位相進み検出部 12bとを含む。
[0063] 位相遅れ検出部 12aは、受信データの立ち上がりエッジよりも時間的に後に基準ク ロック信号の立ち上がりエッジが発生すると『位相遅れ』であると判定し、比較期間検 出部 11カゝら比較信号が出力されていれば位相遅れ信号を出力し、比較信号が出力 されていなければ位相遅れ信号を出力しない。詳しくは、位相遅れ検出部 12aは、ィ ンバータ 104と、フリップフロップ 105aと、論理回路 106aとを含む。インバータ 104は 、基準クロック信号を反転する。フリップフロップ 105aは、受信データの立ち上がりェ ッジに同期してインバータ 104の出力（すなわち、基準クロック信号の反転信号)を保 持する。論理回路 106aは、フリップフロップ 105aの出力が『Hレベル』であり且つ比 較期間検出部 11からの比較信号が『Lレベル』である場合には自己の出力を『11レベ ル』にし (すなわち、位相遅れ信号を出力し）、それ以外の場合には自己の出力を『L レベル』にする（すなわち、位相遅れ信号を出力しない)。
[0064] 位相進み検出部 12bは、受信データの立ち上がりエッジよりも時間的に前に基準ク ロック信号の立ち上がりエッジが発生すると『位相進み』と判定し、比較期間検出部 1 1から比較信号が出力されていれば位相進み信号を出力し、比較信号が出力されて いなければ位相進み信号を出力しない。詳しくは、位相進み検出部 12bは、フリップ フロップ 105bと、論理回路 106bとを含む。フリップフロップ 105bは、受信データの 立ち上がりエッジに同期して基準クロック信号を保持する。論理回路 106bは、フリツ プフロップ 105bの出力が『Hレベル』であり且つ比較期間検出部 11からの比較信号 が『Lレベル』である場合には自己の出力を『Hレベル』にし (すなわち、位相進み信 号を出力し）、それ以外の場合には自己の出力を『Lレベル』にする（すなわち、位相 進み信号を出力しない)。
[0065] 位相遅れ信号保持部 13aは、例えば、フリップフロップであり、出力クロックに同期し て位相遅れ信号を保持し、保持した位相遅れ信号を出力する。位相進み信号保持 部 13bは、例えば、フリップフロップであり、出力クロックに同期して位相進み信号を 保持し、保持した位相進み信号を出力する。なお、受信データの立ち上がりエッジが 比較期間の終点直前 (すなわち、第 2クロック信号の立ち上がりエッジの直前）に発生 した場合でも位相遅れ信号および位相進み信号を確実に保持できるように、出カク ロックは、第 2クロック信号よりも位相が遅れていることが好ましい。ここでは、出力クロ ックは、第 1クロック信号に対して位相が『3T』遅れている「第 4期間設定クロック信号」 を用いる。
[0066] 受信部 14は、例えば、フリップフロップであり、ラッチクロック（ここでは、第 2クロック 信号)に同期して受信データを保持する。保持された受信データは、同期済データと して出力される。
[0067] < <ィネーブル信号 > >
また、フリップフロップ 101, 102, 105a, 105bの各々は、ロード Zホールドモード 切替機能付きのフリップフロップであり、インバータ EN10によって反転されたイネ一 ブル信号を受け取り、インバータ EN10の出力信号が『Lレベル』（すなわち、イネ一 ブル信号力『Hレベル』)である期間のみ受信データの立ち上がりエッジに同期して 動作し、インバータ EN10の出力信号力『Hレベル』 (すなわち、ィネーブル信号が『L レベル』)である期間では受信データの立ち上がりエッジに同期することなく値を保持 し続ける。すなわち、ィネーブル信号は、比較期間検出部 11,位相遅れ検出部 12a ,および位相進み検出部 12bの動作期間を制限するための信号である。
[0068] 比較期間検出部 11,位相遅れ検出部 12a,および位相進み検出部 12bが比較期 間において動作できるようにすれば良いので、ィネーブル信号は、理想的には、比 較期間に相当する期間だけ『Hレベル』であれば良い。仮に、そのようなィネーブル 信号を生成することが可能であれば、図 3に示した位相比較器 10において比較信号 を生成するための構成 (比較期間検出部 11)が不要になる。しかし、実際には、デー タレートが高くなるとィネーブル信号の Hレベル期間が非常に短くなり、負荷容量お よび負荷容量に起因するゲート遅延による影響を受けやすくなる。この場合、イネ一 ブル信号のみによって比較期間を正確に再現することが困難になる。さらに、フリップ フロップのロードモードとホールドモードを切り替える LH入力のセットアップ制約およ びホールド制約を考慮しなければならない等、実装上の問題がある。そこで、イネ一 ブル信号は、プロセスばらつきによる影響，電源電圧'温度の変動による影響を受け な 、ように、パルス幅がなるべく長く且つクロック信号に同期して 、ることが望まし!/、。
[0069] 図 4は、ィネーブル信号を生成するための構成の一例を示す。ィネーブル信号生 成部は、例えば、 3つの論理回路 EN101, EN102, EN103を含む。ここで、第 3ク ロック信号は、第 1クロック信号に対して位相が『2T』遅れているクロック信号 (ここで は、第 3期間設定クロック信号)であり、第 4クロック信号は、第 1クロック信号に対して 位相が『3Τ』遅れているクロック信号 (ここでは、第 4期間設定クロック信号)である。こ の構成によって生成されるィネーブル信号は、期間設定クロック信号のいずれかに 同期しており、 Ηレベル期間が『3Τ』であり Lレベル期間が『2Τ』である。
[0070] < <リセット信号 > >
さらに、フリップフロップ 101, 102, 105a, 105bの各々は、リセット信号を受け取り 、リセット信号力 S『Hレベル』である期間では受信データとィネーブル信号とに応じて 動作し、リセット信号が『Lレベル』である期間では保持している値を『L』にする (保持 内容をクリアする)。ここで、比較期間が開始するまでにその比較期間よりも前に得ら れた位相検出結果がクリアされれば良いので、位相遅れ信号保持部 13aおよび位相 進み信号保持部 13bが位相遅れ信号および位相進み信号の保持を完了した時点 力も次の比較期間が開始するまでの間に（すなわち、出力クロックの立ち上がりエツ ジ力 次の比較期間の始点を規定する第 1クロック信号の立ち上がりエッジまでの間 に）、リセット信号が『Lレベル』になれば良い。
[0071] 図 5は、リセット信号を生成するための構成の一例を示す。ここで、第 5クロック信号 は、第 1クロック信号に対して位相力『4T』遅れているクロック信号 (ここでは、第 5期 間設定クロック信号)である。この構成によって生成されるリセット信号は、第 4クロック 信号の立ち上がりエッジ力も第 5クロック信号の立ち上がりエッジまでの期間に『しレ ベル』になる。つまり、リセット信号は、出力クロックの立ち上がりエッジから第 1クロック 信号の立ち上がりエッジまでの間の任意の期間において『Lレベル』になる。
[0072] <位相比較器による動作 >
図 6を参照しつつ、図 3に示した位相比較器 10による動作について説明する。なお 、ここでは、基準クロック信号は、第 1クロック信号に対して位相が『TZ2』遅れている ものとする。
[0073] まず、第 1クロック信号の立ち上がりエッジ C11が発生し、第 1クロック信号力『Hレ ベル』であり第 2クロック信号が『Lレベル』である期間に受信データの立ち上がりエツ ジ E1が発生する。この立ち上がりエッジ E1に同期して比較信号が『Lレベル』になる 。一方、基準クロック信号の立ち上がりエッジ C01が立ち上がりエッジ E1よりも時間的 に前に発生して 、るので、位相遅れ信号力 S『Hレベル』になる。
[0074] 次に、第 2クロック信号の立ち上がりエッジ C21が発生して第 2クロック信号が『11レ ベル』になると、この立ち上がりエッジ C21に同期してィネーブル信号が『Lレベル』に なる。よって、仮に、データエッジ E2, E3が受信データの立ち上がりエッジであって も、比較信号，位相遅れ信号，および位相進み信号は、変化することなく直前の状態 を保持する。
[0075] 次に、第 3クロック信号の立ち上がりエッジ C31が発生して第 3クロック信号が『11レ ベル』になり、その後に、第 4クロック信号の立ち上がり C41が発生する。位相遅れ信 号保持部 13aおよび位相進み信号保持部 13bは、第 4クロック信号の立ち上がりエツ ジ C41に同期して位相遅れ信号および位相進み信号を保持する。位相遅れ信号お よび位相進み信号は、第 4クロック信号の次の立ち上がりエッジが発生するまでの間
、保持され続ける o
[0076] また、第 4クロック信号の立ち上がりエッジ C41が発生して第 4クロック信号が『11レ ベル』になると、この立ち上がりエッジ C41に同期してリセット信号が『Lレベル』になる 。これにより、比較信号，位相遅れ信号，および位相進み信号が初期値にクリアされ る。一方、第 4のクロック信号の立ち上がりエッジ C41に同期してィネーブル信号が『 Hレベル』になる。ィネーブル信号が『Hレベル』であってもリセット信号が『Lレベル』 であるので、仮に、データエッジ E4が受信データの立ち上がりエッジであっても、比 較期間検出部 11,位相遅れ検出部 12a,および位相進み検出部 12bの各々は動作 せず、比較信号，位相遅れ信号，および位相進み信号は変化せず初期値のままで ある。
[0077] 次に、第 5クロック信号の立ち上がりエッジ C51が発生して第 5クロック信号が『11レ ベル』になると、この立ち上がりエッジ C51に同期してリセット信号力『Hレベル』にな る。ここで、仮に、データエッジ E5が受信データの立ち上がりエッジであるとすると、ィ ネーブル信号が『Hレベル』であるので、位相遅れ検出部 12bのフリップフロップ 105 aがデータエッジ E5に同期して基準クロック信号の反転信号を保持し、フリップフロッ プ 105aの出力は『Hレベル』になる。しかし、第 1および第 2クロック信号の両方とも『 Lレベル』であるので比較期間検出部 11からの比較信号が『Hレベル』になっており、 位相遅れ信号は『Lレベル』のままである。
[0078] このように、第 1および第 2クロック信号の各々の立ち上がりエッジで規定された比 較期間において受信データの遷移があると、基準クロック信号と受信データとの位相 関係の検出結果が出力される。
[0079] 一方、比較期間中において基準クロック信号の立ち上がりエッジ C01が受信データ の立ち上がりエッジ E1よりも時間的に前に発生した場合には、位相遅れ信号が『しレ ベル』のままであり、位相進み信号が『Hレベル』になる。その後の処理は、上述の処 理と同様であり、最終的に、位相進み信号保持部 13bの出力カ^ Hレベル』になる。
[0080] また、基準クロック信号の立ち上がりエッジ C01と受信データの立ち上がりエッジ E1 とが同時に発生した場合、インバータ 104の遅延のためインバータ 104の出力は『H レベル』であるので、位相遅れ検出部 12aのフリップフロップ 105aおよび位相進み検 出部 12bのフリップフロップ 105bの各々の出力は、どちらも『Hレベル』になる。この 場合、基準クロックの位相と受信データの位相とが理想的な関係になっていると判断 できるので、位相制御部 4にお 、て位相遅れ信号と位相進み信号とが互いに相殺さ れる。
[0081] このようにして、受信データと基準クロック信号との位相関係が検出される。クロック データリカノリシステムにお 、て、位相制御部 4が位相検出結果に基づ 、て位相調 整することによって、基準クロック信号の立ち上がりエッジを受信データの立ち上がり エッジに近づけることができる。これにより、受信データの立ち上がりエッジ間におけ る中央部分 (データアイが十分に開 、て 、る部分）に第 2クロック信号の立ち上がりェ ッジを配置することができ、同期済データを正確に取得することができる。
[0082] <効果 >
以上のように、位相比較処理に並行して比較期間中におけるデータ信号の遷移の 有無の検出が実行され、データ信号の遷移が検出されたときに位相関係の検出結 果が出力される。これにより、遅延素子を使用しなくても良いので、電源電圧'温度の 変動に対して安定した位相比較処理を実現することができる。
[0083] また、本実施形態では、 1つの位相比較器に 3つのクロック信号 (第 1クロック信号， 第 2クロック信号，基準クロック信号)を供給すれば良いので、 n個の位相比較部に供 給するクロック信号の総数は『3n』である。さらに、第 p番目（pは整数であり、 l≤p≤n )の位相比較器に供給される第 2クロック信号と第 q番目（qは整数であり、 l≤p≤n— 1のときは q = p + 1であり、 p = nのときには q= 1)の位相比較器に供給される第 1クロ ック信号とを共有ィ匕することができるので、必要なクロック信号の本数をさらに少なく することも可能である（この場合、クロック総数は『2n』となる）。従来のオーバーサンプ リングの例では、位相比較処理に必要なクロック信号の本数は『ひ Χ η』（ひ：オーバ 一サンプリングの倍数、 n: 1サイクル中に処理するビット数)であるので、位相比較処 理に必要なクロック信号の本数を少なくすることも可能である。このように、限られたク ロック信号を分配するだけでよいので、配線面積の増大，クロック伝達に要する電力 の増加を抑制することができ、配線間のクロスカップリング等に起因するクロックスキュ 一ばらつきやクロストークによる信号劣化を低減することができる。
[0084] (第 1の実施形態による位相比較器の変形例）
なお、図 6に示すように、比較期間の始点以前にィネーブル信号が『Hレベル』にな るように構成されている場合は、フリップフロップ 111, 112, 105a, 105bを一般的な ディレイフリップフロップに置き換えて、それぞれのディレイフリップフロップのクロック 信号として受信データとィネーブル信号の論理積であるマスクデータ信号を入力す る構成としても同様の動作を実現することができる。
[0085] <構成>
図 7は、図 3に示した位相比較器の変形例を示す。ここで、比較期間検出部 11,位 相遅れ検出部 12a,位相進み検出部 12bの各々には、ディレイフリップフロップを用 いる。
[0086] 比較期間検出部 11は、 AND回路 110と、フリップフロップ 111, 112と、論理回路 113とを備える。 AND回路 110は、ィネーブル信号と受信データとを受け取り、イネ 一ブル信号と受信データとの論理積であるマスクデータ信号を出力する。フリップフ ロップ 111は、 AND回路 110からのマスクデータ信号の立ち上がりエッジに同期して 第 1クロック信号を保持する。フリップフロップ 112は、マスクデータ信号の立ち上がり エッジに同期して第 2クロック信号を保持する。論理回路 113は、フリップフロップ 111 の出力力『Hレベル』であり且つフリップフロップ 112の出力が『Lレベル』である場合 には比較信号を出力する（比較信号を『Lレベル』にする)。
[0087] 位相遅れ検出部 12aは、フリップフロップ (遷移点検出部） 114ddと、 NAND回路 1 15aと、 NOR回路 116aとを含む。位相進み検出部 12bは、フリップフロップ（基準点 検出部） 114ccと、 NAND回路 115bと、 NOR回路 116bとを含む。遷移点検出部 1 14ddは、電源電圧と受信データとを受け取り、受信データの立ち上がりエッジに同 期して『Hレベル』を保持する。基準点検出部 114ccは、電源電圧と基準クロック信号 とを受け取り、基準クロック信号の立ち上がりエッジに同期して『Hレベル』を保持する 。 NAND回路 115a, 115bは、 RSラッチを構成しており、遷移点検出部 114ddの出 力および基準点検出部 114ccの出力のうち先に『Hレベル』になった方の出力を有 効とし、もう一方の出力をマスクして出力しない。初期の状態では遷移点検出部 114 ddの出力および基準点検出部 114ccの出力の両方が『Lレベル』になっているので 、 RSラッチの 2つの出力（第 1内部信号 S115a,第 2内部信号 SI 15b)は両方とも『H レベル』になっている。ここで、遷移点検出部 114ddの出力が先に『Hレベル』になる と第 1内部信号 S115aが『Hレベル』から『Lレベル』になり第 2内部信号 S115bは『H レベル』のまま固定される。一方、基準点検出部 114ccの出力が先に『Hレベル』に なると第 2内部信号 S115bが『Lレベル』になり第 1内部信号力『Hレベル』のまま固定 される。
[0088] NOR回路 116aは、 RSラッチ力もの第 1内部信号 SI 15aおよび比較期間検出部 1 1からの比較信号の両方が『Lレベル』である場合には自己の出力を『Hレベル』にし（ すなわち、位相遅れ信号が出力され)、それ以外の場合には自己の出力を『Lレベル 』にする（すなわち、位相遅れ信号が出力されない)。 NOR回路 116bは、 RSラッチ 力もの第 2内部信号 S115bおよび比較期間検出部 11からの比較信号の両方が『L レベル』である場合には自己の出力を『Hレベル』にし (すなわち、位相進み信号が出 力され)、それ以外の場合には自己の出力を『Lレベル』にする（すなわち、位相進み 信号が出力されない)。
[0089] <動作 >
図 6のように、基準クロック信号の立ち上がりエッジが受信データの立ち上がりエツ ジ E1よりも時間的に後に発生した場合、位相関係検出部 12では基準点検出部 114 ccの出力よりも遷移点検出部 114ddの方が先に『Hレベル』になるので、位相遅れ信 号が出力される。一方、基準クロック信号の立ち上がりエッジが受信データの立ち上 力 Sりエッジ E1よりも後に発生した場合、位相関係検出部 12では遷移点検出部 114d dの出力よりも基準点検出部 114ccの出力の方が先に『Hレベル』になるので、位相 進み信号が出力される。
[0090] 比較期間検出部 11,位相遅れ検出部 12a,および位相進み検出部 12bの各々の 出力は、リセット信号が『Lレベル』になるまで保持され、リセット信号が『Lレベル』にな つた時点でクリアされる（『Lレベル』になる）。
[0091] <効果 >
この構成によれば、遷移点検出部 114ddおよび基準点検出部 114ccであるディレ ィフリップフロップの D入力が電源にプルアップされて!/、るので、セットアップ制約を 考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価すること ができる。
[0092] (第 2の実施形態）
くクロックデータリカバリシステムの構成 >
この発明の第 2の実施形態によるクロックデータリカノリシステムの構成および位相 調整部の構成は図 1および図 2と同様であるが、位相比較器 10の構成が異なる。位 相比較器 10の各々は、基準クロック信号と基準クロック信号に対応する遅延基準クロ ック信号を受け取り、受信データと基準クロック信号とを位相比較することによって『位 相遅れ』の有無を検出するとともに、受信データと遅延基準クロック信号とを位相比較 することによって『位相進み』の有無を検出する。例えば、第 1番目の位相比較器は、 第 1基準クロック信号に対応する第 1遅延基準クロック信号を受け取る。遅延基準クロ ック信号は、基準クロック信号に対して位相が遅れている信号であり、遅延素子を用 いて基準クロック信号を遅延させることで生成しても良いし、多相クロック選択部 2に おいて基準クロック信号より所定の相数分だけ遅れている主クロックを選択することに よって実現しても良い。
[0093] <位相比較器の構成 >
図 8は、この発明の第 2の実施形態による位相比較器の構成を示す。この位相比較 器 10では、位相進み検出部 12bは、基準クロック信号に代えて、遅延基準クロック信 号を受け取る。その他の構成は、図 3と同様である。なお、基準クロック信号に対する 遅延基準クロック信号の遅延量は、『D (0< D<T— i)』である。
[0094] <位相比較器による動作 >
図 9を参照しつつ、図 8に示した位相比較器による動作について説明する。図 9で は、第 1および第 2クロック信号の各々の立ち上がりエッジで規定される比較期間に 注目している。
[0095] 第 1クロック信号の立ち上がりエッジ力 基準クロック信号の立ち上がりエッジまでの 期間 P1において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部 1 2aが基準クロック信号の反転信号を保持するので、位相遅れ検出部 12aの出力が『 Hレベル』になる（すなわち、位相遅れ信号が出力される）。
[0096] 基準クロック信号の立ち上がりエッジ力 遅延基準クロック信号の立ち上がりエッジ までの期間 P2において受信データの立ち上がりエッジが発生した場合、位相遅れ検 出部 12aのフリップフロップ 105aは、基準クロック信号の反転信号が『Lレベル』であ るので『Lレベル』を保持する。一方、位相進み検出部 12bのフリップフロップ 105bは 、遅延基準クロック信号が『Lレベル』であるので『Lレベル』を保持する。結果として、 位相遅れ信号も位相進み信号も出力されない。すなわち、比較期間のうち期間 P2は 、受信データの立ち上がりエッジが発生しても位相関係の検出結果が出力されない「 不感帯」となる。
[0097] 遅延基準クロック信号の立ち上がりエッジ力 第 2クロック信号の立ち上がりエッジま での期間 P3において受信データの立ち上がりエッジが発生した場合、位相進み検 出部 12bが遅延基準クロック信号を保持するので、位相進み検出部 12bの出力が『 Hレベル』になる（すなわち、位相進み信号が出力される)。 [0098] <遅延基準クロック信号の位相 >
図 9より明らかであるように、遅延基準クロック信号の立ち上がりエッジは、対応する 比較期間内に発生しなければならない。さらに、位相検出結果の対称性を実現する ためには、期間 P1と期間 P3とが互いに等しい長さであることが好ましい。ここで、遅 延基準クロック信号の位相が基準クロック信号に対して『0. 5T』遅れている（例えば、 基準クロック信号の位相が第 1クロック信号に対して『0. 25Τ』遅れており、遅延基準 クロック信号の位相が第 1クロック信号に対して『0. 75Τ』遅れている）場合が最適で ある。
[0099] <効果 >
以上のように、基準クロック信号と遅延基準クロック信号とを用いて不感帯を形成す ることによって、ジッタに対する耐久性が向上する。さらに、多相クロック選択部から遅 延基準クロック信号を供給する構成では遅延素子を必要としな ヽので、電源電圧 ·温 度等の変動による影響を軽減することができる。
[0100] (第 2の実施形態による位相比較器の変形例）
なお、ィネーブル信号が比較期間の始点以前に『Ηレベル』になるように構成され ている場合は、第 1の実施形態と同様に、ロード/ホールド切替機能付きフリップフロ ップを一般的なディレイフリップフロップに置き換えることが可能である。
[0101] <構成 >
図 10は、図 8に示した位相比較器 10の変形例を示す。ここで、比較期間検出部 11 ,位相遅れ検出部 12a,位相進み検出部 12bの各々には、ディレイフリップフロップ を用いる。なお、比較期間検出部 11は、図 7と同様である。
[0102] 位相遅れ検出部 12aは、フリップフロップ (基準点検出部） 114ccと、フリップフロッ プ (遷移点検出部） 114ddと、 RSラッチを構成するNAND回路212a, 213aと、 NO R回路 116aとを含む。位相進み検出部 12bは、フリップフロップ (遷移点検出部） 11 4ddと、フリップフロップ (遅延基準点検出部） 211と、 RSラッチを構成する NAND回 路 212b, 213bと、 NOR回路 116bとを含む。ここで、位相遅れ検出部 12aおよび位 相進み検出部 12bは、遷移点検出部 114ddを共有して 、る。
[0103] NAND回路 212a, 213aで構成された RSラッチは、基準点検出部 114ccの出力 および遷移点検出部 114ddの出力のうち遷移点検出部 114ddの出力が先に『11レ ベル』になった場合には NOR回路 116aに対応する出力（第 1内部信号 S213a)を『 Lレベル』にし、それ以外の場合には第 1内部信号 S213aを『Hレベル』にする。 NO R回路 116aは、第 1内部信号 S213aおよび比較信号の両方が『Lレベル』である場 合には自己の出力を『Hレベル』にする（すなわち、位相遅れ信号を出力する）。
[0104] 遅延基準点検出部 211は、遅延基準クロック信号の立ち上がりエッジに同期して『 Hレベル』を保持する。 NAND回路 212b, 213bで構成された RSラッチは、遷移点 検出部 114ddの出力および遅延基準点検出部 211の出力のうち遅延基準点検出 部 211の出力が先に『Hレベル』になつた場合には NOR回路 116bに対応する出力 (第 2内部信号 S213b)を『Lレベル』にし、それ以外の場合には第 2内部信号 S213 bを『Hレベル』にする。 NOR回路 116bは、第 2内部信号 S213bおよび比較信号の 両方が『Lレベル』である場合には自己の出力を『Hレベル』にする（すなわち、位相 進み信号を出力する)。
[0105] <動作 >
図 9のように、期間 P1において受信データの立ち上がりエッジが発生した場合、位 相遅れ検出部 12aでは基準点検出部 114ccの出力よりも遷移点検出部 114ddの出 力が先に『Hレベル』になるので、位相遅れ信号が出力される。
[0106] 期間 P2において受信データの立ち上がりエッジが発生した場合、位相遅れ検出部 12aでは遷移点検出部 114ddの出力よりも基準点検出部 114ccの出力の方が先に 『Hレベル』になるので、位相遅れ信号は出力されない。一方、位相進み検出部 12b では遅延基準点検出部 211の出力よりも遷移点検出部 114ddの出力が先に『11レベ ル』になるので、位相進み信号は出力されない。
[0107] 期間 P3において受信データの立ち上がりエッジが発生した場合、位相進み検出部 12bでは遷移点検出部 114ddの出力よりも遅延基準点検出部 211の出力が先に『H レベル』になるので、位相進み信号が出力される。
[0108] 比較期間検出部 11,位相遅れ検出部 12a,および位相進み検出部 12bの各々の 出力は、リセット信号が『Lレベル』になるまで保持され、リセット信号が『Lレベル』にな つた時点でクリアされる（『Lレベル』になる）。 [0109] <効果 >
この構成によれば、遷移点検出部 114ddおよび基準点検出部 114ccであるディレ ィフリップフロップの D入力が電源にプルアップされて!/、るので、セットアップ制約を 考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価すること ができる。
[0110] (第 3の実施形態）
<構成>
この発明の第 3の実施形態によるクロックデータリカノリシステムの構成および位相 調整部 3の構成は図 1および図 2と同様であるが、位相比較器 10の構成が異なる。 位相比較器 10の各々では、受信データと基準クロック信号とを位相比較することによ つて『位相遅れ』の有無を検出するとともに、一定期間遅延させた受信データ (遅延 データ）と基準クロック信号とを位相比較することによって『位相進み』の有無を検出 する。
[0111] <位相比較器の構成 >
図 11は、この発明の第 3の実施形態による位相比較器 10の構成を示す。この位相 比較器 10では、位相遅れ検出部 12bは、図 3に示した位相遅れ検出部 12bにカロえ て、遅延素子 301と、フリップフロップ 302と、 AND回路 303とを備える。その他の構 成は図 3と同様である。
[0112] 遅延素子 301は、受信データを一定期間遅延させて遅延データを出力する。なお 、遅延素子301にぉける遅延量は『0 (0< 0<1)』でぁる。フリップフロップ 302は、基 準クロック信号の反転信号と遅延素子 301からの遅延データとを受け取り、遅延デー タの立ち上がりエッジに同期して基準クロック信号の反転信号を保持する。 AND回 路 303は、フリップフロップ 105aの出力およびフリップフロップ 302の出力の両方力^ Hレベル』である場合には自己の出力を『Hレベル』にし、それ以外の場合には自己 の出力を『Lレベル』にする。論理回路 106aは、比較期間検出部 11からの比較信号 が『Lレベル』であり AND回路 303の出力が『Hレベル』である場合に自己の出力を『 Hレベル』にする（すなわち、位相遅れ信号を出力する）。
[0113] <位相比較器による動作 > 図 12を参照しつつ、図 11に示した位相比較器 10による動作にっ 、て説明する。 図 12では、第 1および第 2クロック信号の各々の立ち上がりエッジで規定される比較 期間に注目している。なお、ここでは、基準クロック信号は第 1クロック信号に対して位 相が『0. 75T』遅れており、遅延素子 301における遅延量 Dは『0. 5Τ』であるものと する。
[0114] (A) , (Β)の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がり エッジよりも前に発生するので、位相遅れ検出部 12aのフリップフロップ 105aの出力 は『Hレベル』になる。また、遅延データの立ち上がりエッジも基準クロック信号の立ち 上がりエッジよりも前に発生するので、位相遅れ検出部 12aのフリップフロップ 302の 出力も『Hレベル』になる。よって、位相遅れ信号が出力される。なお、（A)のように、 受信データの立ち上がりエッジが比較期間の始点よりも前に発生する場合は、比較 信号が『Lレベル』にならな 、ので、位相遅れ信号は出力されな!、。
[0115] (C) , (D)の場合、受信データの立ち上がりエッジが基準クロック信号の立ち上がり エッジよりも前に発生するので、位相遅れ検出部 12aのフリップフロップ 105aの出力 は『Hレベル』になる。しかし、遅延データの立ち上がりエッジは基準クロック信号の立 ち上がりエッジよりも後に発生するので、位相遅れ検出部 12aのフリップフロップ 302 の出力は『Lレベル』になり、位相遅れ信号は出力されない。一方、位相進み検出部 12bの出力のフリップフロップ 105bの出力は『Lレベル』であるので、位相進み信号 は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。
[0116] (E) , (F) , (G)の場合、受信データの立ち上がりエッジが基準クロック信号の立ち 上がりエッジよりも後に発生するので、位相遅れ検出部 12aのフリップフロップ 105a の出力は『Lレベル』である。一方、位相進み検出部 12bのフリップフロップ 105bの出 力は『Hレベル』になるので、位相進み信号が出力される。
[0117] 以上のように、「比較期間の始点」から「基準クロック信号の立ち上がりエッジ力も遅 延量 Dに相当する期間分だけ前の時点」までの期間では位相遅れ信号が出力され、 「基準クロック信号の立ち上がりエッジ力 遅延量 Dに相当する期間分だけ前の時点 」から「基準クロック信号の立ち上がりエッジ」までの期間は不感帯となり、「基準クロッ クの立ち上がりエッジ」から「比較期間の終点」までの期間では位相進み信号が出力 される。
[0118] <遅延素子の遅延量 >
なお、遅延素子 301における遅延量および第 1クロック信号と基準クロック信号との 位相差は、上記数値に限定されないが、位相判定処理の対称性を考慮すると、遅延 素子 301における遅延量 0が『丁 2以下』であり、基準クロック信号の位相が第 1クロ ック信号に対して『 (T+D) Z2』遅れて 、る場合が好ま 、。
[0119] <効果>
以上のように、受信データと遅延データとを用いて不感帯を形成することにより、ジ ッタに対する耐久性が向上する。さらに、従来の位相比較器よりも遅延素子の個数が 少な 、ので、電源電圧 ·温度の変動による影響を軽減することができる。
[0120] なお、 n個の位相比較器 10の各々に遅延素子 301を 1つずつ設けずに、クロックデ 一タリカノリシステムに遅延データを生成するための 1つの遅延素子を新たに設け、 位相比較器 10の各々に対して受信データと遅延データの両方を供給するように構 成しても同様の効果を奏する。
[0121] (第 3の実施形態による位相比較器の変形例）
なお、ィネーブル信号が比較期間の始点以前に『Hレベル』になるように構成され ている場合は、第 1の実施形態と同様に、ロード/ホールド切替機能付きフリップフロ ップを一般的なディレイフリップフロップに置き換えることが可能である。
[0122] <構成 >
図 13は、図 11に示した位相比較器の変形例を示す。位相遅れ検出部 12aは、フリ ップフロップ (基準点検出部） 114ccと、フリップフロップ (遷移点検出部） 114ddと、 遅延素子 310と、フリップフロップ (遅延遷移点検出部） 311と、 NAND回路 313b, 3 12a, 313aと、 OR回路 314と、 NOR回路 116aとを含む。位ネ目進み検出咅 12bは、 フリップフロップ (基準点検出部） 114ccと、フリップフロップ (遷移点検出部） 114ddと 、 NAND回路 312bと、 NOR回路 116bとを含む。ここでは、位相遅れ検出部 12aお よび位相進み検出部 12bは、基準点検出部 114ccおよび遷移点検出部 114ddを共 有している。
[0123] NAND回路 312a, 313aによって構成された RSラッチは、基準点検出部 114ccの 出力および遅延遷移点検出部 311の出力のうち遅延遷移点検出部 311の出力が先 に『Hレベル』になった場合には OR回路 314に対応する出力（第 1内部信号 S313a )を『しレベル』にし、それ以外の場合には第 1内部信号 S313aを『Hレベル』にする。 NAND回路 312b, 313bによって構成された RSラッチは、基準点検出部 114ccの 出力および遷移点検出部 114ddのうち基準点検出部 114ccの出力が先に『11レベ ル』になった場合には NOR回路 116bに対応する出力（第 2内部信号 S312b)を『L レベル』にし、遷移点検出部 114ddの出力が先に『Hレベル』になった場合には OR 回路 314に対応する出力（位相遅れ予測信号 S313b)を『Lレベル』にする。 OR回 路 314は、第 1内部信号 S 313aおよび位相遅れ予測信号 S313bの両方が『 レベ ル』である場合には自己の出力を『Lレベル』にし、それ以外の場合には自己の出力 を『Hレベル』にする。
[0124] NOR回路 116aは、比較信号および OR回路 314の出力の両方力『Lレベル』であ る場合に、自己の出力を『Hレベル』にする（すなわち、位相遅れ信号を出力する。 ) NOR回路 116bは、比較信号および第 2内部信号 S312aの両方が『Lレベル』である 場合に、自己の出力を『Hレベル』にする（すなわち、位相進み信号を出力する）。
[0125] <動作 >
図 12の（A) , (B)のように、受信データの立ち上がりエッジが基準クロック信号の立 ち上がりエッジよりも前に発生する場合、位相関係検出部 12では、基準点検出部 11 4ccの出力よりも遅延遷移点検出部 311の出力が先に『Hレベル』になるので、第 1 内部信号 S313^ Lレベル』になる。一方、基準点検出部 114ccの出力よりも遷移 点検出部 114ddの出力が先に『Hレベル』になるので、第 2内部信号 S312bは『11レ ベル』のままであり、位相遅れ予測信号 S313bが『Lレベル』になる。よって、 OR回路 314の出力は『Lレベル』になるので、位相遅れ信号が出力される。
[0126] 図 12の（C) , (D)のように、受信データの立ち上がりエッジが基準クロック信号の立 ち上がりエッジよりも前に発生する場合、遅延遷移点検出部 311の出力よりも基準点 検出部 114ccの出力が先に『Hレベル』になるので、第 1内部信号 S313aは『11レベ ル』のままである。一方、基準点検出部 114ccの出力よりも遷移点検出部 114ddの 出力の方が先に『Hレベル』になるので、位相遅れ予測信号 S313bが『Lレベル』に なる。よって、 OR回路 314の出力は『Hレベル』のままであり、位相遅れ信号は出力 されない。また、第 2内部信号 S312bは『Hレベル』のままであるので、位相進み信号 は出力されない。このように、位相遅れ信号も位相進み信号も出力されない。
[0127] 図 12の（E) , (F) , (G)のように、受信データの立ち上がりエッジが基準クロック信 号の立ち上がりエッジよりも後に発生する場合、遷移点検出部 114ddの出力よりも基 準点検出部 114ccの出力が先に『Hレベル』になるので、第 2内部信号 S312bが『L レベル』になる。よって、位相進み信号が出力される。
[0128] 比較期間検出部 11,位相遅れ検出部 12a,および位相進み検出部 12bの各々の 出力は、リセット信号が『Lレベル』になるまで保持され、リセット信号が『Lレベル』にな つた時点でクリアされる（『Lレベル』になる）。
[0129] <効果>
この構成によれば、遷移点検出部 114ddおよび基準点検出部 114ccであるディレ ィフリップフロップの D入力が電源にプルアップされて!/、るので、セットアップ制約を 考慮することなく受信データと基準クロック信号の立ち上がりタイミングを評価すること ができる。
[0130] (第 4の実施形態）
くクロックデータリカバリシステムの構成 >
この発明の第 4の実施形態によるクロックデータリカノリシステムの構成および位相 調整部の構成は図 1および図 2と同様であるが、位相比較器 10の構成が異なる。
[0131] 図 14は、本実施形態における位相調整部 3の構成を示す。第 p番目の位相比較器 10は、 n本の期間設定クロック信号のうち第 p番目の期間設定クロック信号を第 1クロ ック信号として受け取るとともに、第 1クロック信号に対して位相力『h』遅れている第 2 クロック信号（図 14では、第 1クロック信号である第 p番目の期間設定クロック信号に 対して位相が『1T』遅れて 、る第 q番目の期間設定クロック信号)を受け取る。また、 第 p番目の位相比較器 10は、 n本の基準クロック信号のうち第 1クロック信号に対して 位相が『i』遅れている基準クロック信号（図 14では、第 1クロック信号である第 p番目 の期間設定クロック信号に対応する第 P番目の基準クロック信号)を受け取る。例えば 、第 1番目の位相比較器 10は、第 1期間設定クロック信号を第 1クロック信号として受 け取り、第 2期間設定クロック信号を第 2クロック信号として受け取り、第 1期間設定ク ロック信号に対応する第 1基準クロック信号を受け取る。
[0132] また、位相比較器 10の各々において、位相関係検出部 12は、受信データの立ち 上がりエッジよりも時間的に前に基準クロック信号の立ち上がりエッジが発生すると、『 位相遅れ』を検出する。また、位相関係検出部 12は、受信データの立ち上がりエッジ よりも時間的に後に基準クロック信号の立ち上がりエッジが発生すると、『位相進み』 を検出する。このように、本実施形態による位相比較器では、第 1〜第 3の実施形態 による位相比較器に対して、位相関係の検出結果が逆になる。これにより、本実施形 態のクロックデータリカバリシステムでは、受信データの立ち上がりエッジが基準クロッ ク信号の立ち上がりエッジに近づくと基準クロック信号の立ち上がりエッジが受信デ ータの立ち上がりエッジ力 遠ざ力るように、位相制御が実行される。
[0133] ここでは、位相比較器 10の各々の受信部 14は、基準クロック信号をラッチクロックと して受け取り、基準クロック信号に同期して受信データを保持するとともに、保持した 受信データを同期済データとして出力する。
[0134] <位相比較器の構成 >
図 15は、この発明の第 4の実施形態による位相比較器の構成を示す。この位相比 較器では、位相遅れ検出部 12aは、遷移点検出部 114ddに代えて、基準点検出部 114ccを含む。位相進み検出部 12bは、基準点検出部 114ccに代えて、遷移点検 出部 114ddを含む。なお、ここでは、受信部 14は、第 2クロック信号に代えて、基準ク ロック信号を受け取る。その他の構成は図 7と同様である。
[0135] <動作 >
図 16と図 17とを比較しつつ、図 15に示した位相比較器 10による動作について説 明する。図 16は、図 10に示した位相比較器による動作についての図であり、図 17は 、図 15に示した位相比較器による動作についての図である。なお、図 17では、第 2ク ロック信号が第 1クロック信号に対して位相が 1T遅れており、基準クロック信号が第 1 クロック信号に対して位相が『TZ2』遅れている例を図示している。
[0136] 図 16の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前 に遅延基準クロック信号の立ち上がりエッジが発生すると、位相比較器 10は、位相進 み信号を出力する。位相制御部 4は、位相比較器 10からの位相進み信号に応じて、 位相選択信号に示された番号を大きくする。これにより、多相クロック選択部 2から出 力されるクロック信号 (n本の期間設定クロック信号および n本の基準クロック信号)の 位相は遅くなる。これにより、遅延基準クロック信号の立ち上がりエッジが受信データ の立ち上がりエッジに近づくとともに、第 2クロック信号 (ラッチクロック）の立ち上がりェ ッジが受信データの遷移点間における中央部分 (データアイが十分に開いている部 分)へ向力つて移動する。
[0137] 図 17の場合、比較期間において受信データの立ち上がりエッジよりも時間的に前 に基準クロック信号の立ち上がりエッジが発生すると、遷移点検出部 114ddの出力よ りも基準点検出部 114ccの出力が先に『Hレベル』になるので、位相遅れ検出部 12a の出力が『Hレベル』になる（すなわち、位相遅れ信号が出力される）。位相制御部 4 は、位相比較器 10からの位相遅れ信号に応じて、位相選択信号に示された番号を 小さくする。これにより、多相クロック選択部 2から出力されるクロック信号の位相は早 くなる。逆に、受信データの立ち上がりエッジよりも時間的に後に基準クロック信号の 立ち上がりエッジが発生すると、位相比較器 10から位相進み信号が出力されて、多 相クロック選択部 2から出力されるクロック信号の位相は遅くなる。このようにして、基 準クロック信号の立ち上がりエッジが受信データの立ち上がりエッジ力 一定期間離 れた時点に配置されるように、基準クロック信号の位相が調整される。すなわち、基準 クロック信号の立ち上がりエッジが受信データの遷移点間における中央部分に配置 されるので、基準クロック信号の立ち上がりエッジに同期して受信データを正確に保 持することができる。
[0138] <第 2クロック信号の遅延量 >
図 17のように、 1ビット分の受信データに相当する期間（ 1T)のうち全体にお ヽて位 相比較処理を実行する場合、第 1クロック信号に対して位相が『TZ2』遅れているク ロック信号を基準クロック信号として使用し、第 1クロック信号に対して位相が『1Τ』遅 れているクロック信号を第 2クロック信号として使用すれば良い。この場合、第 1〜第 3 実施形態と同様に、第 1クロック信号として第 1期間設定クロック信号 (第 3主クロック） ,第 1基準クロック信号として第 1基準クロック信号 (第 7主クロック），第 2クロック信号と して第 2期間設定クロック信号 (第 11主クロック)を使用すれば良い。
[0139] また、図 18のように、範囲 Uの不感帯を設定する場合、基準クロック信号の位相は 第 1クロック信号に対して『(T— U)Z2』遅れており、第 2クロック信号の位相は第 1ク ロック信号に対して『T—U』遅れていれば良い。この場合、第 2クロック信号は、遅延 素子を用いて第 1クロック信号である期間設定クロック信号を遅延させることで生成し ても良いし、多相クロック選択部 2において第 1クロック信号 (期間設定クロック信号)よ り所定の相数分だけ遅れている主クロックを選択することによって実現しても良い。ま た、位相判定処理の対称性を考慮すると、「U = 0. 5T』である場合が最適である。す なわち、第 2クロック信号の位相が第 1クロック信号に対して『0. 5Τ』遅れており、基 準クロック信号の位相が第 1クロック信号に対して『0. 25Τ』遅れている場合が最適で ある。
[0140] <効果>
以上のように、データアイが十分に開 、て 、る部分に基準クロック信号の立ち上が りエッジが移動するように位相調整し、その基準クロック信号の立ち上がりエッジに同 期して受信データを受信するので、受信データを正確に保持することができる。
[0141] (第 5の実施形態）
以上の実施形態では、基準クロック信号の立ち上がりエッジと受信データの立ち上 力 Sりエッジとの位相関係を検出するものとして説明している力 S、受信データの立ち下 力 Sりエッジを位相比較処理の対象に加えても良い。このように、受信データの立ち上 力 Sりエッジ.立ち下がりエッジの両方を位相判定の対象とすることで、一方だけを位相 比較処理の対象とする場合よりもクロックデータリカノ リシステムの応答特性を 2倍に することできる。両エッジを位相比較処理の対象とするためには、受信データの両ェ ッジに同期するようにフリップフロップを構成することで実現できる力 一方のエッジだ けを位相比較処理の対象とする場合よりもフリップフロップの速度マージンが『1Ζ2』 になってしまう。
[0142] くクロックデータリカバリシステムの構成 >
図 19は、この発明の第 5の実施形態によるクロックデータリカノ リシステムの構成を 示す。このシステムは、図 1に示したクロックデータリカバリシステムにカ卩えて、位相調 整部 5を備える。位相調整部 5は、位相調整部 3と同様の構成である。例えば、位相 調整部 3の位相比較器 10が図 6に示した構成であれば、位相調整部 5の位相比較 器 10も図 6に示した構成である。なお、図 6に示した構成以外にも第 1〜第 4の実施 形態による位相比較器を適用することは、当然、可能である。但し、同期済データを 出力する受信部 14は、位相調整部 3, 5のうちいずれか一方に含まれていれば良い 。位相調整部 5は、反転された受信データと多相クロック選択部 2からの n本の期間設 定クロック信号および n本の基準クロック信号と受け取り、 n個の位相検出結果を出力 する。
[0143] ここでは、位相調整部 3が受信データの立ち上がりエッジと基準クロック信号の立ち 上がりエッジとに基づいて位相関係を検出する一方、位相調整部 5が受信データの 立ち下がりエッジと基準クロック信号の立ち上がりエッジとに基づいて位相関係を検 出する。
[0144] 位相調整部 3, 5について詳しく述べると、位相調整部 3の位相比較器 10の各々に おいて、比較期間検出部 11は、第 1クロック信号の立ち上がりエッジと第 2クロック信 号の立ち上がりエッジで規定した比較期間中に受信データが『Lレベル』から『11レベ ル』になると比較信号を出力する。位相遅れ検出部 12aは、基準クロック信号の立ち 上がりエッジが受信データの立ち上がりエッジよりも先に発生している場合に『位相遅 れ』であると判定する。位相進み検出部 12bは、基準クロック信号の立ち上がりエッジ が受信データの立ち上がりエッジよりも後に発生している場合に『位相進み』であると 判定する。
[0145] 一方、位相調整部 3の位相比較器 10の各々において、比較期間検出部 11は、比 較期間中に受信データ力 レベル』から『Lレベル』になると比較信号を出力する。 位相遅れ検出部 12aは、基準クロック信号の立ち上がりエッジが受信データの立ち 下がりエッジよりも先に発生している場合に『位相遅れ』であると判定する。位相進み 検出部 12bは、基準クロック信号の立ち上がりエッジが受信データの立ち下がりエツ ジよりも後に発生している場合に『位相進み』であると判定する。
[0146] 位相制御部 4は、位相調整部 3, 5の各々からの位相検出結果を受け取り、各々の 位相検出結果を論理演算することによって、位相選択信号の制御に反映する。 [0147] <動作 >
次に、図 19に示したクロックデータリカノリシステムによる動作について説明する。
[0148] 受信データの立ち上がりエッジが発生すると、位相調整部 3は、受信データと基準 クロック信号との位相関係を検出し、位相検出結果を位相制御部 4へ出力する。位相 制御部 4は、位相調整部 3からの位相検出結果に基づ ヽて位相選択信号を変化させ る。
[0149] 一方、受信データの立ち下がりエッジが発生すると、位相調整部 5は、受信データ と基準クロック信号との位相関係を検出し、位相検出結果を位相制御部 4へ出力する 。位相制御部 4は、位相調整部 5からの位相検出結果に基づいて位相選択信号を変 化させる。
[0150] このように、位相制御部 4は、位相調整部 3, 5の各々の位相検出結果を受け取り位 相選択信号を変化させることになる。つまり、受信データの立ち上がりエッジおよび立 ち下がりエッジのうち一方だけを位相判定の対象とする場合よりも 2倍の分解能を持 つた位相情報に基づいた位相制御が可能になる。
[0151] なお、位相制御部 4は、位相調整部 3, 5の各々から位相検出結果を受け取るたび に位相選択信号の制御を実行しても良いし、一定量の位相検出結果を蓄積し蓄積し た位相検出結果に基づ！/ヽて数サイクルに 1回の割合で位相選択信号の制御を実行 しても良い。
[0152] <効果>
以上のように、受信データの立ち上がりエッジだけでなぐ受信データの立ち下がり エッジとを位相比較処理に用いることによって、クロックデータリカノリシステムの応答 特性を向上させることができる。
[0153] (位相調整部における位相比較処理）
以上の各実施形態にぉ ヽて、位相調整部 3が 1サイクルに nビット分の位相比較処 理を実行するものとして説明してきた力 位相調整部 3による 1サイクル分の位相比較 処理において処理される受信データのビット数は、『nビット』よりも少なくても良い。す なわち、位相比較器 3は、 1サイクル中に mビット分 (mは整数であり、 2≤m≤n)の位 相比較処理を実行するために、 m個の位相比較器を含む。ここで、『m<n』である場 合、位相調整部 3は、 nビット分の同期済データを出力するために、『n— m』個の受 信部をさらに含む。
[0154] 図 20のように、第 1〜第 3の実施形態において『m= 2』である場合、位相調整部 3 は、図 2に示した第 2番目，第 3番目，および第 5番目の位相比較器 10に代えて、第 2番目，第 3番目，および第 5番目の受信部 14を含む。第 p番目の受信部 14は、第 q 番目の期間設定クロック信号をラッチクロックとして受け取り、受け取ったラッチクロッ クに同期して受信データをラッチすることによって同期済データを出力する。例えば、 第 2番目の受信部 14は、第 3期間設定クロック信号に同期して受信データをラッチす ることによって、第 2同期済データを出力する。図 20のように、位相調整部 3は、 nビッ ト分 (ここでは、 n= 5)の同期済データを出力するために、隣接する信号間の位相差 力 S1Tである n本の期間設定クロック信号をラッチクロック信号として受け取る。また、位 相調整部 3は、 mビット分 (ここでは、 m= 2)の位相比較処理を実行するために、 n本 の期間設定クロックのうち m本の期間設定クロック信号を m本の第 1クロック信号として 受け取るとともに、 m本の第 1クロック信号に対応し且つ対応する第 1クロック信号に 対して位相が『1T』遅れている m本の第 2クロック信号を受け取る。ここで、位相調整 部 3は、 mビット分の位相比較処理のために、 m本の第 1クロックに対応する m本の基 準クロック信号を受け取れば良い。例えば、図 20では、位相調整部 3は、 2本の第 1ク ロック信号として第 1および第 4期間設定クロック信号を受け取り、 2本の第 2クロック信 号として第 2および第 5期間設定クロック信号を受け取り、第 1および第 4基準クロック 信号を受け取る。
[0155] また、図 21のように、第 4の実施形態において『m= 2』である場合、位相調整部 3 は、図 14に示した第 2番目，第 3番目，および第 5番目の位相比較器 10に代えて、 第 2番目，第 3番目，および第 5番目の受信部 14を含む。第 p番目の受信部 14は、 第 P番目の基準クロック信号をラッチクロックとして受け取り、受け取ったラッチクロック に同期して受信データをラッチすることによって同期済データを出力する。例えば、 第 2番目の受信部 14は、第 2基準クロック信号に同期して受信データをラッチするこ とによって、第 2同期済データを出力する。図 21のように、位相調整部 3は、 nビット分 (ここでは、 n= 5)の同期済データを出力するために、 n本の基準クロック信号をラッ チクロック信号として受け取る。 n本の基準クロック信号において、隣接する基準クロッ ク信号間の位相差は『1T』である。また、位相調整部 3は、 mビット分 (ここでは、 m= 2)の位相比較処理を実行するために、 n本の期間設定クロック信号のうち m本の期 間設定クロック信号を m本の第 1クロック信号として受け取るとともに、 m本の第 1クロッ ク信号に対応し且つ対応する第 1クロック信号に対して位相が『h』遅れている m本の 第 2クロック信号（図 21では、第 1クロック信号である第 p番目の期間設定クロック信号 に対して位相が『1T』遅れて 、る第 q番目の期間設定クロック信号)を受け取る。ここ で、位相調整器 3は、 mビット分の位相比較処理のために、 n本の基準クロック信号の うち m本の第 1クロック信号に対応する m本の基準クロック信号（図 21では、第 1クロッ ク信号である第 p番目の期間設定クロック信号に対応する第 p番目の基準クロック信 号)を受け取れば良い。
[0156] さらに、第 5の実施形態において、位相調整部 5による 1サイクル分の位相比較処 理において処理される受信データのビット数は、 nビット分よりも少なくても良い。すな わち、位相比較器 5は、 1サイクル中に kビット分 (kは整数であり、 2≤k≤n)の位相比 較処理を実行するために、 k個の位相比較器を含む。ここで、『k<n』である場合、位 相調整部 5は、 nビット分の同期済データを出力するために、『n— k』個の受信部 14 をさらに含む。
[0157] (位相遅れ信号'位相進み信号の出力）
以上の各実施形態で説明した位相比較器では、位相遅れ検出部 12aからの位相 遅れ信号を位相遅れ信号保持部 13aが保持し、位相進み検出部 12bからの位相進 み信号を位相進み信号保持部 13bが保持している力 図 22,図 23のように、位相比 較器 10が、図 3,図 7に示した位相遅れ信号保持部 13aおよび位相進み信号保持部 13bに代えて、出力クロックに同期して駆動する比較信号保持部 133,位相遅れ検 出保持部 133a,位相進み検出保持部 133bを含んで 、ても良い。
[0158] 比較信号保持部 133は、比較期間検出部 11力もの比較信号（図 22では論理回路 103の出力，図 23では論理回路 113の出力）を保持する。位相遅れ検出保持部 13 3aは、位相遅れ検出部 12aの検出結果（図 22ではフリップフロップ 105aの出力，図 23では第 1内部信号 SI 15a)を保持する。位相進み検出保持部 133bは、位相進み 検出部 12bの検出結果（図 22ではフリップフロップ 105bの出力，図 23では第 2内部 信号 S 115b)を保持する。なお、図 3,図 7に示した位相比較器 10のみならず、第 2 の実施形態（図 8,図 10) ,第 3の実施形態（図 11,図 13) ,および第 4の実施形態（ 図 15)における位相比較器においても、比較信号保持部 133,位相遅れ検出保持 部 133a,位相進み検出保持部 133bは、当然、適用可能である。
[0159] (基準クロック信号および遅延基準クロック信号）
ここまでの説明で明らかであるが、第 1の実施形態では、基準クロック信号とデータ の遷移点とが同じタイミングになるように位相制御が行なわれる。また、第 2の実施形 態では、位相比較器 10の不感帯の始点を基準クロック信号で規定する一方、不感 帯の終点を遅延基準クロック信号で規定しており、データの遷移点が不感帯内部に 納まるように位相制御が行なわれる。さらに、第 3の実施形態では、位相比較器 10の 不感帯の終点を基準クロックで規定する一方、不感帯の範囲を受信データの遅延量 で規定している。
[0160] また、第 1〜第 3の実施形態では、データラッチタイミングとして比較期間の終点 (第 2クロック信号の立ち上がりエッジ）が利用されている。理論的には、位相制御の収束 点 (第 1の実施形態では基準クロック信号の立ち上がりエッジ，第 2および第 3の実施 形態では不感帯内部)力 データラッチタイミングまでの期間が、受信部 14であるフリ ップフ口ップのセットアップ制約 ·ホールド制約を満たすことができる長さであることが 好ましい。このように構成すれば、受信データを正しく保持することができ、正確な同 期済データとして出力することができる。
[0161] 第 4の実施形態では、位相比較器 10の不感帯の始点を比較期間の終点 (すなわ ち、第 2クロック信号の立ち上がりエッジ)で規定する一方、不感帯の終点を次の比較 期間の始点 (すなわち、次の第 1クロック信号の立ち上がりエッジ)で規定することが でき、データの遷移点が基準クロック信号力も所定期間だけ離れた位置になるように 位相制御が行われる。
[0162] また、第 4の実施形態では、データラッチタイミングとして基準クロック信号が利用さ れている。理論的には、比較期間の始点 (すなわち、第 1クロック信号の立ち上がりェ ッジ)から基準クロック信号の立ち上がりエッジまでの期間が受信部 14であるフリップ フロップのセットアップ制約を満たし、且つ、基準クロック信号の立ち上がりエッジから 比較期間の終点（すなわち、第 2クロック信号の立ち上がりエッジ)までの期間がホー ルド制約を満たすことができる長さであることが好ましい。このように構成すれば、受 信データを正しく保持することができ、正確な同期済データとして出力することができ る。
[0163] また、クロックデータリカノ リシステムにおいて位相制御量が離散的な値である場合 、受信データの遷移点と位相制御の収束点とを完全に一致させることが困難である。 また、ジッタ等によって位相制御の収束点から受信データの遷移点がずれてから位 相制御が働くまでの期間においても、受信データを正しく保持しなければならない。 実際の通信において発生するジッタ強度等を考慮して、基準クロック信号や遅延基 準クロック信号を設定することが望ましい。例えば、高周波数のジッタが発生しやすい 通信では位相比較器 10の不感帯が広くなるようにクロック信号の位相差を設定し、 低周波数のジッタが発生しやす 、通信では不感帯が狭くなるようにクロック信号の位 相差を設定することが好まし 、。
[0164] また、通信エラーを低減するためのキャリブレーション期間を備えている通信プロト コルもある。このような通信プロトコルとしては、モデムを介した通信などが一般的であ る。このような通信プロトコルでは、キャリブレーション期間において特定のデータパタ ーンが送信され、そのデータパターンに基づ!/、て受信側の機器の動作モードを決定 したり、回路動作を安定点に収束させる処理が行なわれる。このように、送信側の機 器から事前に形式が分かっているデータが送信され、受信側の機器においてそのデ ータを受信する期間が設定されている。この場合、その受信期間中に受信部 14によ つて保持された受信データを監視しておき、期待したデータを受信できて 、な 、場合 には基準クロック信号の位相を受信部 14のセットアップ.ホールドマージンが緩和す る方向にずらすことによって、ジッタに強いクロックデータリカノ リシステムを実現する ことでさる。
[0165] また、キャリブレーション期間以外の通常の通信期間においても、通信データが含 む誤り訂正コードや定期的に送信される特定のコードを監視することによって、同様 の制御が可能であることは明らかである。誤り訂正コードとしては、 IEEE1394aプロト コルが備えている CRCコードが良く知られている。このコードは下位 nビットが上位 n ビットの反転になっている形式である。また、 IEEE1394bプロトコルでは、コンマパタ ーンと呼ばれる特定のビット列が一定期間毎に送信される。このような通信プロトコル の特性を利用してクロック信号 (期間設定クロック信号，基準クロック信号等)の位相 差を適応的に制御することによって、ジッタなどのノイズに強いクロックデータリカバリ システムを実現することができる。
産業上の利用可能性
本発明は、位相比較器やクロックデータリカバリシステム等の用途に適用でき、高速 なデータ通信への適用技術として有用である。

Claims

請求の範囲
[1] データの 1ビット長が Tであるデータ信号と周期が nT (nは 2以上の整数)である第 1 クロック信号と周期が ηΤであり且つ前記第 1クロック信号に対して位相が h (0< h≤l T)遅れている第 2クロック信号とを受け取り、前記第 1クロック信号の立ち上がりエッジ と第 2クロック信号の立ち上がりエッジとの間の期間を比較期間と規定し、当該比較期 間中に前記データ信号の遷移の有無を検出する比較期間検出部と、
前記データ信号と周期が nTであり且つ前記第 1クロック信号に対して位相が i (0く i < h)遅れている基準クロック信号とを受け取り、前記データ信号と前記基準クロック 信号との位相関係を検出し、前記比較期間検出部によって前記比較期間中にデー タ信号の遷移が検出されると位相関係の検出結果を出力する位相関係検出部とを 備える
位相比較器。
[2] 請求項 1において、
前記第 2クロック信号は、前記第 1クロック信号に対して位相が 1T遅れており、且つ 、前記データ信号を取り込むタイミングを示すクロックであり、
前記位相関係検出部は、
前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相進み信号を出力する位相進み検出部とを含む
位相比較器。
[3] 請求項 2において、
前記位相遅れ検出部は、
前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第 1保持部と、
前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 1保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部 とを含み、
前記位相進み検出部は、
前記データ信号の遷移に同期して前記基準クロック信号を保持する第 2保持部と、 前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部 とを含む
位相比較器。
請求項 2において、
前記位相遅れ検出部は、
前記データ信号の遷移を検出する遷移点検出部と、
前記遷移点検出部よつてデータ信号の遷移が検出されたタイミングに応じて第 1内 部信号を出力する第 1出力部と、
前記第 1出力部によって第 1内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する 位相遅れ信号出力部とを含み、
前記位相進み検出部は、
前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、
前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミ ングに応じて第 2内部信号を出力する第 2出力部と、
前記第 2出力部によって第 2内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する 位相進み信号出力部とを含み、
前記第 1出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエツ ジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が 検出されると、前記第 1内部信号を出力し、
前記第 2出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエツ ジが検出されるよりも時間的に後に前記遷移点検出部によってデータ信号の遷移が 検出されると、前記第 2内部信号を出力する
位相比較器。
[5] 請求項 1において、
前記第 2クロック信号は、前記第 1クロック信号に対して位相が 1T遅れており、且つ 、前記データ信号を取り込むタイミングを示すクロックであり、
前記位相関係検出部は、
前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に前に前記基準クロック信号に対して位相が D (0< D< 1T— i)遅れている遅延基準クロック信号の立ち上がりエッジが発生し且つ 前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出されると 、位相進み信号を出力する位相進み検出部とを含む
位相比較器。
[6] 請求項 5において、
前記位相遅れ検出部は、
前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第 1保持部と、
前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 1保持部の保持結果を位相遅れ信号として出力する位相遅れ信号出力部 とを含み、
前記位相進み検出部は、
前記データ信号の遷移に同期して前記遅延基準クロック信号を保持する第 2保持 部と、
前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部 とを含む
位相比較器。 [7] 請求項 5において、
前記位相遅れ検出部は、
前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、 前記データ信号の遷移を検出する遷移点検出部と、
前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも 時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、第 1内 部信号を出力する第 1出力部と、
前記第 1出力部によって第 1内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する 位相遅れ信号出力部とを含み、
前記位相進み検出部は、
前記遅延基準クロック信号の立ち上がりエッジを検出する遅延基準点検出部と、 前記遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に前 記遅延基準点検出部によって遅延基準クロック信号の立ち上がりエッジが検出され ると、第 2内部信号を出力する第 2出力部と、
前記第 2出力部によって第 2内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する 位相進み信号出力部とを含む
位相比較器。
[8] 請求項 1において、
前記第 2クロック信号は、前記第 1クロック信号に対して位相が 1T遅れており、且つ 、前記データ信号を取り込むタイミングを示すクロックであり、
前記位相関係検出部は、
前記データ信号に対して D (0 < D < i)遅延して!/、る遅延データ信号の遷移よりも時 間的に後に前記基準クロック信号の立ち上がりエッジが発生し且つ前記比較期間検 出部によって前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を 出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相進み信号を出力する位相進み検出部とを含む
位相比較器。
[9] 請求項 8において、
前記位相遅れ検出部は、
前記データ信号の遷移に同期して前記基準クロック信号の反転信号を保持する第 1保持部と、
前記遅延データ信号の遷移に同期して前記基準クロック信号の反転信号を保持す る遅延保持部と、
前記第 1保持部および遅延保持部の各々の保持結果の論理積を出力する第 1出 力部と、
前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 1出力部の出力を位相遅れ信号として出力する位相遅れ信号出力部とを含 み、
前記位相進み検出部は、
前記データ信号の遷移に同期して前記基準クロック信号を保持する第 2保持部と、 前記比較期間検出部によって前記比較期間中にデータ信号の遷移が検出される と前記第 2保持部の保持結果を位相進み信号として出力する位相進み信号出力部 とを含む
位相比較器。
[10] 請求項 8において、
前記位相遅れ検出部は、
前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、 前記データ信号の遷移を検出する遷移点検出部と、
前記遅延データ信号の遷移を検出する遅延遷移点検出部と、
前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも 時間的に前に前記遷移点検出部によってデータ信号の遷移が検出されると、位相 遅れ予測信号を出力する位相遅れ予測部と、 前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されるよりも 時間的に前に前記遅延遷移点検出部によって遅延データ信号の遷移が検出される と、第 1内部信号を出力する第 1出力部と、
前記位相遅れ予測部によって位相遅れ予測信号が出力され且つ前記第 1出力部 によって第 1内部信号が出力され且つ前記比較期間検出部によって前記比較期間 中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ信号出 力部とを含み、
前記位相進み検出部は、
前記遷移点検出部によってデータ信号の遷移が検出されるよりも時間的に前に前 記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されると、第 2 内部信号を出力する第 2出力部と、
前記第 2出力部によって第 2内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する 位相進み信号出力部とを含む
位相比較器。
[11] 請求項 1において、
前記基準クロック信号は、前記データ信号を取り込むタイミングを示すクロックであり 前記位相関係検出部は、
前記データ信号の遷移よりも時間的に前に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記比較期間検出部によって前記比較期間中にデータ信号の遷移 が検出されると、位相進み信号を出力する位相進み検出部とを含む
位相比較器。
[12] 請求項 11において、
前記位相遅れ検出部は、 前記基準クロック信号の立ち上がりエッジを検出する基準点検出部と、 前記基準点検出部によって基準クロック信号の立ち上がりエッジが検出されたタイミ ングに応じて第 1内部信号を出力する第 1出力部と、
前記第 1出力部によって第 1内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する 位相遅れ信号出力部とを含み、
前記位相進み検出部は、
前記データ信号の遷移を検出する遷移点検出部と、
前記遷移点検出部よつてデータ信号の遷移が検出されたタイミングに応じて第 2内 部信号を出力する第 2出力部と、
前記第 2出力部によって第 2内部信号が出力され且つ前記比較期間検出部によつ て前記比較期間中にデータ信号の遷移が検出されると、位相進み信号を出力する 位相進み信号出力部とを含み、
前記第 1出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエツ ジが検出されるよりも時間的に後に前記遷移点検出部によってデータ信号の遷移が 検出されると、前記第 1内部信号を出力し、
前記第 2出力部は、前記基準点検出部によって基準クロック信号の立ち上がりエツ ジが検出されるよりも時間的に前に前記遷移点検出部によってデータ信号の遷移が 検出されると、前記第 2内部信号を出力する
位相比較器。
[13] 請求項 5, 6, 7のうちいずれ力 1つにおいて、
前記基準クロック信号は前記第 1クロック信号に対して位相が 0. 25T遅れており、 前記遅延基準クロック信号は前記基準クロック信号に対して位相が 0. 5T遅れて 、 る
位相比較器。
[14] 請求項 8, 9, 10のうちいずれ力 1つにおいて、
前記基準クロック信号は前記第 1クロック信号に対して位相が 0. 75T遅れており、 前記遅延データ信号は前記データ信号に対して 0. 5T遅延して 、る 位相比較器。
[15] 請求項 11または請求項 12において、
前記基準クロック信号は前記第 1クロック信号に対して位相が 0. 25T遅れており、 前記第 2クロック信号は前記第 1クロック信号に対して位相が 0. 5T遅れている 位相比較器。
[16] データの 1ビット長が T(Tく 0)であるデータ信号に対して、周期が ηΤ(ηは整数で あり、 η≥ 2)であり且つ隣接する信号間の位相差が 1Tの倍数である m本 (mは整数 であり、 2≤m≤n)の第 1クロック信号と、前記 m本の第 1クロック信号に対応し且つ対 応する第 1クロック信号に対して位相が h(0<h≤lT)遅れている m本の第 2クロック 信号と、前記 m本の第 1クロック信号に対応し且つ対応する第 1クロック信号に対して 位相が i (0<i< h)遅れて 、る m本の基準クロック信号とを用いて位相比較を行う装 置であって、
前記データ信号を受け取るとともに、前記 m本の第 1クロック信号のうち第 p番目（p は整数であり、 1≤ p≤ m)の第 1クロック信号と前記 m本の第 2クロック信号のうち第 p 番目の第 2クロック信号とを受け取り、当該第 p番目の第 1クロック信号の立ち上がりェ ッジと当該第 p番目の第 2クロック信号の立ち上がりエッジとの間の期間を第 p比較期 間と規定し、当該第 p比較期間中に当該データ信号の遷移の有無を検出する m個の 比較期間検出部と、
前記データ信号を受け取るとともに、前記 m本の基準クロック信号のうち第 p番目の 基準クロック信号を受け取り、当該データ信号と当該第 p番目の基準クロック信号との 位相関係を検出し、前記 m個の比較期間検出部のうち第 p番目の比較期間検出部 によって第 p比較期間中にデータ信号の遷移が検出されると位相比較の検出結果を 第 P位相検出結果として出力する m個の位相関係検出部とを備える
位相比較装置。
[17] 請求項 16において、
前記 m個の比較期間検出部の各々が受け取る第 2クロック信号は、前記データ信 号を取り込むタイミングを示すクロックであり、
前記 m個の位相関係検出部のうち第 p番目の位相関係検出部は、 前記データ信号の遷移よりも時間的に後に前記基準クロック信号の立ち上がりエツ ジが発生し且つ前記 p番目の比較期間検出部によって前記第 p比較期間中にデータ 信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に前に前記第 P番目の基準クロック信号の立ち 上がりエッジが発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期 間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出 部とを含む
位相比較装置。
[18] 請求項 16において、
前記 m個の比較期間検出部の各々が受け取る第 2クロック信号は、前記データ信 号を取り込むタイミングを示すクロックであり、
前記 m個の位相関係検出部のうち第 p番目の位相関係検出部は、
前記データ信号の遷移よりも時間的に後に前記第 P番目の基準クロック信号の立ち 上がりエッジが発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期 間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出 部と、
前記データ信号の遷移よりも時間的に前に前記第 P番目の基準クロック信号に対し て位相が D (0< D< 1T— i)遅れている第 p遅延基準クロック信号の立ち上がりエッジ が発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期間中にデー タ信号の遷移が検出されると、位相進み信号を出力する位相進み検出部とを含む 位相比較装置。
[19] 請求項 16において、
前記 m個の比較期間検出部の各々が受け取る第 2クロック信号は、前記データ信 号を取り込むタイミングを示すクロックであり、
前記 m個の位相関係検出部のうち第 p番目の位相関係検出部は、
前記データ信号に対して D (0 < D < i)遅延して!/、る遅延データ信号の遷移よりも時 間的に後に前記第 p番目の基準クロック信号の立ち上がりエッジが発生し且つ前記 第 p番目の比較期間検出部によって前記第 p比較期間中にデータ信号の遷移が検 出されると、位相遅れ信号を出力する位相遅れ検出部と、
前記データ信号の遷移よりも時間的に前に前記第 P番目の基準クロック信号の立ち 上がりエッジが発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期 間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出 部とを含む
位相比較装置。
[20] 請求項 16において、
前記 m個の位相関係検出部の各々が受け取る基準クロック信号は、前記データ信 号を取り込むタイミングを示すクロックであり、
前記 m個の位相関係検出部のうち第 p番目の位相関係検出部は、
前記データ信号の遷移よりも時間的に前に前記第 P番目の基準クロック信号の立ち 上がりエッジが発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期 間中にデータ信号の遷移が検出されると、位相遅れ信号を出力する位相遅れ検出 部と、
前記データ信号の遷移よりも時間的に後に前記第 P番目の基準クロック信号の立ち 上がりエッジが発生し且つ前記第 p番目の比較期間検出部によって前記第 p比較期 間中にデータ信号の遷移が検出されると、位相進み信号を出力する位相進み検出 部とを含む
位相比較装置。
[21] データの 1ビット長が T(0く T)であるデータ信号に対して周期が nT(nは整数であ り、 η≥ 2)であり且つ互いに位相が異なる複数の主クロックを生成するクロック生成部 と、
前記クロック生成部によって生成された複数の主クロックの中から、隣接する信号間 の位相差が 1Tの倍数である m本 (mは整数であり、 2≤m≤n)の第 1クロック信号と、 前記 m本の第 1クロック信号に対応し且つ対応する第 1クロック信号に対して位相が i (0<i<h, 0<h≤lT)遅れて!/、る m本の基準クロック信号とを選択する多相クロック 選択部と、
外部力 のデータ信号と前記多相クロック選択部によって選択された m本の第 1クロ ック信号および m本の基準クロック信号と、前記 m本の第 1クロック信号に対応し且つ 対応する第 1クロック信号に対して位相が h遅れている m個の第 2クロック信号とを受 け取り、 m個の位相検出結果を出力する第 1位相比較部と、
前記位相比較部力 の m個の位相検出結果に基づ 、て、前記多相クロック選択部 によって選択されるクロック信号の位相を調整する位相制御部とを備え、 前記第 1位相比較部は、
前記データ信号を受け取るとともに、前記 m本の第 1クロック信号のうち第 p番目の 第 1クロック信号と前記 m本の第 2クロック信号のうち第 p番目の第 2クロック信号とを 受け取り、当該第 P番目の第 1クロック信号の立ち上がりエッジと当該第 p番目の第 2 クロック信号の立ち上がりエッジとの間の期間を第 p比較期間と規定し、当該第 p比較 期間中に当該データ信号の遷移の有無を検出する m個の比較期間検出部と、 前記データ信号を受け取るとともに、前記 m本の基準クロック信号のうち第 p番目の 基準クロック信号を受け取り、当該データ信号と当該基準クロック信号との位相関係 を検出し、前記 m個のうち第 p番目の比較期間検出部によって第 p比較期間中にデ ータ信号の遷移が検出されると位相比較の検出結果を第 p位相検出結果として出力 する m個の位相関係検出部とを含む
クロックデータリカバリシステム。
請求項 21において、
前記 m個の比較期間検出部のうち k個 (kは整数であり、 2≤k≤m)の比較期間検 出部と、前記 m個の位相関係検出部のうち前記 k個の比較期間検出部に対応する k 個の位相関係検出部とを含む第 2の位相比較部をさらに備え、
前記第 1位相比較部に含まれる m個の比較期間検出部および m個の位相関係検 出部の各々は、前記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち一 方に応答して動作し、
前記第 2位相比較部に含まれる k個の比較期間検出部および k個の位相関係検出 部の各々は、前記データ信号の立ち上がりエッジおよび立ち下がりエッジのうち他方 に応答して動作し、
前記位相制御部は、前記第 1位相比較部からの m個の位相検出結果と前記第 2位 相比較部からの k個の位相検出結果に基づいて、前記多相クロック選択部によって 選択されるクロック信号の位相を設定する
クロックデータリカバリシステム n
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