JP2006148423A

JP2006148423A - 位相比較回路

Info

Publication number: JP2006148423A
Application number: JP2004334327A
Authority: JP
Inventors: Hideki Aoyanagi; 英毅青柳
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-11-18
Filing date: 2004-11-18
Publication date: 2006-06-08

Abstract

【課題】比較対象となるクロック信号が正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧できるような位相比較回路を提供する。
【解決手段】比較クロック１０２の“１”レベル区間に短期間の“０”レベル区間が入ってしまった場合にも、基準クロック１０１の１回の立ち上がりエッジに対し比較クロック１０２に２回目の立ち上がりエッジが発生したことをクロック異常検出部１０７が検出しクロック異常信号１０８を出力する。位相比較部１０９はクロック異常信号１０８を受け、比較クロック１０２の２回目の立ち上がりエッジでは位相比較を行わず、比較クロック１０２が正常である場合と同等な位相比較結果１１０を出力するため、比較クロックの“１”レベル区間に短期間の“０”レベル区間が入ってしまったような正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧することができる。
【選択図】図１

Description

本発明は、基準となるクロック信号と比較対象となるクロック信号の位相を比較し、位相差となる位相比較結果を出力する位相比較回路に関する。

従来、この種の位相比較回路としては、基準となるクロック信号の立ち上がりと比較対象となるクロック信号の立ち上がりの時間差によって位相比較する方法を利用したものがあった（例えば、特許文献１参照）。図６は特許文献１に記載された従来の位相比較回路を示すブロック図である。

図６において、位相比較回路５０では、基準信号Ｐ１の立ち上がりと比較信号Ｐ２の立ち上がりとの位相差をｏｕｔ５として出力していた。

図７は図６に示された位相比較回路の動作例を説明するためのタイミング図である。Ｄ−ＦＦ（Ｄ型フリップフロップ）５１の端子Ｑからの出力は比較信号Ｐ２の立ち上がりによってトグル動作をする。Ｄ−ＦＦ５２の端子Ｑからの出力は基準信号Ｐ１の立ち上がりによってＤ−ＦＦ５１の端子Ｑの出力を反転したものを保持する。Ｄ−ＦＦ５１の端子Ｑの出力とＤ−ＦＦ５２の端子Ｑの出力とをＥＸ−ＯＲ５３によって比較することにより位相比較結果ｏｕｔ５を出力することで、基準信号と比較信号の位相を比較していた。

特開平８−２１３９００号公報（図１）

しかしながら、前記従来の構成では、基準となるクロック信号である基準信号Ｐ１の立ち上がりと、比較対象となるクロック信号である比較信号Ｐ２の立ち上がりとの時間差に対応した位相比較結果ｏｕｔ５を出力するという動作を行うため、比較信号Ｐ２が正常でない場合、例えば図８で示すように比較信号Ｐ２の“１”レベル（Ｈレベル）区間に短期間の“０”レベル（Ｌレベル）区間が入ってしまった場合には、比較信号Ｐ２が正常である場合に対し位相比較結果が大きくずれてしまうという課題を有していた。

本発明は、このような従来の課題を解決するためになされたものであり、比較対象となるクロック信号が正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧できるような位相比較回路を提供することを目的とする。

（１）基準クロックと比較クロックとの位相を比較してその比較結果を出力する位相比較回路において、基準クロック及び比較クロックのそれぞれの立ち上がりエッジ及び立ち下がりエッジを検出するエッジ検出手段と、前記エッジ検出手段より出力されるエッジ検出信号から前記比較クロックに異常があることを検出するクロック異常検出手段と、前記基準クロックと前記比較クロックと前記エッジ検出手段より出力されるエッジ検出信号と前記クロック異常検出手段より出力されるクロック異常信号を利用し前記基準クロックと前記比較クロックとの位相を比較してその比較結果を出力する位相比較手段と、を備えている。

（２）上記（１）に記載の位相比較回路において、前記クロック異常検出手段は、クロック異常を検出する比較クロックパルス幅が設定され、設定された範囲外の比較クロックパルスが入力された場合にクロック異常を検出し、前記位相比較手段は、前記クロック異常検出手段からのクロック異常信号を受け、すでに出力した位相比較結果を打ち消す効果のある位相比較結果を出力する。

（３）上記（２）に記載の位相比較回路において、前記クロック異常検出手段は、クロック異常を検出する前記比較クロックパルス幅を位相比較動作中にも変更する。

本発明の位相比較回路によれば、基準となる基準クロックに対して比較対象となる比較クロックが正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る位相比較回路を示すブロック図である。図１において、基準クロック１０１は比較クロック１０２に対して基準となるクロック信号であり、比較クロック１０２は基準クロック１０１に対する位相のずれを比較する対象となるクロック信号である。

立ち上がりエッジ検出部１０３、１０５はクロック信号の立ち上がりを検出する機能を持ちエッジ検出信号（立ち上がり）を出力する。立ち下がりエッジ検出部１０４、１０６はクロック信号の立ち下がりを検出する機能を持ちエッジ検出信号（立ち下がり）を出力する。クロック異常検出部１０７は立ち上がりエッジ検出部１０３、１０５と立ち下がりエッジ検出部１０４、１０６から出力されるエッジ検出信号（４つのエッジ検出信号）から比較クロック１０２の異常を検出しクロック異常信号１０８を出力する。

位相比較部１０９は立ち上がりエッジ検出部１０３、１０５と立ち下がりエッジ検出部１０４、１０６から出力されるエッジ検出信号と、クロック異常検出部１０７から出力されるクロック異常信号１０８により位相比較結果１１０を出力する。

図２は本実施の形態の位相比較回路の動作例を説明するためのタイミング図である。図２において、比較クロック１０２の“１”レベル（Ｈレベル）区間に短期間の“０”レベル（Ｌレベル）区間が入ってしまった場合にも、基準クロック１０１の１回の立ち上がりエッジに対し比較クロック１０２に２回目の立ち上がりエッジが発生したことをクロック異常検出部１０７が検出しクロック異常信号１０８を出力する。

位相比較部１０９はクロック異常検出部１０７からのクロック異常信号１０８を受け、比較クロック１０２の２回目の立ち上がりエッジでは位相比較を行わず、比較クロック１０２が正常である場合と同等な位相比較結果１１０を出力するため、比較クロックが正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧することができる。

（実施の形態２）
図３は、本発明の実施の形態２に係る位相比較回路を示すブロック図である。図３において、図１と同じ構成については同じ符号を用い、説明を省略する。

クロック異常検出部１３０はパルス幅監視部１３１を備え、立ち上がりエッジ検出部１０３、１０５と立ち下がりエッジ検出部１０４、１０６から出力されるエッジ検出信号とパルス幅設定値１３２により、比較クロック１０２にパルス幅設定値１３２の範囲外のパルス幅を持つパルスが含まれていることを検出しクロック異常信号１０８を出力する。

位相比較部１３３は立ち上がりエッジ検出部１０３、１０５と立ち下がりエッジ検出部１０４、１０６から出力されるエッジ検出信号と、クロック異常検出部１３０から出力されるクロック異常信号１０８により位相比較結果１３４を出力する。

図４は本実施の形態の位相比較回路の動作例を説明するためのタイミング図である。図４において、比較クロック１０２が正常である場合は位相比較結果１３４は位相比較結果Ａ及び位相比較結果Ｃのように基準クロック１０１と比較クロック１０２の位相差に対応した長さのパルスを位相比較結果１３４として出力する。

一方、比較クロック１０２にパルス幅設定値１３２の範囲外のパルス幅を持つパルスが含まれていることを検出した場合において、クロック異常検出部１３０はクロック異常信号１０８を出力し、位相比較部１３３は位相比較結果Ｂを打ち消すための位相比較結果１３４を出力するため、比較クロック１０２が正常ではない場合においても位相比較結果が大きくずれてしまうことを抑圧することができる。

なお、ここではパルス幅設定値１３２より短いパルス幅を範囲外としたが、パルス幅設定値１３２より長いパルス幅を範囲外としたり、複数個のパルス幅設定値の任意の複数の区間を範囲外としても良い。

（実施の形態３）
図５は、本発明の実施の形態３に係る位相比較回路の動作例を説明するためのタイミング図である。図５において、パルス幅設定値１３２（図３参照）にＴ１を設定した後に比較クロック１０２にパルス幅がＴｐ（Ｔ１より短い）のパルスを検出した場合において、クロック異常検出部１３０はクロック異常信号１０８を出力し、位相比較部１３３は位相比較結果Ｂを打ち消すための位相比較結果１３４を出力するが、パルス幅設定値１３２にＴ２を設定した後に比較クロック１０２にパルス幅がＴｐ（Ｔ２より長い）のパルスを検出した場合においては、クロック異常検出部１３０はクロック異常信号１０８を出力しない。

これにより、位相比較動作中にも比較クロック１０２が異常であると検出する閾値を変更することが可能となり、比較クロック１０２の品質が時間と共に変化する場合においても適切なクロック異常検出が可能となる。

本発明は、比較対象となる比較クロック信号が正常でない場合においても位相比較結果が大きくずれてしまうことを抑圧することができるといった効果を有し、比較クロック信号に正常でない部分が含まれる可能性のある場合において位相差を検出する位相比較回路等への適用が可能である。

本発明の実施の形態１に係る位相比較回路を示すブロック図本発明の実施の形態１に係る位相比較回路の動作例を説明するためのタイミング図本発明の実施の形態２に係る位相比較回路を示すブロック図本発明の実施の形態２に係る位相比較回路の動作例を説明するためのタイミング図本発明の実施の形態３に係る位相比較回路の動作例を説明するためのタイミング図従来の位相比較回路を示すブロック図従来の位相比較回路の動作例を説明するためのタイミング図従来の位相比較回路の他の動作例を説明するためのタイミング図

符号の説明

１０１基準クロック
１０２比較クロック
１０３立ち上がりエッジ検出部
１０４立ち下がりエッジ検出部
１０５立ち上がりエッジ検出部
１０６立ち下がりエッジ検出部
１０７クロック異常検出部
１０８クロック異常信号
１０９位相比較部
１１０位相比較結果
１３０クロック異常検出部
１３１パルス幅監視部
１３２パルス幅設定値
１３３位相比較部
１３４位相比較結果

Claims

基準クロックと比較クロックとの位相を比較してその比較結果を出力する位相比較回路において、
基準クロック及び比較クロックのそれぞれの立ち上がりエッジ及び立ち下がりエッジを検出するエッジ検出手段と、
前記エッジ検出手段より出力されるエッジ検出信号から前記比較クロックに異常があることを検出するクロック異常検出手段と、
前記基準クロックと前記比較クロックと前記エッジ検出手段より出力されるエッジ検出信号と前記クロック異常検出手段より出力されるクロック異常信号を利用し前記基準クロックと前記比較クロックとの位相を比較してその比較結果を出力する位相比較手段と、
を備えた位相比較回路。
前記クロック異常検出手段は、クロック異常を検出する比較クロックパルス幅が設定され、設定された範囲外の比較クロックパルスが入力された場合にクロック異常を検出し、前記位相比較手段は、前記クロック異常検出手段からのクロック異常信号を受け、すでに出力した位相比較結果を打ち消す効果のある位相比較結果を出力する請求項１に記載の位相比較回路。
前記クロック異常検出手段は、クロック異常を検出する前記比較クロックパルス幅を位相比較動作中にも変更する請求項２に記載の位相比較回路。