JP4498954B2 - 位相検出回路 - Google Patents

Description

本発明は、位相検出回路に関し、特に高速ディジタル信号に対応した位相検出回路に関する。

高速ディジタル信号の位相を検出するためには、入カディジタル信号を複数の遅延回路により遅延させ、位相検出回路により位相を検出するものがある（特許文献１参照）。
この種の従来の位相検出回路の一例を図７に示す。同図において、従来の位相検出回路は、遅延回路１〜４と、Ｄ型フリップフロップ（Ｄ−ＦＦ）６〜１０と、 ＸＯＲ（排他的論理和回路）１７、１９、２１、２３と、カウンタ２４〜２７と、判定回路２８とで構成されている。

上記構成からなる位相検出回路において、ＮＲＺ(non-return to zero)信号であるデータ信号は遅延回路１、遅延回路２、遅延回路３、および遅延回路４により順次Ｔ／４時間（Ｔはクロック周期）遅延され、遅延回路１の入力信号および遅延回路１、遅延回路２、遅延回路３、遅延回路４の出力信号は、各々Ｄ型フリップフロップ６、Ｄ型フリップフロップ７、Ｄ型フリップフロップ８、Ｄ型フリップフロップ９、Ｄ型フリップフロップ１０においてクロックの振幅変化点でラッチされる。

Ｄ型フリップフロップ６の出力信号とＤ型フリッブフロップ７の出力信号はＸＯＲ１７により排他的論理和演算され、ＸＯＲ１７の出力信号はカウンタ２４に入力される。Ｄ型フリップフロップ７の出力信号とＤ型フリップフロップ８の出力信号はＸＯＲ１９ により排他的論理和演算され、 ＸＯＲ１９の出力信号はカウンタ２５に入力される。

Ｄ型フリップフロップ８の出力信号とＤ型フリップフロップ９の出力信号はＸＯＲ２１により排他的論理和演算され、ＸＯＲ２１の出力信号はカウンタ２６に入力される。
Ｄ型フリップフロップ９の出力信号とＤ型フリップフロップ１０の出力信号はＸＯＲ２３により排他的論理和演算され、ＸＯＲ２３の出力信号はカウンタ２７に入力される。カウンタ２４、カウンタ２５、カウンタ２６、およびカウンタ２７の出力信号は判定回路２８に入力される。

図８は、図７に示した位相検出回路の位相検出タイムチャートを示している。Ｄ型フリップフロップ６は、データ信号１０２をクロック１０１の立ち下がりエッジでラッチし、信号１０８を出力する。ただし、ラッチ時刻においてデータ信号１０２の振幅が変化しているため、信号１０８は不定となる。
遅延回路１ではデータ信号１０２が時間Ｔ／４だけ遅延された信号１０３が出力され、Ｄ型フリップフロップ７は、信号１０３をクロック１０１の立ち下がりエッジでラッチし、信号１０９を出力する。

遅延回路２では信号１０３が時間Ｔ／４だけ遅延された信号１０４が出力され、Ｄ型フリップフロップ８は、信号１０４をクロック１０１の立ち下がりエッジでラッチし、信号１１０を出力する。
遅延回路３では信号１０４が時間Ｔ／４だけ遅延された信号１０５が出力され、Ｄ型フリップフロップ９は、信号１０５をクロック１０１の立ち下がりエッジでラッチし、信号１１１を出力する。

遅延回路４では信号１０５が時間Ｔ／４だけ遅延された信号１０６が出力され、Ｄ型フリップフロップ１０は、信号１０６をクロック１０１の立ち下がりエッジでラッチし、信号１１２を出力する。ただし、ラッチ時刻において信号１０６の振幅が変化しているため、信号１１２は不定となる。
ＸＯＲ１７は、信号１０８と信号１０９の排他的論理和を演算し、信号１１９を出力し、カウンタ２４はクロック１０１の立ち上がりエッジで信号１１９のレベルを判定し、Ｈレベルであるとき１を加算する。

ＸＯＲ１９ は、信号１０９と信号１１０の排他的論理和を演算し、信号１２１を出力し、カウンタ２５はクロック１０１の立ち上がりエッジで信号１２１のレベルを判定し、Ｈレベルであるとき１を加算する。
ＸＯＲ２１は、信号１１０と信号１１１の排他的論理和を演算し、信号１２３を出力し、カウンタ２６はクロック１０１の立ち上がりエッジで信号１２３のレベルを判定し、Ｈレベルであるとき１を加算する。

ＸＯＲ２３は、信号１１１と信号１１２の排他的論理和を演算し、信号１２５を出力し、カウンタ２７はクロック１０１の立ち上がりエッジで信号１２５のレベルを判定し、Ｈレベルであるとき１を加算する。
判定回路２８はカウンタ２４、カウンタ２５、カウンタ２６およびカウンタ２７の出力信号から最大値を検出して、データ信号１０２の振幅が変化する位相を判定する。上記従来例では最大値が２つあるため、位相検出誤差が大きくなる。
特開昭６２−２３６４７号公報

上述したように、従来の位相検出回路は、ラッチ時刻においてラッチされる信号の振幅が変化している場合、位相検出が不安定となり、位相検出誤差が大きくなるという問題が有った。

本発明は、このような事情に鑑みてなされたものであり、入力されるデータ信号の位相によらず、位相検出誤差の小さい位相検出回路を提供することを目的とする。

上記目的を達成するために請求項１に記載の発明は、一定伝送周波数を有するＮＲＺデータ信号と、このＮＲＺデータ信号と同等の周波数を有し位相が独立した周期Ｔの基準クロックを入力とし、前記ＮＲＺデータ信号の振幅が変化する位相を検出する位相検出回路であって、前記ＮＲＺデータ信号を入力し、位相をＴ／Ｎ（Ｎは３以上の整数）遅延する第１の遅延回路Ａと、第１の遅延回路Ａの出力端に接続され、位相をＴ／Ｎ遅延する第２の遅延回路Ａと、…、第ｎ（ｎは２以上Ｎ以下の整数）の遅延回路Ａの出力端に接続され、位相をＴ／Ｎ遅延する第ｎ＋１の遅延回路Ａとからなる複数の遅延回路Ａと、前記第１の遅延回路Ａの入力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第１のラッチ回路と、第１の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第２のラッチ回路と、第２の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第３のラッチ回路と、…、第ｎ＋１の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第ｎ＋２のラッチ回路とからなる複数のラッチ回路と、前記第１のラッチ回路の出力信号と前記第３のラッチ回路の出力信号の排他的論理和を行う第１のＸＯＲ回路と、…、前記第ｎのラッチ回路の出力信号と前記第ｎ＋２のラッチ回路の出力信号の排他的論理和を行う第ｎのＸＯＲ回路とからなる複数のＸＯＲ回路と、前記第１のＸＯＲ回路の出力端に接続される第１のカウンタ回路と、…、前記第ｎのＸＯＲ回路の出力端に接続される第ｎのカウンタ回路とからなる複数のカウンタ回路と、前記複数のカウンタ回路の出力信号の比較結果に基づいて前記ＮＲＺデータ信号の振幅が変化する位相を検出する判定回路とを有することを特徴とする。

また、請求項２に記載の発明は、請求項１記載の位相検出回路に、前記第１のラッチ回路の出力信号を前記基準クロックの周期Ｔだけ遅延する第１の遅延回路Ｂと、…、前記第ｎのラッチ回路の出力信号を前記基準クロックの周期Ｔだけ遅延する第ｎの遅延回路Ｂとからなる複数の遅延回路Ｂと、前記第１の遅延回路Ｂの出力信号と前記第３のラッチ回路の出力信号の排他的論理和の否定を行う第１のＸＮＯＲ回路と、…、前記第ｎの遅延回路の出力信号と前記第ｎ＋２のラッチ回路の出力信号の排他的論理和の否定を行う第ｎのＸＮＯＲ回路とを付加し、前記第１及び第ｎのＸＮＯＲ回路の出力信号がそれぞれ、対応する前記第１及び第ｎのカウンタ回路にそれぞれ、入力されることを特徴とする。

また、請求項３に記載の発明は、請求項１または２のいずれかに記載の位相検出回路において、ＮＲＺデータ信号の位相を遅延させずに、該ＮＲＺデータ信号の代わりに基準クロックを前記第１の遅延回路Ａに入力し、前記第１、第２及び第ｎ＋１の遅延回路Ａにより遅延させ、遅延してない基準クロックと遅延させてないＮＲＺデータ信号は第１のラッチ回路に入力され、かつ前記第１、第２及び第ｎ＋１の遅延回路Ａを介してそれぞれ、遅延した基準クロックと前記位相を遅延させていないＮＲＺデータ信号が、前記第２、第３及び第ｎ＋２のラッチ回路にそれぞれ、入力されることを特徴とする。

以上説明したように、請求項１に記載の発明によれば、第ｍ（ｍは１以上Ｎ以下の整数、Ｎは３以上の整数）のラッチ回路の出力信号と第ｍ＋２のラッチ回路の出力信号の排他的論理和を行うことにより、入力されるデータ信号の位相により位相検出が不安定になることを解消することができる。
さらに、請求項２に記載の発明によれば、請求項１の構成に、第ｍの遅延回路Ｂの出力信号と第ｍ＋２のラッチ回路の出力信号の排他的論理和の否定の演算を追加することにより、データ信号に加算された雑音による位相検出誤りを軽減することが可能となる。

以下、本発明の実施形態を、図面を参照して詳細に説明する。本発明の実施形態に係る位相検出回路は、一定伝送周波数を有するＮＲＺデータ信号と、このＮＲＺデータ信号と同等の周波数を有し位相が独立した周期Ｔの基準クロックを入力とし、前記ＮＲＺデータ信号の振幅が変化する位相を検出する位相検出回路である。

[第１実施形態]
本発明の第１実施形態に係る位相検出回路は、請求項１に記載の構成において、Ｎ＝４の場合の構成を示すものである。
本発明の第１実施形態に係る位相検出回路は、前記ＮＲＺデータ信号を入力し、位相をＴ／４遅延する遅延回路１と、遅延回路１の出力端に接続され、位相をＴ／４遅延する遅延回路２と、遅延回路２の出力端に接続され、位相をＴ／４遅延する遅延回路３と、遅延回路３の出力端に接続され、位相をＴ／４遅延する遅延回路４と、遅延回路４の出力端に接続され、位相をＴ／４遅延する遅延回路５とからなる複数の遅延回路を有している。

また、本発明の第１実施形態に係る位相検出回路は、遅延回路１の入力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチするＤ型フリップフロップ（Ｄ−ＦＦ）６と、遅延回路１の出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチするＤ型フリップフロップ７と、同様に、遅延回路２、遅延回路３、遅延回路４、遅延回路５の出力端にそれぞれ、接続され、周期Ｔの基準クロックに同期して入力信号をラッチするＤ型フリップフロップ８、Ｄ型フリップフロップ９、Ｄ型フリップフロップ１０、Ｄ型フリップフロップ１１とからなる複数のラッチ回路を有している。

また、本発明の第１実施形態に係る位相検出回路は、Ｄ型フリップフロップ６の出力信号とＤ型フリップフロップ８の出力信号の排他的論理和を行うＸＯＲ回路１７と、Ｄ型フリップフロップ７の出力信号とＤ型フリップフロップ９の出力信号の排他的論理和を行うＸＯＲ回路１９と、Ｄ型フリップフロップ８の出力信号とＤ型フリップフロップ１０の出力信号の排他的論理和を行うＸＯＲ回路２１と、Ｄ型フリップフロップ９の出力信号とＤ型フリップフロップ１１の出力信号の排他的論理和を行うＸＯＲ回路２３とからなる複数のＸＯＲ回路とを有している。

さらに、本発明の第１実施形態に係る位相検出回路は、ＸＯＲ回路１７の出力端に接続されるカウンタ２４と、ＸＯＲ回路１９の出力端に接続されるカウンタ２５と、ＸＯＲ回路２１の出力端に接続されるカウンタ２６と、ＸＯＲ回路２３の出力端に接続されるカウンタ２７とからなる複数のカウンタ回路と、複数のカウンタ２４〜２７の出力信号の比較結果に基づいて前記ＮＲＺデータ信号の振幅が変化する位相を検出する判定回路２８とを有している。

上記構成からなる位相検出回路において、ＮＲＺ信号であるデータ信号は遅延回路１、遅延回路２、遅延回路３、遅延回路４、および遅延回路５により順次、Ｔ／４時間（Ｔはクロック周期）だけ遅延され、遅延回路１の入力信号および遅延回路１、遅延回路２、遅延回路３、遅延回路４、遅延回路５の出力信号は、各々Ｄ型フリップフロップ６、Ｄ型フリップフロップ７、Ｄ型フリップフロップ８、Ｄ型フリップフロップ９、Ｄ型フリップフロップ１０、Ｄ型フリップフロップ１１においてクロックの振幅変化点でラッチされる。
Ｄ型フリップフロップ６の出力信号とＤ型フリップフロップ８の出力信号はＸＯＲ１７により排他的論理和演算され、ＸＯＲ１７ の出力信号はカウンタ２４に入力される。

Ｄ型フリップフロップ７の出力信号とＤ型フリップフロップ９の出力信号はＸＯＲ１９により排他的論理和演算され、ＸＯＲ１９の出力信号はカウンタ２５に入力される。Ｄ型フリップフロップ８の出力信号とＤ型フリップフロップ１０の出力信号はＸＯＲ２１により排他的論理和演算され、ＸＯＲ２１の出力信号はカウンタ２６に入力される。Ｄ型フリップフロップ９の出力信号とＤ型フリップフロップ１１の出力信号はＸＯＲ２３により排他的論理和演算され、ＸＯＲ２３ の出力信号はカウンタ２７に入力される。カウンタ２４、カウンタ２５、カウンタ２６、およびカウンタ２７の出力信号は判定回路２８に入力される。

図２及び図３は、第１実施形態に係る位相検出回路の位相検出タイムチャートを示している。同図に示すように、Ｄ型フリップフロップ６は、データ信号１０２をクロック１０１の立ち下がりエッジでラッチし、信号１０８を出力する。ただし、ラッチ時刻においてデータ信号１０２の振幅が変化しているため、信号１０８は不定となる。
遅延回路１ではデータ信号１０２が時間Ｔ／４だけ遅延された信号１０３が出力され、Ｄ型フリップフロップ７は、信号１０３をクロック１０１の立ち下がりエッジでラッチし、信号１０９を出力する。

遅延回路２では信号１０３が時間Ｔ／４だけ遅延された信号１０４が出力され、Ｄ型フリップフロップ８は、信号１０４をクロック１０１の立ち下がりエッジでラッチし、信号１１０を出力する。
遅延回路３では信号１０４が時間Ｔ／４だけ遅延された信号１０５が出力され、Ｄ型フリップフロップ９は、信号１０５をクロック１０１の立ち下がりエッジでラッチし、信号１１１を出力する。

遅延回路４では信号１０５が時間Ｔ／４だけ遅延された信号１０６が出力され、Ｄ型フリップフロップ１０は、信号１０６をクロック１０１の立ち下がりエッジでラッチし、信号１１２を出力する。ただし、ラッチ時刻において信号１０６の振幅が変化しているため、信号１１２は不定となる。
遅延回路５では信号１０６が時間Ｔ／４だけ遅延された信号１０７が出力され、Ｄ型フリップフロップ１１、信号１０７をクロック１０１の立ち下がりエッジでラッチし、信号１１３を出力する。

ＸＯＲ１７は、信号１０８と信号１１０の排他的論理和を演算し、信号１１９を出力し、カウンタ２４はクロック１０１の立ち上がりエッジで信号１１９のレベルを判定し、Ｈ（ハイ）レベルであるとき１を加算する。
ＸＯＲ１９ は、信号１０９と信号１１１の排他的論理和を演算し、信号１２１を出力し、カウンタ２５はクロック１０１の立ち上がりエッジで信号１２１のレベルを判定し、Ｈレベルであるとき１を加算する。

ＸＯＲ２１は、信号１１０と信号１１２の排他的論理和を演算し、信号１２３を出力し、カウンタ２６はクロック１０１の立ち上がりエッジで信号１２３のレベルを判定し、Ｈレベルであるとき１を加算する。
ＸＯＲ２３は、信号１１１と信号１１３の排他的論理和を演算し、信号１２５を出力し、カウンタ２７はクロック１０１の立ち上がりエッジで信号１２５のレベルを判定し、Ｈレベルであるとき１を加算する。
判定回路２８はカウンタ２４、カウンタ２５、カウンタ２６、およびカウンタ２７の出力信号から最大値を検出して、データ信号１０２の振幅が変化する位相を判定する。図３では最大値をとる出力が１つであるため、位相検出精度が高い。
なお、信号１１２は、信号１０８を時間Ｔだけ遅延して発生してもよい。また、
信号１１３は、信号１０９を時間Ｔだけ遅延して発生してもよい。

[第２実施形態]
本発明の第２実施形態に係る位相検出回路の構成を図４に示す。本発明の第２実施形態に係る位相検出回路は、第１実施形態に係る位相検出回路の構成に、Ｄ型フリップフロップ６の出力信号を前記基準クロックの周期Ｔだけ遅延する遅延回路１２と、Ｄ型フリップフロップ７の出力信号を基準クロックの周期Ｔだけ遅延する遅延回路１３と、…、Ｄ型フリップフロップ９の出力信号を基準クロックの周期Ｔだけ遅延する遅延回路１５とからなる複数の遅延回路Ｂと、遅延回路１２の出力信号とＤ型フリップフロップ８の出力信号の排他的論理和の否定を行うＸＮＯＲ回路１６と、…、遅延回路１５の出力信号とＤ型フリップフロップ１１の出力信号の排他的論理和の否定を行うＸＮＯＲ回路２２とを付加し、前記ＸＮＯＲ回路１６〜２２の出力信号がそれぞれ、対応するカウンタ回路２４〜２７にそれぞれ、入力されることを特徴としている。

本発明の第２実施形態に係る位相検出回路は、遅延回路１、遅延回路２、遅延回路３、遅延回路４及び遅延回路５（以上の各遅延回路は本発明の遅延回路Ａに相当する。）と、Ｄ型フリップフロップ６、Ｄ型フリップフロップ７、Ｄ型フリップフロップ８、Ｄ型フリップフロップ９、Ｄ型フリップフロップ１０及びＤ型フリップフロップ１１と、遅延回路１２、遅延回路１３、遅延回路１４及び遅延回路１５（以上の各遅延回路は、本発明の遅延回路Ｂに相当する。）と、ＸＮＯＲ１６、ＸＯＲ１７、ＸＮＯＲ１８、ＸＯＲ１９、ＸＮＯＲ２０、ＸＯＲ２１、ＸＮＯＲ２２、ＸＯＲ２３と、カウンタ２４、カウンタ２５、カウンタ２６、カウンタ２７と、判定回路２８とから構成されている。

上記構成からなる位相検出回路において、 ＮＲＺ信号であるデータ信号１０２は遅延回路１、遅延回路２、遅延回路３、遅延回路４、および遅延回路５により順次Ｔ／４時間（Tはクロック周期）遅延され、遅延回路１の入力信号および遅延回路１、遅延回路２、遅延回路３、遅延回路４、遅延回路５の出力信号は、各々Ｄ型フリップフロップ６、Ｄ型フリップフロップ７、Ｄ型フリップフロップ８、Ｄ型フリップフロップ９、Ｄ型フリップフロップ１０、Ｄ型フリップフロップ１１においてクロックの振幅変化点でラッチされる。

Ｄ型フリップフロップ６の出力信号は遅延回路１２に入力され、遅延回路１２の出力信号とＤ型フリップフロップ８の出力信号はＸＮＯＲ１６により排他的論理和の否定が演算され、ＸＮＯＲ１６の出力信号はカウンタ２４に入力される。Ｄ型フリップフロップ６の出力信号とＤ型フリップフロップ８の出力信号はＸＯＲ１７により排他的論理和演算され、ＸＯＲ１７の出力信号はカウンタ２４に入力される。

Ｄ型フリップフロップ７の出力信号は遅延回路１３に入力され、遅延回路１３の出力信号とＤ型フリップフロップ９の出力信号はＸＮＯＲ１８により排他的論理和の否定が演算され、ＸＮＯＲ１８の出力信号はカウンタ２５に入力される。 Ｄ型フリップフロップ７の出力信号とＤ型フリップフロップ９の出力信号はＸＯＲ１９ により排他的論理和演算され、ＸＯＲ１９の出力信号はカウンタ２５に入力される。Ｄ型フリップフロップ８の出力信号は遅延回路１４に入力され、遅延回路１４の出力信号とＤ型フリップフロップ１０の出力信号はＸＮＯＲ２０により排他的論理和の否定が演算され、ＸＮＯＲ２０の出力信号はカウンタ２６に入力される。

Ｄ型フリップフロップ８の出力信号とＤ型フリップフロップ１０の出力信号はＸＯＲ２１により排他的論理和演算され、ＸＯＲ２１の出力信号はカウンタ２６に入力される。
Ｄ型フリップフロップ９の出力信号は遅延回路１５に入力され、遅延回路１５の出力信号とＤ型フリップフロップ1１の出力信号はＸＮＯＲ２２により排他的論理和の否定が演算され、ＸＮＯＲ２２の出力信号はカウンタ２７に入力される。
Ｄ型フリップフロップ９の出力信号とＤ型フリップフロップ１１出力信号はＸＯＲ２３により排他的論理和演算され、ＸＯＲ２３の出力信号はカウンタ２７に人力される。カウンタ２４、カウンタ２５、カウンタ２６、およびカウンタ２７の出力信号は判定回路２８に入力される。

図５及び図６は、第２実施形態に係る位相検出回路の位相検出タイムチャートを示している。同図において、Ｄ型フリップフロップ６は、データ信号１０２をクロック１０１の立ち下がりエッジでラッチし、信号１０８を出力する。ただし、ラッチ時刻においてデータ信号１０２の振幅が変化しているため、信号１０８は不定となる。
遅延回路１ではデータ信号１０２が時間Ｔ／４だけ遅延された信号１０３が出力され、Ｄ型フリップフロップ７は、信号１０３をクロック１０１の立ち下がりエッジでラッチし、信号１０９を出力する。

遅延回路２では信号１０３が時間Ｔ／４だけ遅延された信号１０４が出力され、Ｄ型フリップフロップ８は、信号１０４をクロック１０１の立ち下がりエッジでラッチし、信号１１０を出力する。
遅延回路３では信号１０４が時間Ｔ／４だけ遅延された信号１０５が出力され、Ｄ型フリップフロップ９は、信号１０５をクロック１０１の立ち下がりエッジでラッチし、信号１１１を出力する。

遅延回路４では信号１０５が時間Ｔ／４だけ遅延された信号１０６が出力され、Ｄ型フリップフロップ１０は、信号１０６をクロック１０１の立ち下がりエッジでラッチし、信号１１２を出力する。ただし、ラッチ時刻において信号１０６の振幅が変化しているため、信号１１２は不定となる。
遅延回路５では信号１０６が時間Ｔ／４だけ遅延された信号１０７が出力され、Ｄ型フリップフロップ１１は、信号１０７をクロック１０１の立ち下がりエッジでラッチし、信号１１３を出力する。

遅延回路１２では、信号１０８が時間Ｔだけ遅延された信号１１４が出力され、 ＸＮＯＲ１６は、信号１１４と信号１１０の排他的論理和の否定を演算し、信号１１８を出力する。ＸＯＲ１７は、信号１０８と信号１１０の排他的論理和演算を行い、信号１１９を出力する。
カウンタ２４はクロック１０１の立ち上がりエッジで信号１１８信号１１９のレベルを判定し、各々Ｈレベルであるとき１を加算する。
遅延回路１３では、信号１０９が時間Ｔだけ遅延された信号１１５が出力され、ＸＮＯＲ１８は、信号１１５と信号１１１の排他的論理和の否定を演算し、信号１２０を出力する。

ＸＯＲ１９は、信号１０９と信号１１１の排他的論理和演算を行い、信号１２１を出力する。カウンタ２５はクロック１０１の立ち上がりエッジで信号１２０と信号１２１のレベルを判定し、各々Ｈレベルであるとき１を加算する。
遅延回路１４では、信号１１０が時間Ｔだけ遅延された信号１１６が出力され、ＸＮＯＲ２０は、信号１１６と信号１１２の排他的論理和の否定を演算し、信号１２２を出力する。
ＸＯＲ２１は、信号１１０と信号１１２の排他的論理和演算を行い、信号１２３を出力する。

カウンタ２６はクロック１０１の立ち上がりエッジで信号１２２と信号１２３のレベルを判定し、各々Ｈレベルであるとき１を加算する。
遅延回路１５では、信号１１１が時間Ｔだけ遅延された信号１１７が出力され、ＸＮＯＲ２２は、信号１１７と信号１１３の排他的論理和の否定を演算し、信号１２４を出力する。
ＸＯＲ２３は、信号１１１と信号１１３の排他的論理和演算を行い、信号１２５を出力する。

カウンタ２７はクロック１０１の立ち上がりエッジで信号１２４と信号１２５のレベルを判定し、各々Ｈレベルであるとき１を加算する。
判定回路２８はカウンタ２４、カウンタ２５、カウンタ２６、およびカウンタ２７の出力信号から最大値を検出して、データ信号１０２の振幅が変化する位相を判定する。図６では最大値をとる出力が１つであり、かつ最大値が大きいため、位相検出精度が高く、雑音による位相検出誤りも軽減できる。
なお、信号１１２は、信号１０８を時間Ｔだけ遅延して発生してもよい。また、信号１１３は、信号１０９を時間Ｔだけ遅延して発生してもよい。

また、図１、図４にそれぞれ示した本発明の第１実施形態、第２実施形態に係る位相検出回路では、データ信号を遅延回路により遅延させ、遅延させたデータ信号と遅延させていないクロックとを各Ｄ型フリップフロップ（Ｄ−ＦＦ）（ラッチ回路）に入力させるようにしているが、クロックを遅延回路により遅延させ、遅延させたクロックと遅延させていないデータ信号とを各Ｄ型フリップフロップ（Ｄ−ＦＦ）（ラッチ回路）に入力させてデータをラッチさせるようにしても、同様の効果が得られる。

以上説明したように、本発明の第１実施形態にかかる位相検出回路によれば、第ｍ（ｍは１以上Ｎ以下の整数、Ｎは３以上の整数）のラッチ回路の出力信号と第ｍ＋２のラッチ回路の出力信号の排他的論理和を行うことにより、入力されるデータ信号の位相により位相検出が不安定になることを解消することができる。
さらに、本発明の第２実施形態に係る位相検出回路によれば、第１実施形態に係る位相検出回路の構成に、入力信号を基準クロックの周期Ｔだけ遅延させる第ｍの遅延回路Ｂの出力信号と第ｍ＋２のラッチ回路（Ｄ型フリップフロップ）の出力信号の排他的論理和の否定の演算を追加することにより、データ信号に加算された雑音による位相検出誤りを軽減することが可能となる。

本発明の第１実施形態に係る位相検出回路の構成を示す回路図。 図１に示した本発明の第１実施形態に係る位相検出回路の位相検出動作を示すタイムチャート。 図１に示した本発明の第１実施形態に係る位相検出回路の位相検出動作を示すタイムチャート。 本発明の第２実施形態に係る位相検出回路の構成を示す回路図。 図４に示した本発明の第２実施形態に係る位相検出回路の位相検出動作を示すタイムチャート。 図４に示した本発明の第２実施形態に係る位相検出回路の位相検出動作を示すタイムチャート。 従来の位相検出回路の構成を示す回路図。 図７に示した従来の位相検出回路の位相検出動作を示すタイムチャート。 図７に示した従来の位相検出回路の位相検出動作を示すタイムチャート。

符号の説明

１〜５、１２〜１５…遅延回路、６〜１１…Ｄ型フリップフロップ（Ｄ−ＦＦ）、１６、１８、２０、２２…ＸＮＯＲ、１７、１９、２１、２３…ＸＯＲ、２４〜２７…カウンタ、２８…判定回路

Claims (3)

1. 一定伝送周波数を有するＮＲＺデータ信号と、このＮＲＺデータ信号と同等の周波数を有し位相が独立した周期Ｔの基準クロックを入力とし、前記ＮＲＺデータ信号の振幅が変化する位相を検出する位相検出回路であって、
   前記ＮＲＺデータ信号を入力し、位相をＴ／Ｎ（Ｎは３以上の整数）遅延する第１の遅延回路Ａと、第１の遅延回路Ａの出力端に接続され、位相をＴ／Ｎ遅延する第２の遅延回路Ａと、…、第ｎ（ｎは２以上Ｎ以下の整数）の遅延回路Ａの出力端に接続され、位相をＴ／Ｎ遅延する第ｎ＋１の遅延回路Ａとからなる複数の遅延回路Ａと、
   前記第１の遅延回路Ａの入力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第１のラッチ回路と、第１の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第２のラッチ回路と、第２の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第３のラッチ回路と、…、第ｎ＋１の遅延回路Ａの出力端に接続され、周期Ｔの基準クロックに同期して入力信号をラッチする第ｎ＋２のラッチ回路とからなる複数のラッチ回路と、
   前記第１のラッチ回路の出力信号と前記第３のラッチ回路の出力信号の排他的論理和を行う第１のＸＯＲ回路と、…、前記第ｎのラッチ回路の出力信号と前記第ｎ＋２のラッチ回路の出力信号の排他的論理和を行う第ｎのＸＯＲ回路とからなる複数のＸＯＲ回路と、
   前記第１のＸＯＲ回路の出力端に接続される第１のカウンタ回路と、…、前記第ｎのＸＯＲ回路の出力端に接続される第ｎのカウンタ回路とからなる複数のカウンタ回路と、
   前記複数のカウンタ回路の出力信号の比較結果に基づいて前記ＮＲＺデータ信号の振幅が変化する位相を検出する判定回路と、
   を有することを特徴とする位相検出回路。
2. 請求項１記載の位相検出回路に、前記第１のラッチ回路の出力信号を前記基準クロックの周期Ｔだけ遅延する第１の遅延回路Ｂと、…、前記第ｎのラッチ回路の出力信号を前記基準クロックの周期Ｔだけ遅延する第ｎの遅延回路Ｂとからなる複数の遅延回路Ｂと、
   前記第１の遅延回路Ｂの出力信号と前記第３のラッチ回路の出力信号の排他的論理和の否定を行う第１のＸＮＯＲ回路と、…、前記第ｎの遅延回路の出力信号と前記第ｎ＋２のラッチ回路の出力信号の排他的論理和の否定を行う第ｎのＸＮＯＲ回路とを付加し、前記第１及び第ｎのＸＮＯＲ回路の出力信号がそれぞれ、対応する前記第１及び第ｎのカウンタ回路にそれぞれ、入力されることを特徴とする位相検出回路。
3. ＮＲＺデータ信号の位相を遅延させずに、該ＮＲＺデータ信号の代わりに基準クロックを前記第１の遅延回路Ａに入力し、前記第１、第２及び第ｎ＋１の遅延回路Ａにより遅延させ、遅延してない基準クロックと遅延させてないＮＲＺデータ信号は第１のラッチ回路に入力され、かつ前記第１、第２及び第ｎ＋１の遅延回路Ａを介してそれぞれ、遅延した基準クロックと前記位相を遅延させていないＮＲＺデータ信号が、前記第２、第３及び第ｎ＋２のラッチ回路にそれぞれ、入力されることを特徴とする請求項１または２のいずれかに記載の位相検出回路。
   
   

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