JPH11177541A - ビット同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力データ信号を外部クロック信号にビット
同期させること。 【解決手段】 入力データ信号Ｄ１を遅延時間が異なっ
た複数の遅延信号に分岐し、その各遅延信号を外部入力
クロックＣＫ１でラッチし、該ラッチされた各信号を位
相比較して、その位相比較結果を論理回路５で演算し、
その演算結果に基づいてホールド解除時に保護機能付ラ
ッチ回路６で遅延時間設定信号を作成する。この遅延時
間設定信号をホールドして、その信号で可変遅延回路１
の遅延時間を設定する。入力データ信号Ｄ１を可変遅延
回路１で遅延させてから、データラッチ回路７でクロッ
クＣＫ３によりビット同期を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バースト信号受信
用のビット同期回路に関するものである。

【０００２】

【従来の技術】この種の従来のビット同期回路として、
図５に示す回路がある。このビット同期回路は、入力す
るバースト信号のレベルをパケット単位で調整するＡＯ
Ｃ（オートオフセットコントローラ）アンプ５１、この
ＡＯＣアンプ５１の出力信号を取り込んでクロックを抽
出するクロック抽出回路５２、抽出したクロックにより
ＡＯＣアンプ５１の出力信号をリタイミングしてデータ
識別を行う識別回路５３、および識別回路５３で得られ
たデータから１パケット分の時間を計測する毎にＡＯＣ
アンプ５１にリセット信号を送るリセット信号発生回路
５４を具備している。５５はデータ入力端子、５６はデ
ータ出力端子である。

【０００３】

【発明が解決しようとする課題】ところが、このビット
同期回路は、バースト信号のレベル変動を補償すること
は考慮され、またデータのクロックに同期するものの、
外部クロックに同期する機構がない。このため、このビ
ット同期回路でビット同期された信号が伝搬して別装置
に入力された場合、当該別装置のクロックに同期させる
ことができなかった。

【０００４】本発明はの目的は、位相の異なるデータを
外部クロックによって同期させることができるようにし
たビット同期回路を提供することである。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の第１の発明は、先頭にプレアンブルパターンを有する
パケットからなる入力データ信号を、複数の遅延時間の
内から選択した１個の遅延時間だけ遅延させる可変遅延
回路と、前記入力データ信号をビット周期内で遅延時間
が互いに異なった複数の遅延信号に分岐する固定遅延回
路と、該固定遅延回路で得られた各遅延信号を外部入力
の第１のクロックでラッチする第１のデータラッチ回路
と、該第１のデータラッチ回路の各出力信号の位相を比
較する位相比較回路と、該位相比較回路の出力信号を入
力して予め決めた論理処理を行う論理回路と、該論理回
路の出力信号を前記第１のクロックの位相を調整した第
２のクロックでラッチして前記可変遅延回路のための遅
延時間設定信号を出力する保護機能付ラッチ回路と、前
記可変遅延回路の出力データ信号を入力し前記第１のク
ロックの位相を調整した第３のクロックによってラッチ
してビット同期を行う第２のデータラッチ回路とを具備
し、前記保護機能付ラッチ回路が、前記入力データ信号
のプレアンブル期間中の少なくとも一部の期間中は前記
第２のクロックでラッチ動作して前記遅延時間設定信号
を決め、前記パケットの他の期間中は該決めた遅延時間
設定信号をホールドするように構成した。第２の発明は
第１の発明において、前記位相比較回路と前記論理回路
との間に第３のデータラッチ回路を介挿し、該第３のデ
ータラッチ回路により前記位相比較回路の出力信号を波
形整形してから前記論理回路に入力するよう構成した。

【０００６】

【発明の実施の形態】［第１の実施の形態］図１は本発
明の第１の実施の形態のビット同期回路を示すブロック
図である。１は可変遅延回路であり、入力したデータ信
号Ｄ１を複数の遅延時間の内から選択された特定の遅延
時間だけ遅延させる。２は固定遅延回路であり、データ
信号Ｄ１を入力して、ビット周期内（１クロック内）の
予め決めた異なった遅延時間だけ遅延させたｋ個の遅延
データ信号を発生させる。

【０００７】３は第１のデータラッチ回路であり、外部
入力クロック信号ＣＫ１により、固定遅延回路２から入
力するｋ個のデータ信号を同時にラッチして出力する。
４は位相比較回路であり、データラッチ回路３から出力
するｋ個のデータ信号の相互の位相を比較し、その比較
結果を示すｍ個の位相比較信号を出力する。

【０００８】５はｐ並列ｎ入力ＯＲ回路（論理回路）で
あり、位相比較回路４から出力するｍ個の位相比較信号
の論理演算を行う。６はｐ並列ｎ入力ＯＲ回路５のｐ個
の出力をクロックＣＫ２に同期して入力し、所定タイミ
ング以外ではホールド信号ＨＯＬＤによりそのラッチし
た信号を保持するｐ並列保護機能付ラッチ回路であり、
そこで得られたｐ個の信号は遅延時間設定信号として、
可変遅延回路１に出力する。

【０００９】７は可変遅延回路１の出力データ信号Ｄ２
をビット同期させて出力データ信号Ｄ３とするためのデ
ータラッチ回路である。８はクロックＣＫ１を特定の時
間だけ遅延したクロックＣＫ２として保護機能付ラッチ
回路６に送る固定遅延回路、９は同クロックＣＫ１を特
定時間だけ遅延したクロックＣＫ３としてデータラッチ
回路７に送る固定遅延回路、１０はデータ信号Ｄ１の入
力端子、１１は外部入力クロックＣＫ１の入力端子、１
２はホールド信号ＨＯＬＤの入力端子、１３はデータ信
号Ｄ３の出力端子である。

【００１０】このビット同期回路では、連続して入力さ
れるパケットデータを扱うことを想定している。その
際、各パケットには先頭に適切なプレアンブルパターン
が付加されている。このプレアンブルパターンの入力時
に、ＨＯＬＤ信号を非アクティブにして、保護機能付ラ
ッチ回路６をラッチ動作させ可変遅延回路１の遅延時間
を設定する遅延時間設定信号を作成する。そして、プレ
アンブルパターンに続く有効データの期間では、ＨＯＬ
Ｄ信号をアクティブにして、保護機能付ラッチ回路６を
ホールド状態にし、その直前にラッチしていた遅延時間
設定信号をホールドして可変遅延回路１に継続して入力
する。このようにして遅延されたデータ信号Ｄ２を、デ
ータラッチ回路７においてクロックＣＫ３によりラッチ
して、ビット同期を行いデータ信号Ｄ３を得る。

【００１１】遅延時間設定信号は次のようにして作成さ
れる。入力端子１に入力するデータ信号Ｄ１は、固定遅
延回路２で位相が互いに異なるｋ個のデータとなって、
データラッチ回路３でクロックＣＫ１によりラッチさ
れ、そのラッチされたデータが１個でも異なるとき、位
相比較回路４でそれが検出されて、ｐ並列ｎ入力ＯＲ回
路５に入力する。そこで、このＯＲ回路５に、位相比較
回路４の比較結果（つまり、入力データ信号Ｄ１とクロ
ックＣＫ１との位相関係）とビット同期できる可変遅延
回路１の遅延時間との関係に基づいて論理を設定してお
く。この結果、ＯＲ回路５からの出力信号は最適な遅延
時間を設定する信号となる。この信号は、保護機能付ラ
ッチ回路６でクロックＣＫ３がくるたびに度にラッチさ
れるが、ＨＯＬＤ信号がアクティブになると、ホールド
される。

【００１２】図２は図１に示したビット同期回路におい
て、ｋ＝５、ｍ＝３、ｐ＝３の場合の具体的な回路構成
を示す図である。可変遅延回路１は、７個の遅延素子１
０１〜１０７、３個の２−１セレクタ１０８〜１１０か
らなる。セレクタ１０８〜１１０は端子ｓが「Ｌ」にな
れば入力Ｉ１を選択し、「Ｈ」になればＩ２を選択す
る。

【００１３】この可変遅延回路１では、セレクタ１０８
〜１１０によって、７個の遅延素子１０１〜１０７（同
一の遅延時間）が全部直列接続される形態、その内の６
個が直列接続される形態、５個が直列接続される形態、
４個が直列接続される形態、３個が直列接続される形
態、２個が直列接続される形態、１個が接続される形態
があり、その内の１個の形態が選択される。なお、遅延
素子１０１〜１０７の全部が接続される時の合計遅延時
間は、ビット周期内に限られるものではない。

【００１４】固定遅延回路２は、４個の遅延素子２０１
〜２０４からなり、その個々の遅延素子２０１〜２０４
の遅延時間は、ビット周期をＴｃとすると、ほぼＴｃ／
５である。

【００１５】データラッチ回路３は、５個のマスタスレ
ーブ型ＤＦＦ回路３０１〜３０５よりなり、ＤＦＦ回路
３０１は入力端子１０の信号Ｄ１をクロックＣＫ１でラ
ッチし、ＤＦＦ回路３０２は固定遅延回路２の遅延素子
２０１で遅延された信号をクロックＣＫ１でラッチし、
ＤＦＦ回路３０３は固定遅延回路２の２個の遅延素子２
０１，２０２で遅延された信号をクロックＣＫ１でラッ
チし、ＤＦＦ回路３０４は固定遅延回路２の３個の遅延
素子２０１〜２０３で遅延された信号をクロックＣＫ１
でラッチし、ＤＦＦ回路３０５は固定遅延回路２の全部
の遅延素子２０１〜２０４で遅延された信号をクロック
ＣＫ１でラッチする。

【００１６】位相比較回路４は３個のＥＸＯＲ（排他的
論理和）回路４０１〜４０３よりなり、ＥＸＯＲ回路４
０１はＤＦＦ回路３０１，３０３の出力が不一致のとき
に正相出力端子に「Ｈ」を出力し、ＥＸＯＲ回路４０２
はＤＦＦ回路３０２，３０４の出力が不一致のときに正
相出力端子に「Ｈ」を出力し、ＥＸＯＲ回路４０３はＤ
ＦＦ回路３０３，３０５の出力が不一致のときに正相出
力端子に「Ｈ」を出力する。なお、いずれも逆相出力端
子は正相出力端子の信号を反転した信号を出力する。

【００１７】ｐ並列ｎ入力ＯＲ回路５は、３個のＯＲ回
路５０１〜５０３からなり、位相比較回路４の出力を入
力して、予め設定した論理（接続設定）に基づき、論理
信号を作成する。

【００１８】ｐ並列保護機能付ラッチ回路６は、３個の
２−１セレクタ６０１〜６０３と、３個のマスタスレー
ブ型ＤＦＦ回路６０４〜６０６からなる。セレクタ６０
１〜６０３は端子ｓに入力するホールド信号ＨＯＬＤが
「Ｌ」（非アクティブ）のとき、ＯＲ回路５からの信号
を入力端子Ｉ１に取り込んでＱ端子に出力し、「Ｈ」
（アクティブ）のときはＤＦＦ回路６０４〜６０６のＱ
出力の信号を取り込んでＱ端子に出力する。ＤＦＦ回路
６０４〜６０６は、クロックＣＫ２によりセレクタ６０
１〜６０３の出力信号をラッチする。ホールド信号ＨＯ
ＬＤが「Ｈ」となるホールドタイミングは、プレアンブ
ルパターンの「Ｈ」のデータを位相比較したタイミング
である。

【００１９】次に動作を説明する。まず、データ入力端
子１０には、「ＨＬＬＬＨＬＬＬＨＬＬＬＨＬＬＬＨＬ
ＬＬＨＬＬＬＨＬＬＬＨＬＬＬ」のプレアンブルパター
ンを先頭に有するパケットデータが入力するものとす
る。少なくともこのプレアンブルパターンが入力してい
るとき、ホールド信号ＨＯＬＤは「Ｌ」である。

【００２０】このとき、データラッチ回路３のＤＦＦ回
路３０１〜３０５の内の３０１と３０３の出力が異なれ
ば相比較回路４のＥＸＯＲ回路４０１の正相出力が
「Ｈ」に、３０２と３０４の出力が異なれば相比較回路
４のＥＸＯＲ回路４０２の正相出力が「Ｈ」に、３０３
と３０５の出力が異なれば相比較回路４のＥＸＯＲ回路
４０３の正相出力が「Ｈ」になる。

【００２１】ここで、ＥＸＯＲ回路４０１だけがその正
相出力端子が「Ｈ」となるときは、ＯＲ回路５０１，５
０２の出力が「Ｈ」、ＯＲ回路５０３の出力が「Ｌ」と
なるので、ＤＦＦ回路６０４，６０５の出力が「Ｈ」、
ＤＦＦ回路６０６の出力が「Ｌ」となる。このため、可
変遅延回路１ではセレクタ１０８，１０９が端子Ｉ２を
選択し、セレクタ１１０が端子Ｉ１を選択するので、遅
延素子１０１〜１０３が選択される。よってこの可変遅
延回路１では、３個の遅延素子１０１〜１０３による遅
延と３個のセレクタ１０８〜１１０による遅延を加えた
遅延時間が設定される。

【００２２】そこで、上記の場合に、この遅延時間の遅
延を受けた入力データＤ２とデータラッチ回路７に入る
クロックＣＫ３の位相関係が適切となるよう、つまり、
セットアップ時間とホールド時間を確保した位相関係に
なるよう、クロック遅延用の固定遅延回路９の遅延時間
を調整する。この遅延時間調整は設計時にパラメータを
変えて行う。

【００２３】次に、ＥＸＯＲ回路４０３だけがその正相
出力端子が「Ｈ」となるときは、ＯＲ回路５ではＯＲ回
路５０２，５０３の出力のみが「Ｈ」となるので、ラッ
チ回路６ではＤＦＦ回路６０５，６０６の出力のみが
「Ｈ」となる。このため、可変遅延回路１ではセレクタ
１０９，１１０が端子Ｉ２を選択し、セレクタ１０８が
端子Ｉ１を選択するので、遅延素子１０２〜１０７が選
択される。よってこの可変遅延回路１では、６個の遅延
素子１０４〜１０７による遅延と３個のセレクタ１０８
〜１１０による遅延を加えた遅延時間が設定される。

【００２４】上記のＥＸＯＲ回路４０３の正相出力だけ
が「Ｈ」になるときは、ＥＸＯＲ回路４０１の正相出力
だけが「Ｈ」になるときよりも、データが可変遅延回路
１の３個分の遅延素子の遅延時間だけ遅れた状態であ
る。したがって、データラッチ回路７に入力するデータ
Ｄ２とクロックＣＫ３の位相関係は適切な状態となる。

【００２５】本発明のビット同期回路の特徴は、ＥＸＯ
Ｒ回路４０１〜４０３とＯＲ回路５０１〜５０３との接
続を変えることで、つまりＯＲ回路の入力論理を変える
ことで、入力データＤ１と可変遅延回路１の遅延時間と
の関係を、フレキシブルに変えることができることであ
る。たとえば、前記例で、ＥＸＯＲ回路４０３だけが正
相出力が「Ｈ」になる場合、前記例では６個の遅延素子
と３個のセレクタによる遅延時間を発生させたが、ＥＸ
ＯＲ回路４０１〜４０３とＯＲ回路５０１〜５０３との
接続を変えれば、５個の遅延素子と３個のセレクタによ
る遅延時間を発生させることもできる。これはＯＲ回路
以外の論理素子を使用して実現することもできる。

【００２６】［第２の実施の形態］図３は図１のビット
同期回路に対して、さらにデータラッチ回路１４とその
データラッチ回路１４に送るクロックＣＫ４を発生させ
る固定遅延回路１５を追加した第２の実施の形態のビッ
ト同期回路を示す図である。ここでは、位相比較回路４
のｍ個の出力信号を、遅延クロックＣＫ４によりデータ
ラッチ回路１４でラッチしてから、ｍ入力ＯＲ回路５に
入力している。すなわち、位相比較器４の出力信号を波
形整形することによりその信号のひげ等を取り除くと共
に位相を合わせてＯＲ回路５に入力している。これによ
り、ＯＲ回路５に位相比較結果の信号が時間的にずれて
入力されることが防止され、確実な論理和をとることが
できるようになる。

【００２７】図４は図３に示したビット同期回路の具体
的な回路を示す図である。ここでは、データラッチ回路
１４をマスタスレーブ型ＤＦＦ回路１４０１〜１４０３
により構成し、位相比較回路４のＥＸＯＲ回路４０１’
〜４０３’から出力する信号をクロックＣＫ４によりラ
ッチしてからＯＲ回路５に入力している。すなわち、こ
のデータラッチ回路１４により、ＥＸＯＲ回路４０１’
〜４０３’の出力信号がクロックＣＫ３の１周期だけ保
持されることにより、「Ｈ」パルスがその周期のパルス
幅に波形整形されてから、ＯＲ回路５に入力する。他は
図２の回路と同じである。

【００２８】

【発明の効果】以上から第１の発明によれば、入力デー
タ信号と外部入力クロックとの間の各場合の位相関係に
基づいて、論理回路の論理を設定しておくことにより、
任意の位相で入力する入力データをそのクロックに正確
にビット同期させることができる。また、第２の発明に
よれば、第３のデータラッチ回路により位相比較回路の
出力信号が波形整形され位相が合わせられた状態で論理
回路に入力し、位相比較結果の確実な論理を得ることが
できる。

【図面の簡単な説明】

【図１】 第１の実施の形態のビット同期回路のブロッ
ク図である。

【図２】 図１のビット同期回路の具体的な回路図であ
る。

【図３】 第２の実施の形態のビット同期回路のブロッ
ク図である。

【図４】 図３のビット同期回路の具体的なブロック図
である。

【図５】 従来のビット同期回路のブロック図である。

【符号の説明】

１：可変遅延回路、２：固定遅延回路、３：データラッ
チ回路、４：位相比較回路、５：ｐ並列ｎ入力ＯＲ回
路、６：ｐ並列保護機能付ラッチ回路、７：データラッ
チ回路、８，９：固定遅延回路、１０：データ入力端
子、１１：クロック入力端子、１２：ホールド端子、１
３：データ出力端子、１４：データラッチ回路、１５：
固定遅延回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】先頭にプレアンブルパターンを有するパケ
   ットからなる入力データ信号を、複数の遅延時間の内か
   ら選択した１個の遅延時間だけ遅延させる可変遅延回路
   と、 前記入力データ信号をビット周期内で遅延時間が互いに
   異なった複数の遅延信号に分岐する固定遅延回路と、 該固定遅延回路で得られた各遅延信号を外部入力の第１
   のクロックでラッチする第１のデータラッチ回路と、 該第１のデータラッチ回路の各出力信号の位相を比較す
   る位相比較回路と、 該位相比較回路の出力信号を入力して予め決めた論理処
   理を行う論理回路と、 該論理回路の出力信号を前記第１のクロックの位相を調
   整した第２のクロックでラッチして前記可変遅延回路の
   ための遅延時間設定信号を出力する保護機能付ラッチ回
   路と、 前記可変遅延回路の出力データ信号を入力し前記第１の
   クロックの位相を調整した第３のクロックによってラッ
   チしてビット同期を行う第２のデータラッチ回路とを具
   備し、 前記保護機能付ラッチ回路が、前記入力データ信号のプ
   レアンブル期間中の少なくとも一部の期間中は前記第２
   のクロックでラッチ動作して前記遅延時間設定信号を決
   め、前記パケットの他の期間中は該決めた遅延時間設定
   信号をホールドするようにしたことを特徴とするビット
   同期回路。
2. 【請求項２】前記位相比較回路と前記論理回路との間に
   第３のデータラッチ回路を介挿し、該第３のデータラッ
   チ回路により前記位相比較回路の出力信号を波形整形し
   てから前記論理回路に入力することを特徴とする請求項
   １に記載のビット同期回路。