JPH0773219B2 - 並直列変換装置 - Google Patents
並直列変換装置Info
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- JPH0773219B2 JPH0773219B2 JP63148662A JP14866288A JPH0773219B2 JP H0773219 B2 JPH0773219 B2 JP H0773219B2 JP 63148662 A JP63148662 A JP 63148662A JP 14866288 A JP14866288 A JP 14866288A JP H0773219 B2 JPH0773219 B2 JP H0773219B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Description
【発明の詳細な説明】 〔概要〕 複数のパラレルデータを時系列なシリアルデータに変換
する並直列変換装置に関し， データ読取りの位相余裕を改善して並直列変換の高速化
を図ることを目的とし， 入力クロックのＮ逓倍クロックを発生するＮ逓倍回路
と,N逓倍回路のＮ逓倍クロックをＮ分周してＮ個の分周
クロックを発生するＮ分周回路と,N個の被変換データが
並列に入力され,N分周回路からのＮ個の分周クロックの
位相でＮ個の被変換データを直列多重変換する多重化回
路と，多重化回路からの多重データをＮ逓倍回路からの
Ｎ逓倍クロックを用いて打ち直して識別整形する識別整
形回路と，入力クロックとＮ分周回路からの分周クロッ
クとの位相を比較して入力クロックにＮ分周クロックが
同期するようにＮ分周回路からの分周クロックの出力位
相を制御する位相制御回路とを具備してなる。
する並直列変換装置に関し， データ読取りの位相余裕を改善して並直列変換の高速化
を図ることを目的とし， 入力クロックのＮ逓倍クロックを発生するＮ逓倍回路
と,N逓倍回路のＮ逓倍クロックをＮ分周してＮ個の分周
クロックを発生するＮ分周回路と,N個の被変換データが
並列に入力され,N分周回路からのＮ個の分周クロックの
位相でＮ個の被変換データを直列多重変換する多重化回
路と，多重化回路からの多重データをＮ逓倍回路からの
Ｎ逓倍クロックを用いて打ち直して識別整形する識別整
形回路と，入力クロックとＮ分周回路からの分周クロッ
クとの位相を比較して入力クロックにＮ分周クロックが
同期するようにＮ分周回路からの分周クロックの出力位
相を制御する位相制御回路とを具備してなる。
本発明の複数のパラレルデータを時系列なシリアルデー
タに変換する並直列変換装置に関する。
タに変換する並直列変換装置に関する。
近年，伝送装置の高速化が推進され，使用される伝送速
度はGbit/Sオーダになりつつある。さらにISDN,SONET等
の同期多重網を構築してシステムの接続を容易にしよう
とする動向があり，かかる環境下では，高速において安
定に動作する並直列変換装置が所望されている。
度はGbit/Sオーダになりつつある。さらにISDN,SONET等
の同期多重網を構築してシステムの接続を容易にしよう
とする動向があり，かかる環境下では，高速において安
定に動作する並直列変換装置が所望されている。
従来の並直列変換装置の構成例が第10図に示される。図
中,1は並直列変換される２つの入力データD1,D2が入力
されてこれらの直列多重データD3を出力する多重化回
路,2は多重データD3を識別整形するフリップフロップ,3
は入力クロックφ１を２逓倍して２逓倍クロックφ３を
出力する２逓倍回路,4は２逓倍クロックφ３を２分周し
て反対極性の２つの分周クロックφ1,φ２を発生する２
分周回路である。
中,1は並直列変換される２つの入力データD1,D2が入力
されてこれらの直列多重データD3を出力する多重化回
路,2は多重データD3を識別整形するフリップフロップ,3
は入力クロックφ１を２逓倍して２逓倍クロックφ３を
出力する２逓倍回路,4は２逓倍クロックφ３を２分周し
て反対極性の２つの分周クロックφ1,φ２を発生する２
分周回路である。
多重化回路１は３つのNOR回路からなり，分周回路４か
らの分周クロックφ1,φ２の位相で入力データD1,D2を
交番に選択して直列多重変換する。すなわち分周クロッ
クφ1,φ２がそれぞれ“L"の時に入力データD1,D2を読
み取って多重データD3として出力するようになってい
る。多重化された多重データD3は次にフリップフロップ
２に入力されて，ここで２逓倍回路３からの逓倍クロッ
クφ３で打ち直されて識別整形され，多重データD4とし
て出力される。
らの分周クロックφ1,φ２の位相で入力データD1,D2を
交番に選択して直列多重変換する。すなわち分周クロッ
クφ1,φ２がそれぞれ“L"の時に入力データD1,D2を読
み取って多重データD3として出力するようになってい
る。多重化された多重データD3は次にフリップフロップ
２に入力されて，ここで２逓倍回路３からの逓倍クロッ
クφ３で打ち直されて識別整形され，多重データD4とし
て出力される。
この従来の並直悦変換装置における各部信号のタイムチ
ャートが第11図に示される。以下，第11図を参照しつつ
この並直列変換装置の動作を説明する。
ャートが第11図に示される。以下，第11図を参照しつつ
この並直列変換装置の動作を説明する。
入力データD1,D2は図示の如く，順序保存のため位相が
相互にπ（rad）偏移させてある。この入力データD1,D2
と入力クロックφ０は一定の位相関係となるように，図
示しない位相調整回路で予め調整されているものとす
る。
相互にπ（rad）偏移させてある。この入力データD1,D2
と入力クロックφ０は一定の位相関係となるように，図
示しない位相調整回路で予め調整されているものとす
る。
多重化回路１はこの並列入力データD1,D2を分周クロッ
クφ1,φ２のタイミングで選択して時系列な多重データ
D3に直列多重変換する。すなわち，多重化回路１は分周
クロックφ１が“L"のときに入力データD1を選択し，ま
た分周クロックφ２が“L"のときに入力データD2を選択
して出力する。
クφ1,φ２のタイミングで選択して時系列な多重データ
D3に直列多重変換する。すなわち，多重化回路１は分周
クロックφ１が“L"のときに入力データD1を選択し，ま
た分周クロックφ２が“L"のときに入力データD2を選択
して出力する。
この多重データD3は次にフリップフロップ２において２
逓倍クロックφ３の立上りのタイミングで打ち直されて
識別され，データの位相や時間間隔等が整えられた多重
データD4としれて出力される。
逓倍クロックφ３の立上りのタイミングで打ち直されて
識別され，データの位相や時間間隔等が整えられた多重
データD4としれて出力される。
この装置では２逓倍回路３の逓倍クロックφ３を分周回
路４で分周して，この分周クロックφ1,φ２を多重化回
路１での多重化用クロックとして用いているため，フリ
ップフロップ２での多重データD3の打ち直しに際して，
多重データD3の位相と逓倍クロックφ３の位相とが同期
できるようになっている。
路４で分周して，この分周クロックφ1,φ２を多重化回
路１での多重化用クロックとして用いているため，フリ
ップフロップ２での多重データD3の打ち直しに際して，
多重データD3の位相と逓倍クロックφ３の位相とが同期
できるようになっている。
従来の並直列変換装置では，分周回路４から出力される
分周クロックφ1,φ２の極性は不確定であり，例えばこ
れら分周クロックφ1,φ２と極性が反転した分周クロッ
ク1,２が出力される可能性もある。このため，多重
化回路１で入力データD1,D2を読み取る際に，分周クロ
ックφ1,φ２の読取りタイミングが入力データD1,D2の
中央位置に来るように設定すると，分周クロックφ1,φ
２の極性が反転して分周クロック1,２となった場
合，入力データD1,D2のデータ変換点でデータを読み取
ることになり，読み誤りを生じる。
分周クロックφ1,φ２の極性は不確定であり，例えばこ
れら分周クロックφ1,φ２と極性が反転した分周クロッ
ク1,２が出力される可能性もある。このため，多重
化回路１で入力データD1,D2を読み取る際に，分周クロ
ックφ1,φ２の読取りタイミングが入力データD1,D2の
中央位置に来るように設定すると，分周クロックφ1,φ
２の極性が反転して分周クロック1,２となった場
合，入力データD1,D2のデータ変換点でデータを読み取
ることになり，読み誤りを生じる。
したがって従来装置では，分周クロックφ1,φ２で入力
データD1,D2を読み取る位置は，入力データD1,D2の前半
分あるいは後ろ半分の位置とされており，これにより分
周クロックφ1,φ２の極性が反転しても読み後りが生じ
ないようにしている。
データD1,D2を読み取る位置は，入力データD1,D2の前半
分あるいは後ろ半分の位置とされており，これにより分
周クロックφ1,φ２の極性が反転しても読み後りが生じ
ないようにしている。
しかしながら，このことは実質的に位相余裕を半減させ
ることになる。近年の伝送速度の高速化に伴い，かかる
高速システムにおいては，入力データD1,D2の立上り時
間ｔ（ｒ）あるいは立下り時間ｔ（ｆ）は伝送速度に対
して十分に速くできなくなっており，また識別フリップ
フロップ２のセットアップタイムやホールドタイムも無
視できなくなっている。したがってこのような高速シス
テムでは従来の並直列変換装置では位相余裕が極端に減
少することになる。よって入力データの中央点で識別を
行い位相余裕を改善する必要が生じてきている。
ることになる。近年の伝送速度の高速化に伴い，かかる
高速システムにおいては，入力データD1,D2の立上り時
間ｔ（ｒ）あるいは立下り時間ｔ（ｆ）は伝送速度に対
して十分に速くできなくなっており，また識別フリップ
フロップ２のセットアップタイムやホールドタイムも無
視できなくなっている。したがってこのような高速シス
テムでは従来の並直列変換装置では位相余裕が極端に減
少することになる。よって入力データの中央点で識別を
行い位相余裕を改善する必要が生じてきている。
したがって本発明の目的は，並直列変換装置のデータ読
取りの位相余裕を改善して並直列変換の高速化を図れる
ようにすることにある。
取りの位相余裕を改善して並直列変換の高速化を図れる
ようにすることにある。
第１図および第２図は本発明の原理図である。本発明に
係る並直列変換装置は，一つの形態として，第１図に示
されるように，入力クロックφ（０）のＮ逓倍クロック
φ（１）を発生するＮ逓倍回路21と，該Ｎ逓倍回路21の
Ｎ逓倍クロックφ（１）をＮ分周してそれぞれ位相が異
なるＮ個の分周クロックφ（２）１〜φ（２）ｎを発生
するＮ分周回路22と，入力クロックφ（０）に同期した
Ｎ個の被変換データDT1〜DTnが並列に入力され,N分周回
路22からのＮ個の分周クロックφ（２）１〜φ（２）ｎ
の位相でＮ個の被変換データDT1〜DTnを直列多重変換す
る多重化回路23と，多重化回路23からの多重データMD1
をＮ逓倍回路21からのＮ逓倍クロックφ（１）を用いて
打ち直して識別整形する識別整形回路24と，入力クロッ
クφ（０）とＮ分周回路22からのＮ個の分周クロックφ
（２）１〜φ（２）ｎのうちの少なくとも一つとの位相
を比較して該入力クロックφ（０）にＮ個の分周クロッ
クφ（２）１〜φ（２）ｎが同期するようにＮ分周回路
22からのＮ個の分周クロックφ（２）１〜φ（２）ｎの
出力位相を制御する位相制御回路25とを具備するように
構成される。
係る並直列変換装置は，一つの形態として，第１図に示
されるように，入力クロックφ（０）のＮ逓倍クロック
φ（１）を発生するＮ逓倍回路21と，該Ｎ逓倍回路21の
Ｎ逓倍クロックφ（１）をＮ分周してそれぞれ位相が異
なるＮ個の分周クロックφ（２）１〜φ（２）ｎを発生
するＮ分周回路22と，入力クロックφ（０）に同期した
Ｎ個の被変換データDT1〜DTnが並列に入力され,N分周回
路22からのＮ個の分周クロックφ（２）１〜φ（２）ｎ
の位相でＮ個の被変換データDT1〜DTnを直列多重変換す
る多重化回路23と，多重化回路23からの多重データMD1
をＮ逓倍回路21からのＮ逓倍クロックφ（１）を用いて
打ち直して識別整形する識別整形回路24と，入力クロッ
クφ（０）とＮ分周回路22からのＮ個の分周クロックφ
（２）１〜φ（２）ｎのうちの少なくとも一つとの位相
を比較して該入力クロックφ（０）にＮ個の分周クロッ
クφ（２）１〜φ（２）ｎが同期するようにＮ分周回路
22からのＮ個の分周クロックφ（２）１〜φ（２）ｎの
出力位相を制御する位相制御回路25とを具備するように
構成される。
また，本発明に係る並直列変換装置は，他の形態とし
て，第２図に示されるように，入力クロックφ（０）の
Ｎ逓倍クロックφ（１）を発生するＮ逓倍回路21と,N逓
倍回路21のＮ逓倍クロックφ（１）をＮ分周してそれぞ
れ位相が異なるＮ個の分周クロックφ（２）１〜φ
（２）ｎを発生するＮ分周回路22と，入力クロックφ
（０）に同期したＮ個の被変換データDT1〜DTnをそれぞ
れ所定位相量だけ偏移させる位相シフト回路26と,N個の
被変換データDT1〜DTnと位相シフト回路26で所定量位相
がシフトされた被変換データdt1〜dtnのうちの一方を選
択する選択回路27と，選択回路27からのＮ個の被変換デ
ータDT1′〜DTn′が並列に入力され,N分周回路22からの
Ｎ個の分周クロックφ（２）１〜φ（２）ｎの位相でＮ
個の被変換データDT1′〜DTn′を直列多重変換する多重
化回路23と，該多重化回路23からの多重データをＮ逓倍
回路21からのＮ逓倍クロークφ（１）を用いて打ち直し
て識別整形する識別整形回路24と,N個の分周クロックφ
（２）１〜φ（２）ｎのうちの少なくとも一つと入力ク
ロックφ（０）との位相を比較して選択回路27の切換え
を制御する選択制御回路28とを具備するように構成され
る。
て，第２図に示されるように，入力クロックφ（０）の
Ｎ逓倍クロックφ（１）を発生するＮ逓倍回路21と,N逓
倍回路21のＮ逓倍クロックφ（１）をＮ分周してそれぞ
れ位相が異なるＮ個の分周クロックφ（２）１〜φ
（２）ｎを発生するＮ分周回路22と，入力クロックφ
（０）に同期したＮ個の被変換データDT1〜DTnをそれぞ
れ所定位相量だけ偏移させる位相シフト回路26と,N個の
被変換データDT1〜DTnと位相シフト回路26で所定量位相
がシフトされた被変換データdt1〜dtnのうちの一方を選
択する選択回路27と，選択回路27からのＮ個の被変換デ
ータDT1′〜DTn′が並列に入力され,N分周回路22からの
Ｎ個の分周クロックφ（２）１〜φ（２）ｎの位相でＮ
個の被変換データDT1′〜DTn′を直列多重変換する多重
化回路23と，該多重化回路23からの多重データをＮ逓倍
回路21からのＮ逓倍クロークφ（１）を用いて打ち直し
て識別整形する識別整形回路24と,N個の分周クロックφ
（２）１〜φ（２）ｎのうちの少なくとも一つと入力ク
ロックφ（０）との位相を比較して選択回路27の切換え
を制御する選択制御回路28とを具備するように構成され
る。
第１図の形態における並直列変換装置では，第３図の各
部信号タイムチャートに示されるように，位相制御回路
25は入力クロックφ（ｏ）と分周クロックφ（２）の位
相を比較し，それにより多重化回路23において分周クロ
ックφ（２）１〜φ（２）ｎによって被変換データDT1
〜DTnの中央位置でデータの読取りが行われるように，
分周回路22の出力位相を制御する。
部信号タイムチャートに示されるように，位相制御回路
25は入力クロックφ（ｏ）と分周クロックφ（２）の位
相を比較し，それにより多重化回路23において分周クロ
ックφ（２）１〜φ（２）ｎによって被変換データDT1
〜DTnの中央位置でデータの読取りが行われるように，
分周回路22の出力位相を制御する。
第２図の形態における並直列変換装置では，多重化回路
23において被変換データDT1〜DTnと分周クロックφ
（２）１〜φ（２）ｎの位相がずれていた場合，これが
選択制御回路28で入力クロックφ（ｏ）と分周クロック
φ（２）とを比較することによって検出され，この検出
に応じて選択回路27の切換えが行われ，それにより多重
化回路23に所定量位相がシフトされた被変換データdt1
〜dtnが供給される。この結果，多重化回路23では分周
クロックφ（２）１〜φ（２）ｎによって被変換データ
dt1〜dtnの中央位置でそれぞれデータの読取りが行われ
るようになり，位相余裕が改善される。
23において被変換データDT1〜DTnと分周クロックφ
（２）１〜φ（２）ｎの位相がずれていた場合，これが
選択制御回路28で入力クロックφ（ｏ）と分周クロック
φ（２）とを比較することによって検出され，この検出
に応じて選択回路27の切換えが行われ，それにより多重
化回路23に所定量位相がシフトされた被変換データdt1
〜dtnが供給される。この結果，多重化回路23では分周
クロックφ（２）１〜φ（２）ｎによって被変換データ
dt1〜dtnの中央位置でそれぞれデータの読取りが行われ
るようになり，位相余裕が改善される。
以下，図面を参照しつつ本発明の実施例を説明する。第
４図は本発明の一実施例としての並直列変換装置を示す
ブロック図である。なお以降の図において，第10図に示
された構成要素と同一のものには同一の参照番号が付さ
れているものとする。
４図は本発明の一実施例としての並直列変換装置を示す
ブロック図である。なお以降の図において，第10図に示
された構成要素と同一のものには同一の参照番号が付さ
れているものとする。
この実施例装置は多重化回路1,識別フリップフロップ2,
2逓倍回路3,分周回路４′，位相比較回路５を含む構成
されている。分周回路４′はセットパルス入力端子を有
するフリップフロップからなり，このセットパルス入力
端子にセットパルスを受けると分周出力Ｑ（すなわち分
周クロックφ１）の極性が“H"となるようになってい
る。
2逓倍回路3,分周回路４′，位相比較回路５を含む構成
されている。分周回路４′はセットパルス入力端子を有
するフリップフロップからなり，このセットパルス入力
端子にセットパルスを受けると分周出力Ｑ（すなわち分
周クロックφ１）の極性が“H"となるようになってい
る。
また位相比較回路５は３入力のNOR回路からなってい
て，入力クロックφ０と分周回路４′からの分周クロッ
クφ１と２逓倍回路３からの逓倍クロックφ３を所定位
相遅延させたクロックφ３′とが入力されており，これ
ら３つの入力が全て“L"となった時にセットパルスφ４
を分周回路４′のセットパルス入力端子に送出するよう
に構成される。
て，入力クロックφ０と分周回路４′からの分周クロッ
クφ１と２逓倍回路３からの逓倍クロックφ３を所定位
相遅延させたクロックφ３′とが入力されており，これ
ら３つの入力が全て“L"となった時にセットパルスφ４
を分周回路４′のセットパルス入力端子に送出するよう
に構成される。
この実施例装置の動作が第５図を参照しつつ以下に説明
される。第５図は実施例装置の各部信号のタイムチャー
トである。
される。第５図は実施例装置の各部信号のタイムチャー
トである。
この実施例装置では分周クロックφ1,φ２がそれぞれ
“L"の時に入力データD1,D2を読み取るものとする。こ
こで入力クロックφ０はその“H"レベルが入力データD1
の中央位置にくるように予め位相調整されているものと
する。実施例装置はこの入力クロックφ０の位相を基準
に用いて分周クロックφ1,φ２の位相を調整するもので
ある。
“L"の時に入力データD1,D2を読み取るものとする。こ
こで入力クロックφ０はその“H"レベルが入力データD1
の中央位置にくるように予め位相調整されているものと
する。実施例装置はこの入力クロックφ０の位相を基準
に用いて分周クロックφ1,φ２の位相を調整するもので
ある。
すなわち入力クロックφ０と分周クロックφ１の極性が
反対となるように分周回路４′の出力位相を調整する。
これには位相比較回路５に入力される入力クロックφ０
と分周クロックφ１が共に“L"となったときにセットパ
ルスφ４を出力して分周回路４′からの出力Q,の極性
を反転させることにより行える（第５図における時刻t1
参照）。これにより，以降は入力データD1,D2はそれぞ
れ分周クロックφ1,φ２によってその中央位置で読み取
られるようになる。
反対となるように分周回路４′の出力位相を調整する。
これには位相比較回路５に入力される入力クロックφ０
と分周クロックφ１が共に“L"となったときにセットパ
ルスφ４を出力して分周回路４′からの出力Q,の極性
を反転させることにより行える（第５図における時刻t1
参照）。これにより，以降は入力データD1,D2はそれぞ
れ分周クロックφ1,φ２によってその中央位置で読み取
られるようになる。
なお位相比較回路５に入力されるクロックφ３′は入力
クロックφ０と分周クロックφ１の比較の際に，ノイズ
により誤ったセットパルスが出力されないように比較期
間を狭めるためのものである。
クロックφ０と分周クロックφ１の比較の際に，ノイズ
により誤ったセットパルスが出力されないように比較期
間を狭めるためのものである。
本発明の実施にあたっては種々の変形形態が可能であ
る。第６図はかかる変形例の並直列変換装置を示すブロ
ック図であり，この変形例装置は分周回路４に入力され
る２逓倍クロックφ３をインヒビットすることによって
分周クロックφ1,φ２の位相調整を行っている。
る。第６図はかかる変形例の並直列変換装置を示すブロ
ック図であり，この変形例装置は分周回路４に入力され
る２逓倍クロックφ３をインヒビットすることによって
分周クロックφ1,φ２の位相調整を行っている。
すなわち，この変形例装置は多重化回路1,フリップフロ
ップ2,2逓倍回路3,分周回路4,位相比較回路6,インヒビ
ット回路７を含み構成されている。位相比較回路６は入
力クロックφ０と分周クロックφ１が入力されるOR回路
61,およびOR回路61の出力がデータ入力端子に，またク
ロックφ３′がクロック入力端子にそれぞれ入力される
フリップフロップ62とからなり，フリップフロップ62の
出力パルスφ５はインヒビット回路７に送出される。
ップ2,2逓倍回路3,分周回路4,位相比較回路6,インヒビ
ット回路７を含み構成されている。位相比較回路６は入
力クロックφ０と分周クロックφ１が入力されるOR回路
61,およびOR回路61の出力がデータ入力端子に，またク
ロックφ３′がクロック入力端子にそれぞれ入力される
フリップフロップ62とからなり，フリップフロップ62の
出力パルスφ５はインヒビット回路７に送出される。
インヒビット回路７は２入力のNOR回路で構成され，そ
れぞれ出力パルスφ５と２逓倍クロックφ３が入力され
ており，その出力クロックφ６は分周回路４に供給され
る。
れぞれ出力パルスφ５と２逓倍クロックφ３が入力され
ており，その出力クロックφ６は分周回路４に供給され
る。
この変形例装置の動作が第７図を参照しつつ以下に説明
される。第７図はこの変形例装置の各部信号のタイムチ
ャートである。
される。第７図はこの変形例装置の各部信号のタイムチ
ャートである。
この変形例装置では，分周クロックφ１の極性が正常な
状態から反転していると，これを位相比較回路６におい
てクロックφ３′の立上りで入力クロックφ０と分周ク
ロックφ１が共に“L"であることにより判別し（第７図
における時刻t1参照），それにより出力パルスφ５をイ
ンヒビット回路７に送出して，このインヒビット回路７
に入力される２逓倍クロックφ３を１クロック分だけ抜
き取ってクロックφ６として分周回路４に供給する。
状態から反転していると，これを位相比較回路６におい
てクロックφ３′の立上りで入力クロックφ０と分周ク
ロックφ１が共に“L"であることにより判別し（第７図
における時刻t1参照），それにより出力パルスφ５をイ
ンヒビット回路７に送出して，このインヒビット回路７
に入力される２逓倍クロックφ３を１クロック分だけ抜
き取ってクロックφ６として分周回路４に供給する。
これにより分周回路４から出力される分周クロックφ1,
φ２は極性が反転されることになり，以降，入力データ
D1,D2はその中央位置で分周クロックφ1,φ２によって
値が読み取られるようになる。
φ２は極性が反転されることになり，以降，入力データ
D1,D2はその中央位置で分周クロックφ1,φ２によって
値が読み取られるようになる。
本発明の他の変形例が第８図に示される。この変形例装
置は，分周クロックφ1,φ２の読取り位相が反転してい
る場合に分周クロックφ1,φ２の極性を反転させる代わ
りに入力データD1,D2の位相を180゜シフトさせるように
構成したものである。
置は，分周クロックφ1,φ２の読取り位相が反転してい
る場合に分周クロックφ1,φ２の極性を反転させる代わ
りに入力データD1,D2の位相を180゜シフトさせるように
構成したものである。
この変形例装置は，従来の多重化回路1,フリップフロッ
プ2,2逓倍回路3,分周回路４に加えて，入力データD1,D2
をそれぞれπ（rad）（半周期）遅延させる位相遅延回
路81,82,これら入力データD1,D2または遅延入力データd
1,d2の一方を選択する選択回路9,および入力クロックφ
０と分周クロックφ１とを比較してその結果により選択
回路９の切換え制御を行う制御回路10とを含み構成され
ている。
プ2,2逓倍回路3,分周回路４に加えて，入力データD1,D2
をそれぞれπ（rad）（半周期）遅延させる位相遅延回
路81,82,これら入力データD1,D2または遅延入力データd
1,d2の一方を選択する選択回路9,および入力クロックφ
０と分周クロックφ１とを比較してその結果により選択
回路９の切換え制御を行う制御回路10とを含み構成され
ている。
この変形例装置では，入力データD1,D2に対して分周ク
ロックφ1,φ２の極性が反転していることが制御回路10
で判別されると，制御回路10から選択回路９に送出され
る選択信号SEL1,SEL2の極性が反転され，それにより選
択回路９は入力信号を入力データD1,D2から，位相遅延
回路81,82出力の入力データd1,d2に切り替えてそれを入
力データD1′D2′として多重化回路１に送出する。これ
により以降，多重化回路１では分周クロックφ1,φ２に
より入力データD1′,D2′の中央位置でデータを正しく
読み取るようになる。
ロックφ1,φ２の極性が反転していることが制御回路10
で判別されると，制御回路10から選択回路９に送出され
る選択信号SEL1,SEL2の極性が反転され，それにより選
択回路９は入力信号を入力データD1,D2から，位相遅延
回路81,82出力の入力データd1,d2に切り替えてそれを入
力データD1′D2′として多重化回路１に送出する。これ
により以降，多重化回路１では分周クロックφ1,φ２に
より入力データD1′,D2′の中央位置でデータを正しく
読み取るようになる。
以上に説明した実施例は何れも２つの入力データを並直
列変換するものであったが，勿論これに限らず，本発明
は２以上の複数の入力データを並直列変換することに適
用できるものである。
列変換するものであったが，勿論これに限らず，本発明
は２以上の複数の入力データを並直列変換することに適
用できるものである。
本発明によれば，入力データの直列多重変換に際して入
力データの中央位置でデータの読取りが可能なため位相
余裕が増大し，その分，高速入力データの並直列変換が
可能となり，高速伝送システムに対応できるようにな
る。
力データの中央位置でデータの読取りが可能なため位相
余裕が増大し，その分，高速入力データの並直列変換が
可能となり，高速伝送システムに対応できるようにな
る。
第１図〜第３図は本発明に係る原理説明図， 第４図は本発明の一実施例としての並直列変換装置を示
すブロック図， 第５図は第４図実施例装置の各部信号のタイムチャー
ト， 第６図は本発明の変形例としての並直列変換装置を示す
ブロック図， 第７図は第６図変形例装置の各部信号のタイムチャー
ト， 第８図は本発明の他の変形例としての並直列変換装置を
示すブロック図， 第９図は第８図変形例装置の各部信号のタイムチャー
ト， 第10図は従来の並直列変換装置の構成例を示すブロック
図，および， 第11図は第10図従来例装置の各部信号のタイムチャート
である。 図において， １……多重化回路 ２……識別フリップフロップ ３……２逓倍回路 4,4′……２分周回路 5,6……位相比較回路 ７……インヒビット回路 81,82……位相遅延回路 ９……選択回路 10……制御回路 D1,D2……入力データ d1,d2……180゜位相シフト入力データ D3,D4……多重データ φ０……入力クロック φ1,φ２……分周クロック φ３……２逓倍クロック φ４……セットパルス
すブロック図， 第５図は第４図実施例装置の各部信号のタイムチャー
ト， 第６図は本発明の変形例としての並直列変換装置を示す
ブロック図， 第７図は第６図変形例装置の各部信号のタイムチャー
ト， 第８図は本発明の他の変形例としての並直列変換装置を
示すブロック図， 第９図は第８図変形例装置の各部信号のタイムチャー
ト， 第10図は従来の並直列変換装置の構成例を示すブロック
図，および， 第11図は第10図従来例装置の各部信号のタイムチャート
である。 図において， １……多重化回路 ２……識別フリップフロップ ３……２逓倍回路 4,4′……２分周回路 5,6……位相比較回路 ７……インヒビット回路 81,82……位相遅延回路 ９……選択回路 10……制御回路 D1,D2……入力データ d1,d2……180゜位相シフト入力データ D3,D4……多重データ φ０……入力クロック φ1,φ２……分周クロック φ３……２逓倍クロック φ４……セットパルス
Claims (2)
- 【請求項１】入力クロック（φ（０））のＮ逓倍クロッ
ク（φ（１））を発生するＮ逓倍回路（21）と， 該Ｎ逓倍回路（21）のＮ逓倍クロック（φ（１））をＮ
分周してそれぞれ位相が異なるＮ個の分周クロック（φ
（２）１〜φ（２）ｎ）を発生するＮ分周回路（22）
と， 該入力クロック（φ（０））に同期したＮ個の被変換デ
ータ（DT1〜DTn）が並列に入力され，該Ｎ分周回路（2
2）からのＮ個の分周クロック（φ（２）１〜φ（２）
ｎ）の位相で該Ｎ個の被変換データ（DT1〜DTn）を直列
多重変換する多重化回路（23）と， 該多重化回路（23）からの多重データ（MD1）を該Ｎ逓
倍回路（21）からのＮ逓倍クロック（φ（１））を用い
て打ち直して識別整形する識別整形回路（24）と， 該入力クロック（φ（０））と該Ｎ分周回路（22）から
のＮ個の分周クロック（φ（２）１〜φ（２）ｎ）のう
ちの少なくとも一つとの位相を比較して該入力クロック
（φ（０））に該Ｎ個の分周クロック（φ（２）１〜φ
（２）ｎ）が同期するように該Ｎ分周回路（22）からの
Ｎ個の分周クロック（φ（２）１〜φ（２）ｎ）の出力
位相を制御する位相制御回路（25）とを具備してなる並
直列変換装置。 - 【請求項２】入力クロック（φ（０））のＮ逓倍クロッ
ク（φ（１））を発生するＮ逓倍回路（21）と， 該Ｎ逓倍回路（21）のＮ逓倍クロック（φ（１））をＮ
分周してそれぞれ位相が異なるＮ個の分周クロック（φ
（２）１〜φ（２）ｎ）を発生するＮ分周回路（22）
と， 該入力クロック（φ（０））に同期したＮ個の被変換デ
ータ（DT1〜DTn）をそれぞれ所定位相量だけ偏移させる
位相シフト回路（26）と， 該Ｎ個の被変換データ（DT1〜DTn）と該位相シフト回路
（26）で所定量位相がシフトされた被変換データ（dt1
〜dtn）のうちの一方を選択する選択回路（27）と， 該選択回路（27）からのＮ個の被変換データ（DT1′〜D
Tn′）が並列に入力され，該Ｎ分周回路（22）からのＮ
個の分周クロック（φ（２）１〜φ（２）ｎ）の位相で
該Ｎ個の被変換データ（DT1′〜DTn′）を直列多重変換
する多重化回路（23）と， 該多重化回路（23）からの多重データを該Ｎ逓倍回路
（21）からのＮ逓倍クロック（φ（１））を用いて打ち
直して識別整形する識別整形回路（24）と， 該Ｎ個の分周クロック（φ（２）１〜φ（２）ｎ）のう
ちの少なくとも一つと入力クロック（φ（０））との位
相を比較して該選択回路（27）の切換えを制御する選択
制御回路（28）とを具備してなる並直列変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148662A JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
| CA000602838A CA1304845C (en) | 1988-06-16 | 1989-06-15 | Parallel-to-serial converter |
| DE68911761T DE68911761T2 (de) | 1988-06-16 | 1989-06-15 | Parallel/Serienumsetzer. |
| EP89110879A EP0346896B1 (en) | 1988-06-16 | 1989-06-15 | A parallel-to-serial converter |
| US07/367,263 US4965797A (en) | 1988-06-16 | 1989-06-16 | Parallel-to-serial converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148662A JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317026A JPH01317026A (ja) | 1989-12-21 |
| JPH0773219B2 true JPH0773219B2 (ja) | 1995-08-02 |
Family
ID=15457817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148662A Expired - Lifetime JPH0773219B2 (ja) | 1988-06-16 | 1988-06-16 | 並直列変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4965797A (ja) |
| EP (1) | EP0346896B1 (ja) |
| JP (1) | JPH0773219B2 (ja) |
| CA (1) | CA1304845C (ja) |
| DE (1) | DE68911761T2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234371A (en) * | 1989-07-07 | 1991-01-30 | Inmos Ltd | Clock generation |
| US6150855A (en) * | 1990-02-06 | 2000-11-21 | Bull, S.A. | Phase-locked loop and resulting frequency multiplier |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| FR2664765B1 (fr) * | 1990-07-11 | 2003-05-16 | Bull Sa | Dispositif de serialisation et de deserialisation de donnees et systeme de transmission numerique de donnees en serie en resultant. |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
| US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
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| US5282210A (en) * | 1992-06-01 | 1994-01-25 | International Business Machines Corporation | Time-division-multiplexed data transmission system |
| SE515076C2 (sv) * | 1992-07-01 | 2001-06-05 | Ericsson Telefon Ab L M | Multiplexor-/demultiplexorkrets |
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| DE19716314A1 (de) | 1997-04-18 | 1998-10-22 | Alsthom Cge Alcatel | Verfahren und Vorrichtung zur Addition von als Abtastwerte vorliegenden Signalen |
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| KR100719343B1 (ko) * | 2005-02-28 | 2007-05-17 | 삼성전자주식회사 | 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬변환기와 데이터의 직렬 전송 방법 |
| US8405426B2 (en) | 2010-05-28 | 2013-03-26 | Qualcomm Incorporated | Method and apparatus to serialize parallel data input values |
| JP2013125561A (ja) * | 2011-12-14 | 2013-06-24 | Elpida Memory Inc | 半導体装置 |
| US20150229327A1 (en) * | 2014-02-12 | 2015-08-13 | Fujitsu Limited | Multiplexer |
Family Cites Families (6)
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| US4575860A (en) * | 1984-03-12 | 1986-03-11 | At&T Bell Laboratories | Data clock recovery circuit |
| NL8501737A (nl) * | 1985-06-17 | 1987-01-16 | At & T & Philips Telecomm | Hogere orde digitaal transmissiesysteem voorzien van een multiplexer en een demultiplexer. |
| GB2180725B (en) * | 1985-09-19 | 1989-01-25 | Stc Plc | Digital communication circuit |
| JPS6330034A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 多重化回路 |
| US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
-
1988
- 1988-06-16 JP JP63148662A patent/JPH0773219B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-15 EP EP89110879A patent/EP0346896B1/en not_active Expired - Lifetime
- 1989-06-15 CA CA000602838A patent/CA1304845C/en not_active Expired - Fee Related
- 1989-06-15 DE DE68911761T patent/DE68911761T2/de not_active Expired - Fee Related
- 1989-06-16 US US07/367,263 patent/US4965797A/en not_active Expired - Lifetime
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| EP0346896A2 (en) | 1989-12-20 |
| US4965797A (en) | 1990-10-23 |
| EP0346896A3 (en) | 1990-11-28 |
| DE68911761T2 (de) | 1994-06-09 |
| JPH01317026A (ja) | 1989-12-21 |
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